KR100639197B1 - 램버스 디램의 클럭 제어 버퍼 회로 - Google Patents

램버스 디램의 클럭 제어 버퍼 회로 Download PDF

Info

Publication number
KR100639197B1
KR100639197B1 KR1020000029840A KR20000029840A KR100639197B1 KR 100639197 B1 KR100639197 B1 KR 100639197B1 KR 1020000029840 A KR1020000029840 A KR 1020000029840A KR 20000029840 A KR20000029840 A KR 20000029840A KR 100639197 B1 KR100639197 B1 KR 100639197B1
Authority
KR
South Korea
Prior art keywords
signal
clock
outputting
tclk
bank
Prior art date
Application number
KR1020000029840A
Other languages
English (en)
Other versions
KR20010109645A (ko
Inventor
박낙규
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020000029840A priority Critical patent/KR100639197B1/ko
Publication of KR20010109645A publication Critical patent/KR20010109645A/ko
Application granted granted Critical
Publication of KR100639197B1 publication Critical patent/KR100639197B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명은 램버스 디램의 클럭 제어 버퍼 회로에 관한 것으로, 메모리 탑 영역부와 메모리 바텀 영역부로 구성된 메모리 수단과, 상기 메모리 탑 영역부 및 메모리 바텀 영역부를 각각 선택적으로 동작시키는 파이프 라인 탑 영역수단 및 파이프 라인 바텀 영역수단과, 상기 메모리 수단에 저장된 데이타를 리드 명령시 외부로 출력하도록 제어하는 신호에 의해 토글링된 제1 클럭 신호와, 라이트 명령시 외부에서 입력된 라이트 데이타를 상기 메모리 수단으로 입력하도록 제어하는 신호에 의해 토글링된 제2 클럭 신호를 각각 발생시키는 딜레이 락 루프 수단과, 상기 제1 클럭 신호 및 제2 클럭 신호를 입력으로 하며, 탑 또는 바텀 뱅크를 선택하는 뱅크 선택 신호와 데이타 출력 시프트부를 안정화시키는 신호에 의해 선택된 탑 또는 바텀 뱅크로 엑세스 하고자 하는 클럭 경로만 동작하도록 제어하는 신호를 상기 파이프 라인 탑 영역수단 및 상기 파이프 라인 바텀 영역수단으로 각각 출력하는 제어신호 발생 수단을 포함하여 구성함으로써, 탑 또는 바텀 뱅크중 엑세스하는 부분의 클럭 경로만 동작시켜 파워 소모를 줄이고, 각 부분에 대한 클럭 경로를 달리하여 RC 부하를 줄여 출력단의 드라이버 사이즈를 줄일 수 있는 효과가 있다.

Description

램버스 디램의 클럭 제어 버퍼 회로{CLOCK CONTROL BUFFER CIRCUIT OF RAMBUS DRAM}
도 1은 종래기술에 따른 램버스 디램의 tclk, sclk 경로를 나타낸 블럭도
도 2는 도 1에 도시된 tclk, sclk 버퍼부의 회로구성도
도 3은 본 발명에 의한 램버스 디램의 클럭 제어 버퍼 회로 및 tclk, sclk 경로를 나타낸 블럭도
도 4는 본 발명에서 사용한 sclk 제어 버퍼부의 회로도
도 5a 내지 도 5b는 본 발명에서 사용한 sclk 제어 버퍼부의 파형도
도 6은 본 발명에서 사용한 tclk 제어 버퍼부의 회로도
도 7a 내지 도 7e는 본 발명에서 사용한 tclk 제어 버퍼부의 파형도
도 8은 본 발명에서 사용한 tclk 제어 버퍼부의 다른 회로도
* 도면의 주요부분에 대한 부호의 설명 *
1 : DLL 회로부 2 : I 스탠다드 영역부
3 : C 커스텀 영역부 4, 14 : tclk, sclk 제어 버퍼부
5 : C 파이프 라인 탑 영역부 6 : C 파이프 라인 바텀 영역부
7 : 메모리 탑 영역부 8 : 메모리 바텀 영역부
본 발명은 램버스(Rambus) 디램(DRAM)의 클럭 제어 버퍼 회로에 관한 것으로, 특히 탑(top) 또는 바텀(bottom) 뱅크(bank)중 엑세스(access)하는 부분의 클럭 경로(path)만 동작시켜 파워 소모를 줄이고, 각 부분에 대한 클럭 경로를 달리하여 RC 부하(load)를 줄여 출력단의 드라이버 사이즈(size)를 줄인 램버스 디램의 클럭 제어 버퍼 회로에 관한 것이다.
일반적으로, 램버스 디램은 패킷(packet) 형태의 데이타 및 콘트롤 신호를 전송하는 패킷 구동형 메모리 소자로서, 램버스 채널(channel) 상에 다수개의 램버스 디램들이 연결되어 있다. 이들 각 램버스 디램은 램버스 채널을 통해 하나의 램버스 메모리 콘트롤러(controller)에 의해 제어를 받게 된다. 램버스 디램은 크게 디램(DRAM) 코어(Core) 영역, 램버스 인터페이스(Interface) 로직(Logic) 영역, 딜레이 락 루프(Delay Locked Loop ; DLL) 및 파워 공급의 아날로그 영역으로 크게 나누어진다.
램버스 디램에서는 디램 코어가 외부 소자와 데이타 통신을 하려면 램버스 채널 인터페이스(일종의 프로토콜 머신)을 통해야만 한다. 따라서 디램 코어와 램버스 채널 인터페이스를 연결시켜주는 인터페이스 로직이 필요하다. 이 인터페이스 로직은 디램 코어를 제어하기 위한 각종 신호를 생성하고 외부로부터 입력되는 어드레스 라인을 갖고 데이타 버스를 통해 외부 소자들과 데이타를 주고 받는다.
도 1은 종래기술에 따른 sclk, tclk 경로 회로의 블럭도로서, I 스탠다드 영역부(2), C 커스텀 영역부(3), C 파이프 라인 탑 영역부(5), C 파이프 라인 바텀 영역부(6), 메모리 탑 영역부(7), 메모리 바텀 영역부(8)로 구성된다. 상기 C 커스텀 영역부(3)는 DLL 회로부(1)와 sclk, tclk 버퍼부(4)를 포함하여 구성된다.
상기 C 커스텀(Custom) 영역부(3)는 본딩 패드(Bonding Pad), 데이타 출력 버퍼, 데이타 입력 버퍼, 컨트롤 출력 버퍼, 컨트롤 입력 버퍼, DLL, 클럭 드라이버 및 커런트 컨트롤 로직 회로 등의 회로들을 포함하여 구성하고 있다.
상기 I 스탠다드(Standard) 영역부(2)는 스테이트(State) 머신(Machine) 로직, 타이밍 컨트롤 및 레지스터 등을 포함하여 구성하고 있다.
여기서, tclk 클럭은 리드 명령이 인가될 경우 내부 리드 데이타를 외부로 출력시키기 위한 클럭 신호이며, sclk 클럭은 라이트 명령이 인가될 경우 외부에서 입력된 라이트 데이타를 내부로 입력하기 위한 클럭 신호이다.
종래의 클럭 제어 버퍼 회로는 도 1에 도시된 바와 같이, DLL 회로부(1)에서 발생된 etclk, esclk 클럭을 tclk, sclk 버퍼부(4)에서 버퍼링하여 C 커스텀 영역부(3), C 파이프 라인 탑 영역부(5) 및 C 파이프 라인 바텀 영역부(6)의 클럭 신호로 함께 사용하도록 구성되어 있다.
도 2는 종래의 클럭 제어 버퍼 회로에서 사용된 tclk, sclk 버퍼부(4)의 회로도로서, 상기 DLL 회로부(1)에서 발생된 etclk, esclk 클럭을 각각 입력으로하여 버퍼링한 tclk, sclk 클럭을 각각 출력하기 위한 직렬연결된 2개의 인버터(INV) 회로로 구성되어 있다.
그러나, 이와 같이 구성된 종래의 램버스 디램의 클럭 제어 버퍼 회로에 있어서는, 상기 tclk, sclk 버퍼부(4)의 출력 신호인 tclk, sclk 클럭을 공통 입력하는 C 커스텀 영역부(3), C 파이프 라인 탑 영역부(5), C 파이프 라인 바텀 영역부(6)의 내부에 있는 많은 소자가 클럭(clk)과 함께 연결되어 RC 부하가 상당히 큰 문제점이 있었으며, 또한 엑세스 하는 부분에 상관없이 C 파이프 라인 탑 영역부(5)와 C 파이프 라인 바텀 영역부(6)에 tclk, sclk 클럭과 함께 동작하게 되어 파워 소모가 불필요하게 큰 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 탑(top) 또는 바텀(bottom) 뱅크(bank)중 엑세스(access)하는 부분의 클럭 경로만 동작시켜 파워 소모를 줄이고, 각 부분에 대한 클럭 경로를 달리하여 RC 부하(load)를 줄여 출력단의 드라이버 사이즈(size)를 줄인 램버스 디램의 클럭 제어 버퍼 회로를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명의 램버스 디램의 클럭 제어 버퍼 회로는,
메모리 탑 영역부와 메모리 바텀 영역부로 구성된 메모리 수단과,
상기 메모리 탑 영역부 및 메모리 바텀 영역부를 각각 선택적으로 동작시키는 파이프 라인 탑 영역수단 및 파이프 라인 바텀 영역수단과,
상기 메모리 수단에 저장된 데이타를 리드 명령시 외부로 출력하도록 제어하 는 신호에 의해 토글링된 제1 클럭 신호와, 라이트 명령시 외부에서 입력된 라이트 데이타를 상기 메모리 수단으로 입력하도록 제어하는 신호에 의해 토글링된 제2 클럭 신호를 각각 발생시키는 딜레이 락 루프 수단과,
상기 제1 클럭 신호 및 제2 클럭 신호를 입력으로 하며, 탑 또는 바텀 뱅크를 선택하는 뱅크 선택 신호와 데이타 출력 시프트부를 안정화시키는 신호에 의해 선택된 탑 또는 바텀 뱅크로 엑세스 하고자 하는 클럭 경로만 동작하도록 제어하는 클럭신호를 상기 파이프 라인 탑 영역수단 및 상기 파이프 라인 바텀 영역수단으로 각각 출력하는 제어 버퍼부를 포함하여 이루어진 것을 특징으로 한다.
본 발명의 실시예에 따르면, 상기 제어 버퍼부는 라이트 동작시 상기 뱅크선택 신호가 탑 뱅크를 선택하면 상기 선택된 탑 뱅크로 상기 제2 클럭 신호를 인가하고, 상기 뱅크선택 신호가 바텀 뱅크를 선택하면 상기 선택된 바텀 뱅크로 상기 제2 클럭 신호를 인가하도록 논리 구성된 것을 특징으로 한다.
그리고, 상기 제어 버퍼부는 리드 동작시 상기 뱅크선택 신호가 탑 뱅크를 선택하면 상기 선택된 탑 뱅크로 상기 제1 클럭 신호를 인가하고, 상기 뱅크선택 신호가 바텀 뱅크를 선택하면 상기 선택된 바텀 뱅크로 상기 제1 클럭 신호를 인가하도록 논리 구성된 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 3은 본 발명에 의한 sclk, tclk 경로 회로의 블럭도로서, I 스탠다드 영 역부(2), C 커스텀 영역부(3), C 파이프 라인 탑 영역부(5), C 파이프 라인 바텀 영역부(6), 메모리 탑 영역부(7), 메모리 바텀 영역부(8)를 구비한다. 그리고, 상기 C 커스텀 영역부(3)는 DLL 회로부(1)와 sclk, tclk 제어 버퍼부(14)를 포함하여 구성된다.
상기 sclk, tclk 제어 버퍼부(14)는 상기 DLL 회로부(1)에서 sclk 인에이블 신호에 의해 토글된 esclk 클럭 및 tclk 인에이블 신호에 의해 토글된 etclk 클럭과, 상기 C 커스텀 영역부(3)로 부터의 탑 또는 바텀 뱅크를 선택하는 신호(CB<4>)와 상기 I 스탠다드 영역부(2)로 부터의 'tclk_src_b' 신호를 각각 입력으로 하여, 탑 또는 바텀 뱅크에 따라 해당 클럭 경로만 동작하도록 제어하는 'tclk_top' 클럭과 'sclk_top' 클럭을 상기 C 파이프 라인 탑 영역부(5) 및 상기 C 파이프 라인 바텀 영역부(6)로 각각 출력한다.
본 발명은 기존의 tclk, sclk 경로(도 1)의 tclk, sclk 버퍼부(4) 대신에 tclk, sclk 제어 버퍼부(14)로 구성하였고, tclk, sclk 제어 버퍼부(14)의 구성은 하기에서 설명할 도 4, 도 6, 도 8과 같이 구성된다.
먼저, 도 4는 도 3에 도시된 tclk, sclk 제어 버퍼부(14)의 sclk 제어 버퍼부의 회로도를 나타낸 것으로, CB<4> 신호와 esclk 클럭을 입력으로 하여 NAND 연산한 신호를 출력하는 제1 NAND 게이트(NA1)와, 상기 제1 NAND 게이트(NA1)의 출력 신호를 반전시켜 sclk_top 클럭을 출력하는 제5 인버터(INV5)와, 상기 CB<4> 신호와 esclk 클럭을 입력으로 하여 NOR 연산한 신호를 출력하는 제1 NOR 게이트(NR1)와, 상기 제1 NOR 게이트(NR1)의 출력 신호를 반전시켜 sclk_bot 클럭을 출력하는 제6 인버터(INV6)와, 상기 esclk 클럭을 입력하여 일정시간 지연후 sclk 클럭을 출력하는 직렬접속된 제7 및 제8 인버터(INV7, INV8)로 구성된다.
그러면, 본 발명의 동작을 도 5a 내지 도 5e를 참조하여 sclk 클럭과 tclk 클럭으로 설명한다.
도 5a에 도시된 바와 같이, esclk 클럭은 DLL 회로부(1)에서 sclk 인에이블 신호에 의해 토글링되고, rclk 클럭의 (a) 부분에서 탑 또는 바텀 뱅크를 선택하는 신호(이하, 'CB<4> 신호'라 칭함)가 래치된다.
상기 CB<4> 신호가 탑 뱅크 선택 명령인 '하이'이면 sclk_top만 esclk를 받아들이고, CB<4>가 바텀 뱅크 선택 명령인 '로우'이면 sclk_bot만 esclk에 동기되어 동작한다.
도 5b는 탑 뱅크를 계속 선택하고 있는 경우(CB<4> 신호 = '하이' 상태)를, 도 5c는 바텀 뱅크를 계속 선택하고 있는 경우(CB<4> 신호 = '로우' 상태)를, 도 5d는 바텀에서 탑으로 변경했을 경우(CB<4> 신호가 '로우' 상태에서 '하이' 상태로 전이된 상태)를, 도 5e는 탑에서 바텀으로 변경했을 경우(CB<4> 신호가 '하이' 상태에서 '로우' 상태로 전이된 상태)를 각각 나타낸 것이다.
도 6은 도 3에 도시된 tclk, sclk 제어 버퍼부(14)의 tclk 제어 버퍼부의 회로도를 나타낸 것이다.
상기 tclk 제어 버퍼부는 도시된 바와 같이, CB<4> 신호를 반전시키는 제9 인버터(INV9)와, 상기 제9 인버터(INV9)의 출력 신호와 tclk_src_b 클럭을 입력으로 하여 NAND 연산한 신호를 출력하는 제2 NAND 게이트(NA2)와, 상기 제2 NAND 게이트(NA2)의 출력 신호와 etclk 클럭을 입력으로 하여 NAND 연산한 신호를 출력하는 제3 NAND 게이트(NA3)와, 상기 CB<4> 신호와 상기 tclk_src_b 신호를 입력으로 하여 NAND 연산한 신호를 출력하는 제4 NAND 게이트(NA4)와, 상기 제4 NAND 게이트(NA4)의 출력 신호와 상기 etclk 클럭을 입력으로 하여 NAND 연산한 신호를 출력하는 제5 NAND 게이트(NA5)와, 상기 제3 NAND 게이트(NA3)의 출력 신호를 반전시켜 tclk_top 클럭을 출력하는 제10 인버터(INV10)와, 상기 제5 NAND 게이트(NA5)의 출력 신호를 반전시켜 tclk_bot 클럭을 출력하는 제11 인버터(INV11)와, 상기 etclk 클럭을 입력하여 일정시간 지연후 tclk 클럭을 출력하는 직렬접속된 제12 및 제13 인버터(INV12, INV13)로 구성된다.
상기 tclk 클럭은 탑 또는 바텀 뱅크를 선택하는 CB<4> 신호와 디바이스 ID가 일치되면 '로우'로 인에이블되고, 이 구간 동안 C 파이프 라인 탑 영역부(5)와 C 파이프 라인 바텀 영역부(6)의 내부에 있는 데이타 출력 시프트 블럭을 안정화시키는 'tclk_src_b' 신호를 이용하여 엑세스 하고자 하는 부분의 tclk 경로만을 동작시킨다.
디바이스 ID가 일치되면 '로우'로 인에이블되는 'tclk_src_b' 신호는 CB<4> 신호에 상관없이 도 7a 내지 도 7e의 rclk 클럭의 (a)와 (c) 사이에서는 tclk_top, tclk_bot를 동작시켜야 하고, rclk 클럭의 (b)에서 CB<4> 신호를 래치한 후 'tclk_src_b' 신호가 디스에이블되는 구간(c) 이후에 CB<4> 신호가 '하이'인지 '로우'인지에 따라 'tclk_top' 클럭 또는 'tclk_bot' 클럭만 etclk 클럭에 동기하여 토글시킨다.
도 8은 도 3에 도시된 tclk, sclk 제어 버퍼부(14)의 tclk 제어 버퍼부의 다른 회로도를 나타낸 것으로, tclk_src_b 신호가 RC 부하가 길어 버퍼링이 필요한 경우로서 'tclk_src_b' 신호를 반전시켜 tclk_src 신호를 이용한 것이다.
상기 tclk 제어 버퍼부는 도시된 바와 같이, CB<4> 신호와 tclk_src 신호를 입력으로 하여 NOR 연산한 신호를 출력하는 제2 NOR 게이트(NR2)와, 상기 제2 NOR 게이트(NR2)의 출력 신호를 반전시켜 출력하는 제14 인버터(INV14)와, 상기 제14 인버터(INV14)의 출력 신호와 etclk 클럭을 입력으로 하여 NAND 연산한 신호를 출력하는 제6 NAND 게이트(NA6)와, 상기 CB<4> 신호와 상기 tclk_src 신호를 반전시켜 출력하는 제16 인버터(INV16)의 출력 신호를 입력으로 하여 NAND 연산한 신호를 출력하는 제7 NAND 게이트(NA7)와, 상기 제7 NAND 게이트(NA7)의 출력 신호와 상기 etclk 클럭을 입력으로 하여 NAND 연산한 신호를 출력하는 제8 NAND 게이트(NA8)와, 상기 제6 NAND 게이트(NA6)의 출력 신호를 반전시켜 tclk_top 클럭을 출력하는 제15 인버터(INV15)와, 상기 제8 NAND 게이트(NA8)의 출력 신호를 반전시켜 tclk_bot 클럭을 출력하는 제17 인버터(INV17)와, 상기 etclk 클럭을 입력하여 일정시간 지연후 tclk 클럭을 출력하는 직렬접속된 제18 및 제19 인버터(INV18, INV19)로 구성된다.
이상에서 설명한 바와 같이, 본 발명의 램버스 디램의 클럭 제어 버퍼 회로에 의하면, 각 블럭에 대한 클럭 경로를 달리하여 RC 부하를 줄여 드라이버단의 사이즈를 줄이고, 탑 또는 바텀 뱅크에 따라 해당 클럭 경로만 동작하게끔 하여 파 워 소모를 최소화하였다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

  1. 메모리 탑 영역부와 메모리 바텀 영역부로 구성된 메모리 수단과,
    상기 메모리 탑 영역부 및 메모리 바텀 영역부를 각각 선택적으로 동작시키는 파이프 라인 탑 영역수단 및 파이프 라인 바텀 영역수단과,
    상기 메모리 수단에 저장된 데이타를 리드 명령시 외부로 출력하도록 제어하는 신호에 의해 토글링된 제1 클럭 신호와, 라이트 명령시 외부에서 입력된 라이트 데이타를 상기 메모리 수단으로 입력하도록 제어하는 신호에 의해 토글링된 제2 클럭 신호를 각각 발생시키는 딜레이 락 루프 수단과,
    상기 제1 클럭 신호 및 제2 클럭 신호를 입력으로 하며, 탑 또는 바텀 뱅크를 선택하는 뱅크 선택 신호와 데이타 출력 시프트부를 안정화시키는 신호에 의해 선택된 탑 또는 바텀 뱅크로 엑세스 하고자 하는 클럭 경로만 동작하도록 제어하는 클럭신호를 상기 파이프 라인 탑 영역수단 및 상기 파이프 라인 바텀 영역수단으로 각각 출력하는 제어 버퍼부를 포함하는 것을 특징으로 하는 램버스 디램의 클럭 제어 버퍼 회로.
  2. 제 1 항에 있어서,
    상기 제어 버퍼부는
    라이트 동작시 상기 뱅크선택 신호가 탑 뱅크를 선택하면 상기 선택된 탑 뱅크로 상기 제2 클럭 신호를 인가하고, 상기 뱅크선택 신호가 바텀 뱅크를 선택하면 상기 선택된 바텀 뱅크로 상기 제2 클럭 신호를 인가하도록 논리 구성된 것을 특징으로 하는 램버스 디램의 클럭 제어 버퍼 회로.
  3. 제 2 항에 있어서,
    상기 제어 버퍼부는
    CB<4> 신호와 esclk 클럭을 입력으로 하여 NAND 연산한 신호를 출력하는 제1 NAND 게이트(NA1)와, 상기 제1 NAND 게이트(NA1)의 출력 신호를 반전시켜 sclk_top 클럭을 출력하는 제5 인버터(INV5)와, 상기 CB<4> 신호와 esclk 클럭을 입력으로 하여 NOR 연산한 신호를 출력하는 제1 NOR 게이트(NR1)와, 상기 제1 NOR 게이트(NR1)의 출력 신호를 반전시켜 sclk_bot 클럭을 출력하는 제6 인버터(INV6)와, 상기 esclk 클럭을 입력하여 일정시간 지연후 sclk 클럭을 출력하는 직렬접속된 제7 및 제8 인버터(INV7, INV8)로 구성된 것을 특징으로 하는 램버스 디램의 클럭 제어 버퍼 회로.
  4. 제 1 항에 있어서,
    상기 제어 버퍼부는,
    리드 동작시 상기 뱅크선택 신호가 탑 뱅크를 선택하면 상기 선택된 탑 뱅크로 상기 제1 클럭 신호를 인가하고, 상기 뱅크선택 신호가 바텀 뱅크를 선택하면 상기 선택된 바텀 뱅크로 상기 제1 클럭 신호를 인가하도록 논리 구성된 것을 특징으로 하는 램버스 디램의 클럭 제어 버퍼 회로.
  5. 제 4 항에 있어서,
    상기 제어 버퍼부는
    CB<4> 신호를 반전시키는 제9 인버터(INV9)와, 상기 제9 인버터(INV9)의 출력 신호와 tclk_src_b 신호를 입력으로 하여 NAND 연산한 신호를 출력하는 제2 NAND 게이트(NA2)와, 상기 제2 NAND 게이트(NA2)의 출력 신호와 etclk 클럭을 입력으로 하여 NAND 연산한 신호를 출력하는 제3 NAND 게이트(NA3)와, 상기 CB<4> 신호와 상기 tclk_src_b 신호를 입력으로 하여 NAND 연산한 신호를 출력하는 제4 NAND 게이트(NA4)와, 상기 제4 NAND 게이트(NA4)의 출력 신호와 상기 etclk 클럭을 입력으로 하여 NAND 연산한 신호를 출력하는 제5 NAND 게이트(NA5)와, 상기 제3 NAND 게이트(NA3)의 출력 신호를 반전시켜 tclk_top 클럭을 출력하는 제10 인버터(INV10)와, 상기 제5 NAND 게이트(NA5)의 출력 신호를 반전시켜 tclk_bot 클럭을 출력하는 제11 인버터(INV11)와, 상기 etclk 클럭을 입력하여 일정시간 지연후 tclk 클럭을 출력하는 직렬접속된 제12 및 제13 인버터(INV12, INV13)로 구성된 것을 특징으로 하는 램버스 디램의 클럭 제어 버퍼 회로.
  6. 제 4 항에 있어서,
    상기 제어 버퍼부는,
    CB<4> 신호와 tclk_src 신호를 입력으로 하여 NOR 연산한 신호를 출력하는 제2 NOR 게이트(NR2)와, 상기 제2 NOR 게이트(NR2)의 출력 신호를 반전시켜 출력하는 제14 인버터(INV14)와, 상기 제14 인버터(INV14)의 출력 신호와 etclk 클럭을 입력으로 하여 NAND 연산한 신호를 출력하는 제6 NAND 게이트(NA6)와, 상기 CB<4> 신호와 상기 tclk_src 신호를 반전시켜 출력하는 제16 인버터(INV16)의 출력 신호를 입력으로 하여 NAND 연산한 신호를 출력하는 제7 NAND 게이트(NA7)와, 상기 제7 NAND 게이트(NA7)의 출력 신호와 상기 etclk 클럭을 입력으로 하여 NAND 연산한 신호를 출력하는 제8 NAND 게이트(NA8)와, 상기 제6 NAND 게이트(NA6)의 출력 신호를 반전시켜 tclk_top 클럭을 출력하는 제15 인버터(INV15)와, 상기 제8 NAND 게이트(NA8)의 출력 신호를 반전시켜 tclk_bot 클럭을 출력하는 제17 인버터(INV17)와, 상기 etclk 클럭을 입력하여 일정시간 지연후 tclk 클럭을 출력하는 직렬접속된 제18 및 제19 인버터(INV18, INV19)로 구성된 것을 특징으로 하는 램버스 디램의 클럭 제어 버퍼 회로.
KR1020000029840A 2000-06-01 2000-06-01 램버스 디램의 클럭 제어 버퍼 회로 KR100639197B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000029840A KR100639197B1 (ko) 2000-06-01 2000-06-01 램버스 디램의 클럭 제어 버퍼 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000029840A KR100639197B1 (ko) 2000-06-01 2000-06-01 램버스 디램의 클럭 제어 버퍼 회로

Publications (2)

Publication Number Publication Date
KR20010109645A KR20010109645A (ko) 2001-12-12
KR100639197B1 true KR100639197B1 (ko) 2006-10-31

Family

ID=41754195

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000029840A KR100639197B1 (ko) 2000-06-01 2000-06-01 램버스 디램의 클럭 제어 버퍼 회로

Country Status (1)

Country Link
KR (1) KR100639197B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100401508B1 (ko) * 2001-05-25 2003-10-17 주식회사 하이닉스반도체 램버스 디램의 뱅크 제어회로

Also Published As

Publication number Publication date
KR20010109645A (ko) 2001-12-12

Similar Documents

Publication Publication Date Title
US7327613B2 (en) Input circuit for a memory device
US5999458A (en) Latch circuit, data output circuit and semiconductor device having the circuits
US6636446B2 (en) Semiconductor memory device having write latency operation and method thereof
US5581512A (en) Synchronized semiconductor memory
US6987704B2 (en) Synchronous semiconductor memory device with input-data controller advantageous to low power and high frequency
KR100753412B1 (ko) 반도체 메모리 장치의 커맨드 디코더 회로
KR100744042B1 (ko) 반도체메모리소자의 내부 어드레스 생성장치
KR100230415B1 (ko) 동기식 반도체 메모리장치의 칼럼 선택라인 제어회로 및 제어방법
KR20010048248A (ko) 디디알 동기식 메모리 장치의 데이타 출력 장치
KR100578233B1 (ko) 동기식메모리장치의 데이터 입출력 가변제어장치
JP4672374B2 (ja) 半導体メモリ装置におけるデータサンプリング方法及びそのデータサンプリング回路
KR100670729B1 (ko) 반도체메모리소자의 내부 어드레스 생성장치
KR100224718B1 (ko) 동기식 메모리장치의 내부 클락 발생기
KR100639197B1 (ko) 램버스 디램의 클럭 제어 버퍼 회로
KR100712546B1 (ko) 동기식 반도체 메모리 장치의 기입 데이터 마스크 신호발생 회로 및 기입 데이터 마스크 신호 발생 방법
KR100798795B1 (ko) 내부 어드레스 생성장치 및 그의 구동방법
KR100870426B1 (ko) 내부 제어신호 생성장치를 구비하는 반도체메모리소자
KR20030039179A (ko) 싱글 엔디드 스트로브 모드와 디퍼렌셜 스트로브 모드상호간의 모드 변환이 가능한 동기식 반도체 메모리 장치
KR100472723B1 (ko) 뱅크 리프레쉬 제어 장치 및 방법
KR100665847B1 (ko) 프리차아지 제어회로를 구비한 반도체 메모리 장치 및 그에따른 프리차아지 방법
US7376041B2 (en) Semiconductor memory device and data read and write method of the same
KR100909625B1 (ko) 어드레스 동기 회로
KR100967105B1 (ko) 모드레지스터를 구비하는 반도체 메모리 소자 및 그 설정방법
KR100933666B1 (ko) 반도체 메모리 소자
KR100521047B1 (ko) 반도체 메모리 장치의 파이프 래치 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100920

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee