KR100665847B1 - 프리차아지 제어회로를 구비한 반도체 메모리 장치 및 그에따른 프리차아지 방법 - Google Patents

프리차아지 제어회로를 구비한 반도체 메모리 장치 및 그에따른 프리차아지 방법 Download PDF

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Abstract

본 발명은 프리차아지 제어회로를 구비한 반도체 메모리 장치 및 그에 따른 프리차아지 방법에 관한 것으로, 본 발명에 따른 메모리 셀들에 데이터를 라이트 하기 위한 일련의 회로들을 구비하는 반도체 메모리 장치는, 상기 메모리 셀들 각각에 데이터를 라이트하기 위하여 데이터를 전송하는 입출력라인과; 제1라이트 커맨드 인가 후에 다른 커맨드가 인가됨이 없이 제2라이트 커맨드가 인가되어 연속적인 라이트 동작을 수행하는 경우에, 상기 제1라이트 커맨드가 인가된 후에 발생되는 상기 입출력라인의 프리차아지 디세이블 상태가 상기 제2라이트 커맨드가 인가된 이후까지 유지되도록 제어하는 프리차아지 제어신호를 발생시키는 프리차아지 제어회로를 구비한다. 본 발명에 따르면, 연속적으로 라이트 동작이 수행되는 경우에 입출력 라인의 프리차아지를 생략할 수 있어 이에 따른 전류소모를 감소시킬 수 있는 효과가 있다.
라이트, 프리차아지, 입출력라인, 소모전류

Description

프리차아지 제어회로를 구비한 반도체 메모리 장치 및 그에 따른 프리차아지 방법{Semiconductor memory device having precharge control circuit and method for precharge therefore}
도 1은 종래의 반도체 메모리 장치에서 버스트 길이가 4에 해당되는 데이터를 연속으로 라이트 하는 경우의 프리차아지 제어신호 및 컬럼 선택라인의 타이밍도
도 2는 종래의 반도체 메모리 장치에서 버스트 길이가 8에 해당되는 데이터를 연속으로 라이트 하는 경우의 프리차아지 제어신호 및 컬럼 선택라인의 타이밍도
도 3은 종래의 프리차아지 제어회로를 나타낸 도면
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 구성하는 프리차아지 블로킹부의 제1구현예
도 5는 도 4의 동작 타이밍도
도 6 및 도 7은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 구성하는 프리차아지 블로킹부의 구현예들
도 8은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 구성하는 프리차 아지부의 구현예
도 9는 본발명의 일 실시예에 따른 반도체 메모리 장치에서 버스트 길이가 4에 해당되는 데이터를 연속으로 라이트 하는 경우의 프리차아지 제어신호 및 컬럼 선택라인의 타이밍도
도 10은 본발명의 일 실시예에 따른 반도체 메모리 장치에서 버스트 길이가 8에 해당되는 데이터를 연속으로 라이트 하는 경우의 프리차아지 제어신호 및 컬럼 선택라인의 타이밍도
*도면의 주요 부분에 대한 부호의 설명*
A102 : 제1로직회로 FF102 ; 제2로직회로
114 ; 딜레이 회로 A104 : 제3로직회로
112 : 펄스 제어부 Int CLK : 내부 클럭 신호
BA : 뱅크 어드레스 신호 CMD ; 커맨드
IOPBS : 프리차아지 블로킹 신호
본 발명은 프리차아지 제어회로를 구비한 반도체 메모리 장치 및 그에 따른 프리차아지 방법에 관한 것으로, 더욱 구체적으로는 라이트 동작이 연속으로 행해 질 경우에 입출력 라인의 프리차아지를 위한 전류소모를 줄이기 위한 프리차아지 제어회로를 구비한 반도체 메모리 장치 및 그에 따른 프리차아지 방법에 관한 것이다.
일반적으로 반도체 메모리 장치(Semiconductor memorydevice)는 리드(READ)와 라이트(WRITE) 동작을 반복한다. 리드 동작은 선택된 메모리 셀의 데이터를 메모리 칩의 외부로 출력하는 동작이며, 라이트 동작은 선택된 메모리 셀에 데이터를 저장하는 동작이다.
리드 및 라이트 동작을 수행하는 반도체 메모리 장치에서, 리드 또는 라이트 동작 중 어느 하나의 동작이 완료된 이후 다음 동작을 수행하기 이전에 입출력 데이터 라인들을 프리차아지하는 프리차아지 회로가 필요하다.
이러한 프리차지 회로는 프리차아지 제어신호를 입력받아 상기 프리차지 제어신호에 응답하여 입출력 라인들을 프리차아지하게 된다. 이는 연속으로 메모리 셀들에 데이터를 라이트 하는 경우에도 마찬가지이다. 즉 라이트 동작 사이에 상기 입출력 라인의 프리차아지를 수행한다.
도 1 및 도 2는 종래의 DDR(Double Data Rate)기능을 가지는 반도체 메모리 장치에서 라이트 동작이 연속되는 경우의 입출력 라인의 프리차아지를 위한 동작 타이밍도를 나타낸 것이다.
도 1은 라이트 커맨드가 연속으로 인가되는 경우에 버스트 길이(burst length)가 4에 해당되는 데이터를 라이트 하기 위한 4-비트 프리페치(prefetch)구조의 반도체 메모리 장치에서의 입출력 라인의 프리차아지를 제어하기 위한 타이밍 도이고, 도 2는 버스트 길이가 8에 해당되는 데이터를 라이트 하기 위하여 입출력 라인의 프리차아지를 제어하기 위한 타이밍도이다.
여기서 DDR 기능이란 외부 클럭(External Clock)의 라이징 에지(Rising edge)와 폴링 에지(Falling Edge)에서 데이터를 출력하는 기능이다.
도 1에 도시된 바와 같이, 외부 클럭 신호(Ext CLK)가 인가되고 제1라이트 커맨드(WR1)가 인가된다. 그리고 상기 제1라이트 커맨드(WR1)가 인가되고 나서 외부클럭신호(Ext CLK)를 기준으로 2사이클 후에 제2라이트 커맨드(WR2)가 인가된다. 여기서 상기 제1라이트 커맨드(WR1) 및 제2라이트 커맨드(WR2)는 상기 반도체 메모리 장치가 라이트 동작을 수행하도록 하기 위한 커맨드신호로써 상기 외부 클럭 신호(Ext CLK)에 동기되어 인가된다.
상기 제1라이트 커맨드(WR1)가 상기 외부 클럭 신호(Ext CLK)중 '클럭0'에 동기되어 인가되면 상기 '클럭0'의 라이징 에지에 응답하여 소정의 딜레이 후에 컬럼 선택라인(CSL) 인에이블을 위한 컬럼 선택라인 인에이블 신호(CSL En CLK)인 '클럭A'가 인에이블 된다. 상기 컬럼 선택라인 인에이블 신호(CSL En CLK)의 딜레이는 라이트 레이턴시(write latency)에 따라 변경된다.
상기 '클럭A'의 라이징 에지에 응답하여 입출력 라인의 프리차아지를 제어하는 프리차아지 제어신호(IOPR)가 디세이블 되고, 상기 컬럼 선택라인(CSL)이 인에이블 된다.
이에 따라 상기 입출력 라인을 통하여 데이터가 전송되어 제1라이트 커맨드(WR1)에 의한 라이트 동작이 수행된다. 이후에 상기 '클럭0'의 다음 사이클 인 '클럭1'의 라이징 에지에 응답하여 상기 컬럼 선택라인(CSL)을 디세이블 시키기 위한 컬럼 선택라인 디세이블 신호(CSL Dis CLK)인 '클럭C'가 인에이블 된다. 그리고 상기 "클럭C'의 라이징 에지에 응답하여 컬럼선택라인(CSL)이 디세이블되고 상기 "클럭C'의 라이징 에지에 응답하여 상기 프리차아지 제어신호(IOPR)가 인에이블 되어 입출력 라인의 프리차아지를 수행한다.
상기 제1라이트 커맨드(WR1)인가된 후 다른 커맨드가 인가됨이 없이 외부클럭신호(Ext CLK)를 기준으로 2사이클 후에 제2라이트 커맨드(WR2)가 '클럭2'에 동기되어 인가된다. 상기 제2라이트 커맨드(WR2)가 인가되면 상기 '클럭2'의 라이징 에지에 응답하여 소정의 딜레이 후에 컬럼 선택라인(CSL) 인에이블을 위한 컬럼 선택라인 인에이블 신호(CSL En CLK)인 '클럭B'가 인에이블 된다. 상기 컬럼 선택라인 인에이블 신호(CSL En CLK)의 딜레이는 라이트 레이턴시(write latency)에 따라 변경된다.
상기 '클럭B'의 라이징 에지에 응답하여 입출력 라인의 프리차아지를 제어하는 프리차아지 제어신호(IOPR)가 디세이블 되고, 상기 컬럼 선택라인(CSL)이 인에이블 된다.
이에 따라 상기 입출력 라인을 통하여 데이터가 전송되어 제2라이트 커맨드(WR2)에 의한 라이트 동작이 수행된다. 이후에 상기 외부클럭신호(Ext CLK)인 '클럭2'의 다음 사이클인 '클럭3'의 라이징 에지에 응답하여 상기 컬럼 선택라인(CSL)을 디세이블 시키기 위한 컬럼 선택라인 디세이블 신호(CSL Dis CLK)인 '클럭D'가 인에이블 된다. 그리고 상기 '클럭D'의 라이징 에지에 응답하여 컬럼선택라 인(CSL)이 디세이블되고 상기 '클럭D'의 라이징 에지에 응답하여 상기 프리차아지 제어신호(IOPR)가 인에이블 되어 입출력 라인의 프리차아지를 수행한다.
상술한 바와 같이 종래의 반도체 메모리 장치에서는 연속 라이트 동작을 수행하는 경우에 제1라이트 커맨드(WR1) 인가 이후에 발생되는 컬럼선택라인 디세이블 신호(CSL Dis CLK)에 응답하여 입출력 라인의 프리차아지를 수행하며, 제2라이트 커맨드(WR2) 인가이후에 발생되는 컬럼 선택라인 인에이블 신호(CSL En CLK)에 응답하여 상기 입출력 라인의 프리차아지 동작을 끝내고 제2라이트 커맨드(WR2)에 따른 라이트 동작을 수행하게 된다.
상기 종래의 반도체 메모리 장치에서는 이후에 리드 커맨드(RD)등이 인가되더라도 상술한 바와 같은 동작을 반복하게 된다.
도 2에 도시된 바와 같이, 제1라이트 커맨드(WR1)가 상기 외부 클럭 신호(Ext CLK)중 '클럭0'에 동기되어 인가되면 상기 '클럭0'의 라이징 에지에 응답하여 소정의 딜레이 후에 컬럼 선택라인(CSL) 인에이블을 위한 컬럼 선택라인 인에이블 신호(CSL En CLK)인 '클럭A'가 인에이블 된다. 상기 컬럼 선택라인 인에이블 신호(CSL En CLK)의 딜레이는 라이트 레이턴시(write latency)에 따라 변경된다.
상기 '클럭A'의 라이징 에지에 응답하여 입출력 라인의 프리차아지를 제어하는 프리차아지 제어신호(IOPR)가 디세이블 되어 상기 입출력라인의 프리차아지를 중단하고, 상기 컬럼 선택라인(CSL)이 인에이블 된다.
이에 따라 상기 입출력 라인을 통하여 데이터가 전송되어 제1라이트 커맨드(WR1)에 의한 라이트 동작이 일부 수행된다. 이후에 상기 '클럭0'의 다음 사 이클인 '클럭1'의 라이징 에지에 응답하여 상기 컬럼 선택라인(CSL)을 디세이블 시키기 위한 컬럼 선택라인 디세이블 신호(CSL Dis CLK)인 '클럭C'가 인에이블 된다. 그리고 상기 "클럭C'의 라이징 에지에 응답하여 컬럼선택라인(CSL)이 디세이블되고 상기 "클럭C'의 라이징 에지에 응답하여 상기 프리차아지 제어신호(IOPR)가 인에이블 되어 입출력 라인의 프리차아지를 수행한다.
이후에 상기 외부클럭 신호(Ext CLK)인 '클럭2'의 라이징 에지에 응답하여 소정의 딜레이 후에 컬럼 선택라인(CSL) 인에이블을 위한 컬럼 선택라인 인에이블 신호(CSL En CLK)인 '클럭B'가 인에이블 된다. 상기 컬럼 선택라인 인에이블 신호(CSL En CLK)의 딜레이는 라이트 레이턴시(write latency)에 따라 변경된다.
상기 '클럭B'의 라이징 에지에 응답하여 입출력 라인의 프리차아지를 제어하는 프리차아지 제어신호(IOPR)가 디세이블 되어 상기 입출력라인의 프리차아지를 중단하고, 상기 컬럼 선택라인(CSL)이 다시 인에이블 된다.
이에 따라 상기 입출력 라인을 통하여 데이터가 전송되어 제1라이트 커맨드(WR1)에 의한 라이트 동작의 나머지가 수행된다. 이후에 상기 '클럭2'의 다음 사이클인 '클럭3'의 라이징 에지에 응답하여 상기 컬럼 선택라인(CSL)을 디세이블 시키기 위한 컬럼 선택라인 디세이블 신호(CSL Dis CLK)인 '클럭D'가 인에이블 된다. 그리고 상기 "클럭D'의 라이징 에지에 응답하여 컬럼선택라인(CSL)이 디세이블되고 상기 "클럭D'의 라이징 에지에 응답하여 상기 프리차아지 제어신호(IOPR)가 인에이블 되어 입출력 라인의 프리차아지를 수행한다.
상기 제1라이트 커맨드(WR1)인가된 후 다른 커맨드가 인가됨이 없이 외부클 럭신호(Ext CLK)를 기준으로 4사이클 후에 제2라이트 커맨드(WR2)가 '클럭4'에 동기되어 인가된다. 상기 제2라이트 커맨드(WR2)가 인가되면 이후의 동작은 상기 제1라이트 커맨드(WR1)가 인가된 경우와 동일하게 라이트 동작이 수행된다.
상술한 바와 같이 종래의 반도체 메모리 장치에서는 연속 라이트 동작을 수행하는 경우에 제1라이트 커맨드(WR1) 인가 이후에 발생되는 컬럼선택라인 디세이블 신호(CSL Dis CLK)에 응답하여 입출력 라인의 프리차아지를 수행하며, 제2라이트 커맨드(WR2) 인가이후에 발생되는 컬럼 선택라인 인에이블 신호(CSL En CLK)에 응답하여 상기 입출력 라인의 프리차아지 동작을 끝내고 제2라이트 커맨드(WR2)에 따른 라이트 동작을 수행하게 된다.
도 3은 종래의 반도체 메모리 장치에서의 입출력 라인의 프리차아지를 제어하는 프리차아지 제어신호(IOPR)를 발생시키는 프리차아지 제어회로도이다.
도 3에 도시된 바와 같이, 프리차아지 제어회로는 2개의 논리 노어(NOR)회로(NO12,NO14)가 래치형태로 연결된 구조를 가진다. 상기 2개의 논리 노어회로들(NO12,NO14)은 각각 2개의 입력단과 하나의 출력단을 가진다.
상기 2개의 논리 노어회로들(NO12,NO14) 중 제1노어회로(NO12)는 하나의 입력단으로 컬럼 선택라인 디세이블 신호(CSL Dis CLK)를 수신하고 나머지 입력단은 상기 2개의 논리 노어회로들(NO12,NO14) 중 나머지 노어회로인 제2노어회로(NO14)의 출력신호를 수신한다.
상기 제2노어 회로(NO14)는 하나의 입력단으로 컬럼 선택라인 인에이블 신호(CSL En CLK)를 수신하고 나머지 입력단으로는 상기 제1노어회로(NO12)의 출력 신호를 수신한다. 여기서 상기 제2노어 회로(NO14)의 출력신호가 상기 프리차아지 제어신호(IOPR)로써 기능한다.
상술한 바와 같은 구조를 가지는 종래의 반도체 메모리 장치는 리드나 라이트 동작 후에 필히 입출력 라인의 프리차아지를 수행하는 구조로 되어 있어서 상기 입출력 라인의 프리차아지에 따른 전류소모가 많다. 따라서 전류소모를 줄이기 위한 방안의 하나로써 라이트 동작이 연속으로 행해질 경우에 상기 입출력 라인의 프리차아지를 생략하여 소모전류를 줄일 수 있는 반도체 메모리 장치에 대한 요구가 나타나게 되었다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 프리차아지 제어회로를 구비한 반도체 메모리 장치 및 그에 따른 프리차아지 방법을 제공하는 데 있다.
본 발명의 다른 목적은 입출력 라인의 프리차아지에 따른 전류 소모를 감소시킬 수 있는 프리차아지 제어회로를 구비한 반도체 메모리 장치 및 그에 따른 프리차아지 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 반도체 메모리 장치의 소모 전류를 감소시킬 수 있는 프리차아지 제어회로를 구비한 반도체 메모리 장치 및 그에 따른 프리차아지 방법을 제공하는데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양상(aspect)에 따라, 본 발명에 따른 메모리 셀들에 데이터를 라이트 하기 위한 일련의 회로들을 구비하는 반도체 메모리 장치는, 상기 메모리 셀들 각각에 데이터를 라이트하기 위하여 데이터를 전송하는 입출력라인과; 제1라이트 커맨드 인가 후에 다른 커맨드가 인가됨이 없이 제2라이트 커맨드가 인가되어 연속적인 라이트 동작이 수행되는 경우에, 상기 제1라이트 커맨드가 인가된 후에 발생되는 상기 입출력라인의 프리차아지 디세이블 상태가 상기 제2라이트 커맨드가 인가된 후까지 유지되도록 하기 위한 프리차아지 블로킹 신호를 발생시키는 프리차아지 블로킹부와, 상기 프리차아지 블로킹 신호에 응답하여 상기 입출력 라인의 프리차아지를 제어하기 위한 프리차아지 제어신호를 발생시키는 프리차아지부를 포함하는 프리차아지 제어회로를 구비한다.
상기 반도체 메모리 장치는, 상기 메모리 셀들을 복수개로 각각 구비하는 복수개의 메모리 뱅크를 구비하며, 상기 라이트 동작은 동일한 메모리 뱅크 내에서 행해질 수 있다.
삭제
상기 프리차아지부는 상기 프리차아지 블로킹 신호의 반전신호와 컬럼 선택라인의 디세이블 신호를 논리 연산하여 출력하는 로직회로와, 상기 로직회로의 출력과 컬럼 선택 라인 인에이블 신호를 입력으로 하여 프리차아지 제어신호를 발생시키는 래치회로를 구비할 수 있다.
상기 프리차아지 블로킹부는, 상기 제1라이트 커맨드 또는 제2라이트 커맨드 와 뱅크 어드레스 신호를 논리 조합하여 출력하는 제1로직회로와, 상기 제1로직 회로의 출력신호를 내부 클럭 신호에 동기시켜 제1제어신호를 출력하는 제2로직회로와, 상기 제1라이트 커맨드가 인가된 후 상기 제2라이트 커맨드가 인가되기까지의 시간 길이만큼 상기 제1제어신호를 딜레이시켜 제2제어신호를 출력하기 위한 딜레이 회로와, 상기 제1제어신호와 제2제어신호를 논리 조합하여 제3제어신호를 출력하는 제3로직회로와, 상기 제3제어신호를 소정의 펄스 폭과 소정의 딜레이를 가지는 신호로 변환하여 상기 프리차이지 블로킹 신호를 발생시키는 펄스 제어부를 구비할 수 있다. 또한, 상기 프리차아지 블로킹 신호는 상기 제1라이트 커맨드가 인가된 후 상기 제2라이트 커맨드가 인가되기까지의 시간 길이만큼의 펄스 폭을 가질 수 있다.
상기 프리차아지 블로킹부는, 상기 제1라이트 커맨드 또는 제2라이트 커맨드와 뱅크 어드레스 신호를 논리 조합하고 내부 클럭에 동기되어 출력되는 제1출력신호와, 특정 버스트 길이를 가질 때만 상기 제1출력신호를 소정의 딜레이시켜 출력된 제2출력신호를 논리연산하여 제1제어신호를 출력하는 제1로직회로와, 상기 제1라이트 커맨드가 인가된 후 상기 제2라이트 커맨드가 인가되기까지의 시간 길이에서 상기 제1로직회로에서의 딜레이를 뺀 만큼 상기 제1제어신호를 딜레이시켜 제2제어신호를 출력하기 위한 딜레이 회로와, 상기 제1제어신호와 제2제어신호를 논리 조합하여 제3제어신호를 출력하는 제2로직회로와, 상기 제3제어신호를 소정의 펄스 폭과 소정의 딜레이를 가지는 신호로 변환하여 상기 프리차이지 블로킹 신호를 발생시키는 펄스 제어부를 구비할 수 있다.
상기 프리차아지 블로킹 신호는 상기 제1라이트 커맨드가 인가된 후 상기 제2라이트 커맨드가 인가되기까지의 시간 길이만큼의 펄스 폭을 가질 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 다른 양상에 따라, 본 발명에 따른 메모리 셀들에 데이터를 라이트 하기 위한 일련의 회로들을 구비하는 반도체 메모리 장치의 프리차아지 방법은, 상기 메모리 셀들에 데이터를 라이트 하기 위한 제1라이트 커맨드가 인가되는 단계와; 상기 제1라이트 커맨드 인가 후에 데이터가 전송되는 입출력 라인의 프리차아지를 디세이블 시키는 단계와; 상기 제1라이트 커맨드에 응답하여 소정의 라이트 동작을 수행하는 단계와; 상기 제1라이트 커맨드 인가 후에 다른 커맨드가 인가됨이 없이 제2라이트 커맨드가 인가되는 단계와; 상기 제1라이트 커맨드에 의하여 발생된 상기 입출력 라인의 프리차아지 디세이블 상태를 상기 제2라이트 커맨드에 의한 소정의 라이트 동작이 수행될 때까지 계속 유지시키는 단계를 구비한다.
상기 반도체 메모리 장치는, 상기 메모리 셀들을 복수개로 각각 구비하는 복수개의 메모리 뱅크를 구비하며, 상기 프리차아지 방법은 동일한 메모리 뱅크 내에서 행해질 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 또 다른 양상에 따라, 본 발명에 따른 메모리 셀들에 데이터를 라이트 하기 위한 일련의 회로들을 구비하는 반도체 메모리 장치의 프리차아지 방법은, 상기 메모리 셀들에 데이터를 라이트 하기 위한 라이트 동작이 연속적으로 행해지는 경우에 처음의 라이트 동작을 위해 행해지는 입출력 라인의 프리차아지 디세이블 상태를 마지막 라이트 동작이 끝날 때까지 계속 유지시키는 것을 특징으로 한다,
상기 반도체 메모리 장치는 상기 메모리 셀들을 복수개로 각각 구비하는 복수개의 메모리 뱅크를 구비하며, 상기 프리차아지 방법은 동일한 메모리 뱅크 내에서 행해질 수 있다.
상기한 구성에 따르면, 연속적으로 라이트 동작이 수행되는 경우에 입출력 라인의 프리차아지를 생략할 수 있어 이에 따른 전류소모를 감소시킬 수 있다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 연속적으로 라이트 동작을 수행하는 경우에 입출력 라인의 프리차아지 상태를 제어하기 위한 것으로 메모리 셀들에 데이터를 라이트 하기 위한 일련의 회로들을 구비한다.
이하에서는 DDR 기능을 가지며 4-비트 프리페치(prefetch)구조를 가지는 반도체 메모리 장치로써 복수개의 메모리 셀들을 각각 구비하는 복수개의 메모리 뱅크를 구비하는 경우를 예로 들어 설명하기로 한다. 이하에서 설명되는 반도체 메모리 장치의 라이트 동작은 동일한 메모리 뱅크 내에서 수행되는 경우로 가정한다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 구성하는 입출력 라인의 프리차아지를 제어하는 프리차아지 제어회로의 일부인 프리차아지 블로킹부 의 제1구현예로써 버스트 길이가 4에 해당하는 데이터를 라이트 하는 경우의 구현예를 나타낸 것이다.
여기서 상기 프리차아지 제어회로는, 상기 제1라이트 커맨드 인가 후에 다른 커맨드가 인가됨이 없이 상기 제2라이트 커맨드가 인가되는 경우를 감지하여, 상기 입출력라인의 프리차아지 디세이블 상태가 상기 제2라이트 커맨드가 인가된 후까지 유지되도록 하기 위한 프리차아지 블로킹 신호를 발생시키는 프리차아지 블로킹부와, 상기 프리차아지 블로킹 신호에 응답하여 상기 입출력 라인의 프리차아지를 제어하기 위한 프리차아지 제어신호를 발생시키는 프리차아지부로 구분된다.
도 4에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치에서의 프리차아지 블로킹부는, 제1로직회로 내지 제3로직회로(A102,FF102,A104), 딜레이 회로(114), 및 펄스 제어부(112)를 구비한다.
상기 제1로직회로(A102)는 제1라이트 커맨드(CMD) 또는 제2라이트 커맨드(CMD)와 뱅크 어드레스 신호(BA)를 논리 조합하여 출력한다. 상기 제1로직회로(A102)는 논리 앤드(AND)회로로 구성될 수 있다.
상기 제2로직회로(FF102)는 상기 제1로직 회로(A102)의 출력신호를 내부 클럭 신호(Int CLK)에 동기시켜 제1제어신호(PW0)를 출력한다. 상기 제2로직회로(FF102)는 플립플롭(flip flop)으로 구성될 수 있으며, 상기 플립플롭은 D플립플롭일 수 있다.
상기 딜레이 회로(114)는 상기 제1라이트 커맨드(CMD)가 인가된 후 상기 제2라이트 커맨드(CMD)가 인가되기까지의 시간 길이만큼 상기 제1제어신호(PW0)를 딜 레이시켜 제2제어신호(PW2)를 출력한다. 여기서는 버스트 길이가 4인 경우이므로, 상기 제2제어신호(PW2)는 상기 제1제어신호(PW0)가 상기 외부클럭 신호(Ext CLK)를 기준으로 2사이클만큼 딜레이 된 신호이다.
상기 딜레이회로(114)는 상기 내부 클럭 신호(Int CLK)에 동기되는 플립플롭 2개(FF104,FF106)를 구비하여 구성될 수 있으며, 상기 플립플롭들(FF104,FF106)은 D 플립플롭일 수 있다.
상기 제3로직회로(A104)는 상기 제1제어신호(PW0)와 상기 제2제어신호(PW2)를 논리 조합하여 제3제어신호(PW02)를 출력하기 위한 것이다. 상기 제3로직회로(A104)는 논리 앤드 회로로 구성될 수 있다.
상기 펄스 제어부(112)는 상기 제3제어신호(PW02)를 소정의 펄스 폭과 소정의 딜레이를 가지는 신호로 변환하여 상기 프리차이지 블로킹 신호(IOPBS)를 발생시킨다. 상기 펄스 제어부(112)는 상기와 같은 역할을 수행하도록 다양한 방법에 의하여 구현될 수 있다.
도 5는 도 4의 동작타이밍도를 나타낸 것이다.
도 5에 도시된 바와 같이, 외부 클럭 신호(Ext CLK)인'클럭0'에 동기되어 제1라이트 커맨드(WR1)가 인가되고, 복수개의 메모리 뱅크중 어느 하나를 선택하기 위한 뱅크 어드레스 신호(BA)가 인가된다. 이후에 상기 제1로직회로(A102)에서는 상기 제1라이트 커맨드(WR1)와 상기 뱅크 어드레스 신호(BA)를 논리 앤드 연산하여 출력하고 제2로직회로(FF102)에 의하여 제1제어신호(PW0)인 '클럭A'가 출력된다. 상기 제1제어신호(PW0)에 응답하여 상기 딜레이회로(114)에서는 내부클럭(Int CLK) 에 동기된 상기 외부클럭 신호(Ext CLK)를 기준으로 2사이클 딜레이된 제2제어신호(PW2)인 '클럭C'가 출력된다. 이후에 상기 외부 클럭 신호(Ext CLK)인 '클럭2'에 동기되어 제2라이트 커맨드(WR2)가 인가되면 상기 제1로직회로(A102)에서는 상기 제2라이트 커맨드(WR2)와 상기 뱅크 어드레스 신호(BA)를 논리 앤드 연산하여 출력하고 제2로직회로(FF102)에 의하여 또 다른 제1제어신호(PW0)인 '클럭B'가 출력된다. 이에 따라 상기 '클럭B'와 상기 '클럭C'는 중첩되는 부분(10)이 발생하게 되고 상기 제3로직회로(A104)에서는 상기 '클럭B'와 상기 '클럭C'를 논리 연산하여 제3제어신호(PW02)인 '클럭D'를 발생시킨다. 상기 제3제어신호(PW02)는 상기 펄스 제어부(112)에 의하여 일정시간 딜레이되고 적절한 펄스 폭으로 변환되어 프리차아지 블로킹 신호(IOPBS)가 출력되게 된다. 상기 프리차아지 블로킹 신호(IOPBS)는 상기 제3제어신호(PW02)에 비하여 클럭 레이턴시(clock latency)에 따른 딜레이 만큼 딜레이되고 상기 제1라이트 커맨드(WR1)가 인가된 후 상기 제2라이트 커맨드(WR2)가 인가되기까지의 시간 길이만큼의 펄스 폭을 가지도록 할 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 구성하는 입출력 라인의 프리차아지를 제어하는 프리차아지 제어회로의 일부인 프리차아지 블로킹부의 제2구현예로써 버스트 길이가 4 및 버스트 길이가 8에 해당하는 데이터를 라이트 하는 경우의 구현예를 나타낸 것이다.
도 6에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치에서의 프리차아지 블로킹부는, 제1로직회로(214), 딜레이 회로(216),제2로직회로(A208), 및 펄스 제어부(212)를 구비한다.
상기 프리차아지 블로킹부는 상기 도 4에 도시된 바와 같이 버스트 길이가 4인 경우의 동작을 두 번 수행하도록 하는 구조로 구현된다.
상기 제1로직회로(214)는 상기 제1라이트 커맨드(CMD) 또는 제2라이트 커맨드(CMD)와 뱅크 어드레스 신호(BA)를 논리 조합하고 내부 클럭 신호(INT CLK)에 동기시켜 제1출력신호를 출력한다. 또한, 특정 버스트 길이(예를 들어 버스트 길이가 8인 경우)를 가질 때만 상기 제1출력신호를 소정의 딜레이시켜 제2출력신호를 출력한다. 그리고 상기 제1출력신호와 제2출력신호를 논리연산하여 제1제어신호(PW0)를 출력한다.
상기 제1로직회로(214)는 제1라이트 커맨드(CMD) 또는 제2라이트 커맨드(CMD)와 뱅크 어드레스 신호(BA)를 논리 연산하여 출력하는 앤드회로(A202)와, 상기 제1앤드회로(A202)의 출력을 내부클럭(Int CLK)에 동기시켜 제1출력신호를 출력하는 플립플롭(FF202)과, 특정 버스트 길이 일 경우에만 상기 제1출력신호를 소정 시간만큼 딜레이시켜 제2출력신호를 출력하는 적어도 하나 이상의 플립플롭(예를 들면 2개)으로 구성된 딜레이부(218)와, 상기 제2출력신호와 상기 제1출력신호를 논리 연산하여 제1제어신호(PW0)를 출력하는 오어(OR)회로(O202)를 구비한다.
상기 딜레이부(218)는 특정 버스트 길이 인식신호(BL8)와 내부클럭 신호(Int CLK)가 입력될 경우에만 동작되며 버스트 길이가 4 일 경우에는 동작하지 않는다.
상기 딜레이회로(216)는 상기 제1라이트 커맨드(CMD)가 인가된 후 상기 제2라이트 커맨드(CMD)가 인가되기까지의 시간 길이(예를 들면 외부클럭신호(Ext CLK) 를 기준으로 4사이클)에서 상기 제1로직회로(214)를 구성하는 딜레이부(218)의 딜레이(예를 들면 외부클럭신호(Ext CLK)를 기준으로 2사이클)를 뺀 만큼 상기 제1제어신호(PW0)를 딜레이시켜 제2제어신호(PW2)를 출력한다.
상기 딜레이 회로(216)는 내부클럭 신호(Int CLK)에 동기되어 동작하는 적어도 하나 이상의 플립플롭(예를 들면 2개)으로 구성될 수 있으며, 상기 플립플롭은 D 플립플롭일 수 있다.
상기 제2로직회로(A208)는 상기 제1제어신호(PW0)와 제2제어신호(PW2)를 논리 조합하여 제3제어신호(PW02)를 출력한다. 상기 제2로직회로(A208)는 앤드 회로로 구성될 수 있다.
상기 펄스 제어부(212)는 상기 제3제어신호(PW02)를 소정의 펄스 폭과 소정의 딜레이를 가지는 신호로 변환하여 상기 프리차이지 블로킹 신호(IOPBS)를 발생시킨다. 상기 펄스 제어부(212)는 상기와 같은 역할을 수행하도록 다양한 방법에 의하여 구현될 수 있다. 상기 프리차아지 블로킹 신호(IOPBS)는 상기 제3제어신호(PW02)에 비하여 클럭 레이턴시(clock latency)에 따른 딜레이 만큼 딜레이되고 상기 제1라이트 커맨드(WR1)가 인가된 후 상기 제2라이트 커맨드(WR2)가 인가되기까지의 시간 길이만큼의 펄스폭을 가지도록 할 수 있다. 예를 들어 버스트 길이가 4인 경우에는 상기 외부클럭 신호(Ext CLK)를 기준으로 2사이클 만큼의 펄스 폭을 가지며, 버스트 길이가 8인 경우에는 4사이클 만큼의 펄스 폭을 가지도록 할 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 구성하는 입출력 라인의 프리차아지를 제어하는 프리차아지 제어회로의 일부인 프리차아지 블로킹부의 제3구현예이다. 버스트 길이가 4에 해당하는 데이터를 라이트 하는 경우에 연속되는 라이트 커맨드가 외부클럭신호(Ext CLK)를 기준으로 2사이클 간격으로 인가되는 경우와 외부클럭신호(Ext CLK)를 기준으로 1사이클의 갭(gap)을 가지고 인가되는 경우의 구현예를 나타낸 것이다.
도 7에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치에서의 프리차아지 블로킹부는, 제1로직회로 내지 제3로직회로(A302,FF302,A306), 딜레이 회로(318), 및 제1 및 제2펄스 제어부(312,314)를 구비한다.
상기 제1로직회로(A302)는 제1라이트 커맨드(CMD) 또는 제2라이트 커맨드(CMD)와 뱅크 어드레스 신호(BA)를 논리 조합하여 출력한다. 상기 제1로직회로(A302)는 논리 앤드(AND)회로로 구성될 수 있다.
상기 제2로직회로(FF302)는 상기 제1로직 회로(A302)의 출력신호를 내부 클럭 신호(Int CLK)에 동기시켜 제1제어신호(PW0)를 출력한다. 상기 제2로직회로(FF302)는 플립플롭(flip flop)으로 구성될 수 있으며, 상기 플립플롭은 D플립플롭일 수 있다.
상기 딜레이 회로(114)는 상기 제1라이트 커맨드(CMD)가 인가된 후 상기 제2라이트 커맨드(CMD)가 인가되기까지의 시간 길이만큼 상기 제1제어신호(PW0)를 딜레이시켜 제2제어신호(PW2) 및 제2'신호(PW3)를 출력한다.
여기서 제2제어신호(PW2)는 상기 제1라이트 커맨드 및 제2라이트 커맨드가 갭이 없이 외부클럭신호(Ext CLK)를 기준으로 2사이클 간격으로 인가되는 경우에 상기 제1제어신호(PW0)에 비해 상기 외부클럭 신호(Ext CLK)를 기준으로 2사이클만큼 딜레이 되어 출력되는 신호이며, 상기 제2'제어 신호(PW3)는 상기 제1라이트 커맨드 인가 이후에 외부클럭신호(Ext CLK)를 기준으로 3사이클 후에 제2커맨드가 인가되는 경우, 즉 1사이클의 갭을 가지는 경우에 상기 제1제어신호(PW0)에 비해 상기 외부클럭 신호(Ext CLK)를 기준으로 3사이클만큼 딜레이 되어 출력되는 신호이다.
상기 딜레이회로(114)는 상기 내부 클럭 신호(Int CLK)에 동기되는 플립플롭 3개(FF304,FF306,FF308)를 구비하여 구성될 수 있으며, 상기 플립플롭들(FF304,FF306,FF308)은 D 플립플롭일 수 있다.
상기 제3로직회로는 두개의 앤드 회로(A304, A306)를 구비하며, 상기 두개의 앤드 회로(A304, A306)중 하나인 제1앤드회로(A304)는 연속되는 라이트 커맨드들이 갭이 없는 경우에 동작하며, 상기 제1제어신호(PW0)와 상기 제2제어신호(PW2)를 논리 조합하여 제3제어신호(PW02)를 출력한다. 상기 두개의 앤드 회로(A304, A306)중 나머지인 제2앤드회로(A306)는 연속되는 라이트 커맨드들 사이에 갭이 존재하는 경우에 동작되며 상기 제1제어신호(PW0)와 상기 제2'제어신호(PW3)를 논리 조합하여 제3'제어신호(PW03)를 출력한다.
상기 제1펄스 제어부(314)는 상기 제3제어신호(PW02)를 소정의 펄스 폭과 소정의 딜레이를 가지는 신호로 변환하여 상기 프리차이지 블로킹 신호(IOPBS1)를 발생시킨다. 상기 펄스 제어부(314)는 상기와 같은 역할을 수행하도록 다양한 방법에 의하여 구현될 수 있다. 상기 프리차아지 블로킹 신호(IOPBS1)는 상기 제1라이트 커맨드가 인가된 후 상기 제2라이트 커맨드가 인가되기까지의 시간 길이만큼의 펄스 폭을 가질 수 있다.
상기 제2펄스 제어부(312)는 상기 제3'제어신호(PW03)를 소정의 펄스 폭과 소정의 딜레이를 가지는 신호로 변환하여 상기 프리차이지 블로킹 신호(IOPBS0)를 발생시킨다. 상기 제2펄스 제어부(312)는 상기와 같은 역할을 수행하도록 다양한 방법에 의하여 구현될 수 있다. 상기 프리차아지 블로킹 신호(IOPBS0)는 상기 제1라이트 커맨드가 인가된 후 상기 제2라이트 커맨드가 인가되기까지의 시간 길이만큼의 펄스 폭을 가질 수 있다.
도 7에서는 연속되는 라이트 커맨드들이 갭을 가지지 않거나 1사이클의 갭을 가지는 경우를 설명하였지만, 더 큰 갭을 가지는 경우에도 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의하여 도 7의 응용을 통하여 용이하게 프리차아지 블로킹부를 구현할 수 있음은 명백하다.
도 8은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 구성하는 입출력 라인의 프리차아지를 제어하는 프리차아지 제어회로의 일부인 프리차아지부의 구현예를 나타낸 것이다.
도 8에 도시된 바와 같이, 상기 프리차아지부는, 상기 프리차아지 블로킹 신호의 반전신호(/IOPBS)와 컬럼 선택라인의 디세이블 신호(CSL Dis CLK)를 논리 연산하여 출력하는 로직회로(A402)와, 상기 로직회로(A402)의 출력과 컬럼 선택 라인 인에이블 신호(CSL En CLK)를 입력으로 하여 프리차아지 제어신호를 발생시키는 래치회로를 구비한다.
상기 로직회로(A402)는 앤드 회로로 구성될 수 있으며, 상기 래치회로는 2개의 논리 노어(NOR)회로(NO402,NO404)가 래치형태로 연결된 구조를 가진다. 상기 2개의 논리 노어회로들(NO402,NO404)은 각각 2개의 입력단과 하나의 출력단을 가진다.
상기 2개의 논리 노어회로들(NO402,NO404) 중 제1노어회로(NO402)는 하나의 입력단으로 상기 로직회로(A402)의 출력신호를 수신하고 나머지 입력단은 상기 2개의 논리 노어회로들(NO402,NO404) 중 나머지 노어회로인 제2노어회로(NO404)의 출력신호를 수신한다.
상기 제2노어 회로(N404)는 하나의 입력단으로 컬럼 선택라인 인에이블 신호(CSL En CLK)를 수신하고 나머지 입력단으로는 상기 제1노어회로(NO402)의 출력신호를 수신한다. 여기서 상기 제2노어 회로(NO404)의 출력신호가 상기 프리차아지 제어신호(IOPR)로써 기능한다.
도 9 및 도 10은 상술한 바와 같은 프리차아지 제어회로가 적용된 경우에 연속 라이트 동작을 위한 입출력 라인의 프리차아지 제어신호 및 컬럼 선택라인 신호들의 동작 타이밍도이다. 여기서 도 9는 버스트 길이 4에 해당되는 데이터를 라이트 하기 위한 동작타이밍도이며, 도 10은 버스트 길이 8에 해당되는 데이터를 라이트 하기 위한 동작 타이밍도이다.
도 9에 도시된 바와 같이, 외부 클럭 신호(Ext CLK)가 인가되고 제1라이트 커맨드(WR1)가 인가된다. 그리고 상기 제1라이트 커맨드(WR1)가 인가되고 나서 상기 외부 클럭 신호(Ext CLK)를 기준으로 2사이클 후에 제2라이트 커맨드(WR2)가 인 가된다. 여기서 상기 제1라이트 커맨드(WR1) 및 제2라이트 커맨드(WR2)는 상기 반도체 메모리 장치가 라이트 동작을 수행하도록 하기 위한 커맨드신호로써 상기 외부 클럭 신호(Ext CLK)에 동기되어 인가된다.
상기 제1라이트 커맨드(WR1)가 상기 외부 클럭 신호(Ext CLK)중 '클럭0'에 동기되어 인가되면 상기 '클럭0'의 라이징 에지에 응답하여 소정의 딜레이 후에 컬럼 선택라인(CSL) 인에이블을 위한 컬럼 선택라인 인에이블 신호(CSL En CLK)인 '클럭A'가 인에이블 된다. 상기 컬럼 선택라인 인에이블 신호(CSL En CLK)의 딜레이는 라이트 레이턴시(write latency)에 따라 변경된다.
상기 '클럭A'의 라이징 에지에 응답하여 입출력 라인의 프리차아지를 제어하는 프리차아지 제어신호(IOPR)가 디세이블 되고, 상기 컬럼 선택라인(CSL)이 인에이블 된다.
이에 따라 상기 입출력 라인을 통하여 데이터가 전송되어 제1라이트 커맨드(WR1)에 의한 라이트 동작이 수행된다. 이후에 상기 '클럭0'의 다음 사이클인 '클럭1'의 라이징 에지에 응답하여 상기 컬럼 선택라인(CSL)을 디세이블 시키기 위한 컬럼 선택라인 디세이블 신호(CSL Dis CLK)인 '클럭C'가 인에이블 된다. 그리고 상기 "클럭C'의 라이징 에지에 응답하여 컬럼선택라인(CSL)이 디세이블된다.
여기서 종래에는 상기 "클럭C'의 라이징 에지에 응답하여 상기 프리차아지 제어신호(IOPR)가 인에이블 되어 입출력 라인의 프리차아지를 수행하였으나 본 발명에서는 종래와 달리 프리차아지 블로킹 신호(IOPBS)에 의하여 상기 "클럭C'에 의한 상기 프리차아지 제어신호의 인에이블이 차단된다. 따라서, 상기 입출력 라인은 프리차아지 디세이블 상태를 계속 유지한다.
상기 제1라이트 커맨드(WR1)인가된 후 다른 커맨드가 인가됨이 없이 외부클럭신호(Ext CLK)를 기준으로 2사이클 후에 제2라이트 커맨드(WR2)가 '클럭2'에 동기되어 인가된다. 상기 제2라이트 커맨드(WR2)가 인가되면 상기 '클럭2'의 라이징 에지에 응답하여 소정의 딜레이 후에 컬럼 선택라인(CSL) 인에이블을 위한 컬럼 선택라인 인에이블 신호(CSL En CLK)인 '클럭B'가 인에이블 된다. 상기 컬럼 선택라인 인에이블 신호(CSL En CLK)의 딜레이는 라이트 레이턴시(write latency)에 따라 변경된다.
상기 '클럭B'의 라이징 에지에 응답하여 상기 컬럼 선택라인(CSL)이 인에이블 된다. 여기서 상기 입출력 라인은 프리차아지 디세이블 상태를 유지하고 있다.
이후에 상기 입출력 라인을 통하여 데이터가 전송되어 제2라이트 커맨드(WR2)에 의한 라이트 동작이 수행된다. 이후에 상기 외부클럭신호(Ext CLK)인 '클럭2'의 다음 사이클인 '클럭3'의 라이징 에지에 응답하여 상기 컬럼 선택라인(CSL)을 디세이블 시키기 위한 컬럼 선택라인 디세이블 신호(CSL Dis CLK)인 '클럭D'가 인에이블 된다. 그리고 상기 '클럭D'의 라이징 에지에 응답하여 컬럼선택라인(CSL)이 디세이블되고 상기 '클럭D'의 라이징 에지에 응답하여 상기 프리차아지 제어신호(IOPR)가 인에이블 되어 입출력 라인의 프리차아지를 수행한다.
상술한 바와 같이 본 발명의 일 실시예에 따른 반도체 메모리 장치에서는 연속 라이트 동작을 수행하는 경우에 입출력 라인의 프리차아지 동작을 생략함에 의해 프리차아지에 따른 소모전류를 줄일 수 있게 된다.
이후에 리드 커맨드(RD)등이 인가되면 종래와 같은 동작을 수행하나, 제2라이트 커맨드(WR2)인가 이후에 다시 연속하여 제3라이트 커맨드 등이 인가되면 상기 상기 입출력 라인의 프리차아지 제어신호(IOPR)는 상기 제3라이트 커맨드에 따른 라이트 동작이 끝날 때 까지 계속 디세이블 상태를 유지하게 된다.
도 10에 도시된 바와 같이, 제1라이트 커맨드(WR1)가 상기 외부 클럭 신호(Ext CLK)중 '클럭0'에 동기되어 인가되면 상기 '클럭0'의 라이징 에지에 응답하여 소정의 딜레이 후에 컬럼 선택라인(CSL) 인에이블을 위한 컬럼 선택라인 인에이블 신호(CSL En CLK)인 '클럭A'가 인에이블 된다. 상기 컬럼 선택라인 인에이블 신호(CSL En CLK)의 딜레이는 라이트 레이턴시(write latency)에 따라 변경된다.
상기 '클럭A'의 라이징 에지에 응답하여 입출력 라인의 프리차아지를 제어하는 프리차아지 제어신호(IOPR)가 디세이블 되어 상기 입출력라인의 프리차아지를 중단하고, 상기 컬럼 선택라인(CSL)이 인에이블 된다.
이에 따라 상기 입출력 라인을 통하여 데이터가 전송되어 제1라이트 커맨드(WR1)에 의한 라이트 동작이 일부 수행된다. 이후에 상기 '클럭0'의 다음 사이클인 '클럭1'의 라이징 에지에 응답하여 상기 컬럼 선택라인(CSL)을 디세이블 시키기 위한 컬럼 선택라인 디세이블 신호(CSL Dis CLK)인 '클럭C'가 인에이블 된다. 그리고 상기 "클럭C'의 라이징 에지에 응답하여 컬럼선택라인(CSL)이 디세이블된다.
종래에는 상기 '클럭C'의 라이징 에지에 응답하여 상기 프리차아지 제어신호(IOPR)가 인에이블 되어 입출력 라인의 프리차아지를 수행하였으나 본 발 명에서는 라이트 커맨드(WR1,WR2)가 연속으로 인가되는 경우에는 프리차아지 블로킹 신호(IOPBS)에 의해 상기 프리차아지 제어신호(IOPR)가 디세이블 상태를 계속 유지한다.
이후에 상기 외부클럭 신호(Ext CLK)인 '클럭2'의 라이징 에지에 응답하여 소정의 딜레이 후에 컬럼 선택라인(CSL) 인에이블을 위한 컬럼 선택라인 인에이블 신호(CSL En CLK)인 '클럭B'가 인에이블 된다. 상기 컬럼 선택라인 인에이블 신호(CSL En CLK)의 딜레이는 라이트 레이턴시(write latency)에 따라 변경된다.
상기 '클럭B'의 라이징 에지에 응답하여 상기 컬럼 선택라인(CSL)이 다시 인에이블 된다. 이에 따라 상기 입출력 라인을 통하여 데이터가 전송되어 제1라이트 커맨드(WR1)에 의한 라이트 동작의 나머지가 수행된다.
이후에 상기 '클럭2'의 다음 사이클인 '클럭3'의 라이징 에지에 응답하여 상기 컬럼 선택라인(CSL)을 디세이블 시키기 위한 컬럼 선택라인 디세이블 신호(CSL Dis CLK)인 '클럭D'가 인에이블 된다. 그리고 상기 "클럭D'의 라이징 에지에 응답하여 컬럼선택라인(CSL)이 디세이블된다. 여기서 종래와 달리 상기 프리차아지 제어신호(IOPR)는 인에이블 되지 않고 디세이블 상태를 계속 유지한다.
상기 제1라이트 커맨드(WR1)인가된 후 다른 커맨드가 인가됨이 없이 외부클럭신호(Ext CLK)를 기준으로 4사이클 후에 제2라이트 커맨드(WR2)가 '클럭4'에 동기되어 인가된다. 상기 제2라이트 커맨드(WR2)가 인가되면 이후의 동작은 상기 제1라이트 커맨드(WR1)가 인가된 경우와 동일하게 동작되며 이후에 제3의 라이트 커맨드가 인가되지 않으면 '클럭 7'의 라이징 에지에 응답하여 컬럼 선택라인 디세이블 신호(CSL Dis CLK)가 인에이블 되어 상기 컬럼 선택 라인(CSL)을 디세이블 시킨다. 또한, 상기 클럭 7'의 라이징 에지에 응답하여 상기 입출력 라인의 프리차아지 제어신호(IOPR)가 인에이블 되어 입출력 라인의 프리차아지를 수행한다.
상술한 바와 같이, 라이트 커맨드가 다른 커맨드가 인가됨이 없이 연속으로 인가되는 경우에는, 처음의 라이트 커맨드에 따라 디세이블 상태로 되는 프리차아지 제어신호(IOPR)의 디세이블 상태가 마지막 라이트 커맨드에 따른 라이트 동작이 수행될 때까지 계속 유지되게 된다. 따라서 입출력 라인의 프리차아지를 생략함에 따른 소모전류를 줄일 수 있게 된다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다. 예컨대, 사안이 다른 경우에 회로의 내부구성을 변경하거나 회로의 내부 구성 소자들을 다른 등가적 소자들로 대치할 수 있음은 명백하다.
이상 설명한 바와 같이, 본 발명에 따르면, 라이트 동작이 연속으로 행해지는 경우에 처음의 라이트 커맨드에 따라 디세이블 상태로 되는 프리차아지 제어신호의 디세이블 상태가 마지막 라이트 커맨드에 따른 라이트 동작이 수행될 때까지 계속 유지되게 된다. 따라서 연속되는 라이트 동작동안 입출력 라인의 프리차아지 를 생략할 수 있어 이에 따른 소모전류를 줄일 수 있게 된다.

Claims (20)

  1. 메모리 셀들에 데이터를 라이트 하기 위한 일련의 회로들을 구비하는 반도체 메모리 장치에 있어서:
    상기 메모리 셀들 각각에 데이터를 라이트하기 위하여 데이터를 전송하는 입출력라인과;
    제1라이트 커맨드 인가 후에 다른 커맨드가 인가됨이 없이 제2라이트 커맨드가 인가되어 연속적인 라이트 동작이 수행되는 경우에, 상기 제1라이트 커맨드가 인가된 후에 발생되는 상기 입출력라인의 프리차아지 디세이블 상태가 상기 제2라이트 커맨드가 인가된 후까지 유지되도록 하기 위한 프리차아지 블로킹 신호를 발생시키는 프리차아지 블로킹부와,
    상기 프리차아지 블로킹 신호에 응답하여 상기 입출력 라인의 프리차아지를 제어하기 위한 프리차아지 제어신호를 발생시키는 프리차아지부를 포함하는 프리차아지 제어회로를 구비함을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 반도체 메모리 장치는,
    상기 메모리 셀들을 복수개로 각각 구비하는 복수개의 메모리 뱅크를 구비하며, 상기 라이트 동작은 동일한 메모리 뱅크 내에서 행해짐을 특징으로 하는 반도체 메모리 장치.
  3. 삭제
  4. 제2항에 있어서,
    상기 프리차아지부는 상기 프리차아지 블로킹 신호의 반전신호와 컬럼 선택라인의 디세이블 신호를 논리 연산하여 출력하는 로직회로와,
    상기 로직회로의 출력과 컬럼 선택 라인 인에이블 신호를 입력으로 하여 프리차아지 제어신호를 발생시키는 래치회로를 구비함을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 프리차아지 블로킹부는,
    상기 제1라이트 커맨드 또는 제2라이트 커맨드와 뱅크 어드레스 신호를 논리 조합하여 출력하는 제1로직회로와,
    상기 제1로직 회로의 출력신호를 내부 클럭 신호에 동기시켜 제1제어신호를 출력하는 제2로직회로와,
    상기 제1라이트 커맨드가 인가된 후 상기 제2라이트 커맨드가 인가되기까지의 시간 길이만큼 상기 제1제어신호를 딜레이시켜 제2제어신호를 출력하기 위한 딜레이 회로와,
    상기 제1제어신호와 제2제어신호를 논리 조합하여 제3제어신호를 출력하는 제3로직회로와,
    상기 제3제어신호를 소정의 펄스 폭과 소정의 딜레이를 가지는 신호로 변환하여 상기 프리차이지 블로킹 신호를 발생시키는 펄스 제어부를 구비함을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 프리차아지 블로킹 신호는 상기 제1라이트 커맨드가 인가된 후 상기 제2라이트 커맨드가 인가되기까지의 시간 길이만큼의 펄스 폭을 가짐을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 제1로직회로 및 제3로직회로는 앤드 회로임을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 제2로직회로는 플립플롭이며 상기 딜레이 회로는 적어도 하나 이상의 플립플롭을 구비함을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 플립플롭은 D-플립플롭임을 특징으로 하는 반도체 메모리 장치.
  10. 제4항에 있어서, 상기 프리차아지 블로킹부는,
    상기 제1라이트 커맨드 또는 제2라이트 커맨드와 뱅크 어드레스 신호를 논리 조합하고 내부 클럭에 동기되어 출력되는 제1출력신호와, 특정 버스트 길이를 가질 때만 상기 제1출력신호를 소정의 딜레이시켜 출력된 제2출력신호를 논리연산하여 제1제어신호를 출력하는 제1로직회로와,
    상기 제1라이트 커맨드가 인가된 후 상기 제2라이트 커맨드가 인가되기까지의 시간 길이에서 상기 제1로직회로에서의 딜레이를 뺀 만큼 상기 제1제어신호를 딜레이시켜 제2제어신호를 출력하기 위한 딜레이 회로와,
    상기 제1제어신호와 제2제어신호를 논리 조합하여 제3제어신호를 출력하는 제2로직회로와,
    상기 제3제어신호를 소정의 펄스 폭과 소정의 딜레이를 가지는 신호로 변환하여 상기 프리차이지 블로킹 신호를 발생시키는 펄스 제어부를 구비함을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 프리차아지 블로킹 신호는 상기 제1라이트 커맨드가 인가된 후 상기 제2라이트 커맨드가 인가되기까지의 시간 길이만큼의 펄스 폭을 가짐을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 제1로직회로는, 제1라이트 커맨드 또는 제2라이트 커맨드와 뱅크 어드레스 신호를 논리 연산하여 출력하는 앤드회로와, 상기 제1앤드회로의 출력을 내부클럭에 동기시켜 제1출력신호를 출력하는 플립플롭과, 특정 버스트 길이 일 경우에만 상기 제1출력신호를 소정 시간만큼 딜레이시켜 제2출력신호를 출력하는 적어도 하나 이상의 플립플롭과, 상기 제2출력신호와 상기 제1출력신호를 논리 연산하여 제1제어신호를 출력하는 오어회로를 구비함을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서, 상기 제2로직회로는 앤드 회로임을 특징으로 하는 반도체 메모리 장치.
  14. 제13항에 있어서,
    상기 딜레이 회로는 적어도 하나 이상의 D 플립플롭을 구비함을 특징으로 하는 반도체 메모리 장치.
  15. 메모리 셀들에 데이터를 라이트 하기 위한 일련의 회로들을 구비하는 반도체 메모리 장치의 프리차아지 방법에 있어서:
    상기 메모리 셀들에 데이터를 라이트 하기 위한 제1라이트 커맨드가 인가되는 단계와;
    상기 제1라이트 커맨드 인가 후에 데이터가 전송되는 입출력 라인의 프리차아지를 디세이블 시키는 단계와;
    상기 제1라이트 커맨드에 응답하여 소정의 라이트 동작을 수행하는 단계와;
    상기 제1라이트 커맨드 인가 후에 다른 커맨드가 인가됨이 없이 제2라이트 커맨드가 인가되는 단계와;
    상기 제1라이트 커맨드에 의하여 발생된 상기 입출력 라인의 프리차아지 디세이블 상태를 상기 제2라이트 커맨드에 의한 소정의 라이트 동작이 수행될 때까지 계속 유지시키는 단계를 구비함을 특징으로 하는 반도체 메모리 장치의 프리차아지 방법.
  16. 제15항에 있어서,
    상기 반도체 메모리 장치는, 상기 메모리 셀들을 복수개로 각각 구비하는 복수개의 메모리 뱅크를 구비함을 특징으로 하는 반도체 메모리 장치의 프리차아지 방법.
  17. 제16항에 있어서,
    상기 프리차아지 방법은 동일한 메모리 뱅크 내에서 행해짐을 특징으로 하는 반도체 메모리 장치의 프리차아지 방법.
  18. 메모리 셀들에 데이터를 라이트 하기 위한 일련의 회로들을 구비하는 반도체 메모리 장치의 프리차아지 방법에 있어서:
    상기 메모리 셀들에 데이터를 라이트 하기 위한 라이트 동작이 연속적으로 행해지는 경우에 처음의 라이트 동작을 위해 행해지는 입출력 라인의 프리차아지 디세이블 상태를 마지막 라이트 동작이 끝날 때까지 계속 유지시키는 것을 특징으 로 하는 반도체 메모리 장치의 프리차아지 방법.
  19. 제18항에 있어서, 상기 반도체 메모리 장치는
    상기 메모리 셀들을 복수개로 각각 구비하는 복수개의 메모리 뱅크를 구비함을 특징으로 하는 반도체 메모리 장치의 프리차아지 방법.
  20. 제19항에 있어서,
    상기 프리차아지 방법은 동일한 메모리 뱅크 내에서 행해짐을 특징으로 하는 반도체 메모리 장치의 프리차아지 방법.
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