KR101084027B1 - 반도체 메모리 디바이스, 이를 제어하는 메모리 제어기, 및 정보 프로세싱 시스템 - Google Patents

반도체 메모리 디바이스, 이를 제어하는 메모리 제어기, 및 정보 프로세싱 시스템 Download PDF

Info

Publication number
KR101084027B1
KR101084027B1 KR1020100050049A KR20100050049A KR101084027B1 KR 101084027 B1 KR101084027 B1 KR 101084027B1 KR 1020100050049 A KR1020100050049 A KR 1020100050049A KR 20100050049 A KR20100050049 A KR 20100050049A KR 101084027 B1 KR101084027 B1 KR 101084027B1
Authority
KR
South Korea
Prior art keywords
power down
circuit
semiconductor memory
signal
command
Prior art date
Application number
KR1020100050049A
Other languages
English (en)
Other versions
KR20100129219A (ko
Inventor
다케노리 사토
히로키 후지사와
Original Assignee
엘피다 메모리 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘피다 메모리 가부시키가이샤 filed Critical 엘피다 메모리 가부시키가이샤
Publication of KR20100129219A publication Critical patent/KR20100129219A/ko
Application granted granted Critical
Publication of KR101084027B1 publication Critical patent/KR101084027B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • G11C5/144—Detection of predetermined disconnection or reduction of power supply, e.g. power down or power standby
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Memory System (AREA)

Abstract

전력 다운 커맨드에 응답하여 소정의 내부 회로의 동작을 지속시키는 전력 다운 제어 회로, 및 전력 다운 커맨드의 발행과 동시에 선택 신호가 외부로부터 입력되는 외부 단자를 포함하기 위함. 전력 다운 제어 회로는, 선택 신호가 저 레벨에 있을 때 DLL 회로의 동작을 지속시키고, 선택 신호가 고 레벨에 있을 때 DLL 회로의 동작을 지속시킨다. 본 발명에 따르면, 전력 다운 커맨드와 동시에 입력된 선택 신호를 이용함으로써, 작동 중에 모드 선택이 이루어질 수 있다.

Description

반도체 메모리 디바이스, 이를 제어하는 메모리 제어기, 및 정보 프로세싱 시스템{SEMICONDUCTOR MEMORY DEVICE, MEMORY CONTROLLER THAT CONTROLS THE SAME, AND INFORMATION PROCESSING SYSTEM}
본 발명은 반도체 메모리 디바이스 및 이를 제어하는 메모리 제어기에 관한 것이고, 보다 구체적으로는 전력 다운 모드로 진입할 수 있는 반도체 메모리 디바이스 및 이를 제어하는 메모리 제어기에 관한 것이다. 본 발명은 또한 반도체 메모리 디바이스 및 메모리 제어기를 포함하는 정보 프로세싱 시스템에 관한 것이다.
DRAM (Dynamic Random Access Memory) 으로 표현되는 반도체 메모리 디바이스에 대해, 넌-액세스 시간 동안 디바이스의 전류 소모를 감소시키도록 전력 다운 모드가 종종 준비된다. 예를 들어, DDR3 (Double Data Rate 3) DRAM 에 대해, 프리차지 (precharge) 전력 다운 모드라 지칭되는 모드가 준비된다. 프리차지 전력 다운 모드는 모든 뱅크들이 프리차지되는 상태에서 몇몇 내부 회로들의 동작이 중지되고 (suspended), 따라서 넌-액세스 시간 동안 전류 소모가 감소되는 모드이다.
프리차지 전력 다운 모드는 고속 엑시트 모드 (fast exit mode) 및 저속 엑시트 모드 (slow exit mode) 를 포함한다 (JEDEC 표준, DDR3 SDRAM 사양, JESD79-3B (2007 년 9월, JESD79-3A 의 개정판), 2008 년 4 월, JEDEC SOLID STATE TECHNOLOGY ASSOCIATION <URL:http://www.jedec.org/download/search/JESD79-3B.pdf > 를 참조).
고속 엑시트 모드는, 회로가 프리차지 전력 다운 모드에 있을 때에도 DLL (Delay Locked Loop) 회로의 동작이 계속적으로 활성화되는 모드이다. 고속 엑시트 모드가 선택될 때, DLL 회로에 의한 일부 전류 소모가 존재함에도 불구하고 프리차지 전력 다운 모드로부터 바로 리턴하는 (나가는) 것이 가능하다. 따라서, 프리차지 전력 다운 모드로 회로의 진입 및 프리차지 전력 다운 모드로부터 회로의 리턴이 자주 반복될 때, 고속 엑시트 모드가 바람직하다. 또한, 프리차지 전력 다운 모드에서도, ODT (On Die Termination) 동작이 동기화 모드 (synchronization mode) 에서 이용될 수 있고, 따라서 통상의 방식으로 그리고 고속으로 데이터 입력/출력 단자가 공유되는 다른 랭크들에 대한 액세스가 가능하다.
반면, 저속 엑시트 모드는, 회로가 프리차지 전력 다운 모드에 있을 때 DLL 회로의 동작이 중지되는 모드이다. 저속 엑시트 모드가 선택될 때, DLL 회로의 중지로 인해, 그 전류 소모를 최소화는 것이 가능하다. 그러나, DLL 회로가 중지되기 때문에, 프리차지 전력 다운 모드로부터 리턴하는데 필요한 시간이 더 길고, 동시에 ODT 동작은 프리차지 전력 다운 모드에서 비-동기식이 된다. 이들 인자들은 데이터 입력/출력 단자가 공유되는 다른 랭크들과의 액세스를 위한 속도를 감소시킨다.
전술된 바와 같이, 고속 엑시트 모드 및 저속 엑시트 모드는 그 이점 및 단점을 갖는다. 고속 엑시트 모드 또는 저속 엑시트 모드 중 어느 하나를 이용할 지 여부는 모드 레지스터의 설정 값에 따라 결정된다. 종래에는, 전력을 입력한 후에 수행된 모드 레지스터 설정 동작을 이용함으로써 이들 모드의 선택이 이루어졌다.
고속 엑시트 모드 또는 저속 엑시트 모드 중 어느 하나를 이용할지 여부가 모드 레지스터의 설정 값에 따라 결정된다. 따라서, 실제 이용 동안 필요에 따라 모드들을 스위칭하는 것은 실용적이지 않다. 즉, 모드 레지스터의 설정 값을 변화시키기 위해, 모드 레지스터 설정 (MRS) 커맨드를 실행시킬 필요가 있고, MRS 커맨드가 실행된 후에 소정 시간 (tMOD) 이 경과되지 않으면 다른 커맨드를 입력하는 것이 불가능하다. 따라서, 모드들의 스위칭이 자주 수행될 때 오버헤드가 커지는 문제점이 있다.
이들 상황으로 인해, 이 시스템 특성에 따라 전력을 입력한 후에 고속 엑시트 모드 및 저속 엑시트 모드 중 어느 하나가 선택되고, 따라서 실제 사용 시 선택된 모드를 변화시키는 것은 드물다. 따라서, 고속 엑시트 모드가 선택될 때, 고속 엑시트 모드가 이후에 항상 이용되고 이에 따라 전류 소모가 커지는 반면에, 저속 엑시트 모드가 선택될 때 저속 엑시트 모드가 이후에 항상 이용되고 이에 따라 시스템의 성능이 열화되는 다른 문제점이 있다.
일 실시형태에서, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 메모리 셀 어레이로부터 판독된 판독 데이터를 외부로 출력하는 출력 버퍼; 출력 버퍼의 동작 타이밍을 제어하는 DLL 회로; 외부로부터의 전력 다운 커맨드의 발행에 응답하여 소정의 내부 회로의 동작을 중지시키는 전력 다운 제어 회로; 및 전력 다운 커맨드의 발행과 동시에 외부로부터 선택 신호가 입력되는 외부 단자를 포함하는 반도체 메모리 디바이스가 제공되고, 여기서 전력 다운 제어 회로는 선택 신호가 제 1 상태를 나타낼 때 DLL 회로의 동작을 중지시키고, 선택 신호가 제 2 상태를 나타낼 때 DLL 회로의 동작을 지속시킨다.
다른 실시형태에서, 전력 다운 모드로 진입할 수 있는 반도체 메모리 디바이스를 제어하는 메모리 제어기가 제공되고, 이 메모리 제어기는, 반도체 메모리 디바이스로 하여금 전력 다운 모드로 진입하게 하는데 이용되는 전력 다운 커맨드를 출력하는 제 1 출력 단자; 선택 신호를 출력하는 제 2 출력 단자; 및 반도체 메모리 디바이스 내에 포함된 DLL 회로가 전력 다운 모드에서 중지될 때 전력 다운 커맨드의 출력과 동시에 선택 신호를 제 1 상태로 변화시키고, DLL 회로가 전력 다운 모드에서 동작될 때 전력 다운 커맨드의 출력과 동시에 선택 신호를 제 2 상태로 변화시키는 제어 회로를 포함한다.
또 다른 실시형태에서, 반도체 메모리 디바이스 및 반도체 메모리 디바이스를 제어하는 메모리 제어기를 포함하는 정보 프로세싱 시스템이 제공되고, 여기서 반도체 메모리 디바이스는, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 메모리 셀 어레이로부터 판독된 판독 데이터를 메모리 제어기로 출력하는 출력 버퍼; 출력 버퍼의 동작 타이밍을 제어하는 DLL 회로; 메모리 제어기로부터의 전력 다운 커맨드의 발행에 응답하여 소정의 내부 회로의 동작을 중지시키는 전력 다운 제어 회로; 및 전력 다운 커맨드의 발행과 동시에 메모리 제어기로부터 선택 신호가 입력되는 외부 단자를 포함하고, 여기서 전력 다운 제어 회로는, 선택 신호가 제 1 상태를 나타낼 때 DLL 회로의 동작을 중지시키고, 선택 신호가 제 2 상태를 나타낼 때 DLL 회로의 동작을 지속시킨다.
본 발명에 따르면, 전력 다운 커맨드의 발행과 동시에 반도체 메모리 디바이스로 입력된 선택 신호를 이용함으로써, DLL 회로의 동작을 중지시킬지 여부에 관한 선택이 이루어진다. 즉, 작동 중에 고속 엑시트 모드 및 저속 엑시트 모드를 선택하는 것이 가능하다. 이는, 현재 시스템 상태에 따라 고속 엑시트 모드 또는 저속 엑시트 모드를 적절히 선택하는 것을 가능하고 하고, 따라서 전체 시스템의 성능을 유지면서 전력 소모를 감소시키는 것을 가능하게 한다.
본 발명의 상기 특징 및 이점들은 첨부된 도면과 관련하여 취해진 소정의 바람직한 실시형태의 다음 설명으로부터 더욱 명백해질 것이다.
도 1 은 본 발명의 일 실시형태에 따른 반도체 메모리 디바이스 (10) 를 나타내는 블록도이다.
도 2 는 전력 다운 제어 회로 (100) 의 회로도이다.
도 3 은 본 실시형태에 따른 반도체 메모리 디바이스 (10) 의 동작을 나타내는 타이밍 차트이다.
도 4 는 종래의 반도체 메모리 디바이스의 동작을 나타내는 타이밍 차트이다.
도 5 는 반도체 메모리 디바이스 (10) 를 이용하는 데이터 프로세싱 시스템 (200) 의 블록도이다.
도 6 은 복수의 랭크들을 갖는 데이터 프로세싱 시스템 (300) 의 블록도이다.
도 7 은 랭크0 의 반도체 메모리 디바이스 (10) 가 전력 다운 모드에 있을 때의 동작을 설명하기 위한 흐름도이다.
도 8 은 랭크0 의 반도체 메모리 디바이스 (10) 를 전력 다운 모드로부터 나가게 할 때 수행된 동작을 설명하기 위한 흐름도이다.
이하에서 본 발명의 바람직한 실시형태가 첨부된 도면을 참조하여 상세히 설명될 것이다.
도 1 은 본 발명의 일 실시형태에 따른 반도체 메모리 디바이스 (10) 를 나타내는 블록도이다.
본 실시형태에 따른 반도체 메모리 디바이스 (10) 는 DDR3 동기식 DRAM 이고, 그 외부 단자들로서 클록 단자들 (11a 및 11b), 클록 이네이블 (enable) 단자 (12), 커맨드 단자들 (13a 내지 13d), 어드레스 단자들 (14), 데이터 입력/출력 단자 (15), 및 ODT (on-die-termination) 단자 (16) 를 포함한다. 반도체 메모리 디바이스 (10) 는 또한 데이터 스트로브 (strobe) 단자 및 전원 단자와 같은 다른 컴포넌트들 (미도시) 을 포함한다.
클록 단자들 (11a 및 11b) 에는 각각 클록 신호들 (CK 및 /CK) 이 공급되고, 공급된 클록 신호들 (CK 및 /CK) 은 그 후 클록 입력 회로 (21) 로 공급된다. 본 명세서에서, 신호 이름의 헤드에 "/" 로 표시된 신호는 대응하는 신호의 반전 신호 (inverted signal) 를 의미한다. 따라서, 클록 신호들 (CK 및 /CK) 은 서로 상보적이다. 클록 입력 회로 (21) 의 출력인 내부 클록 (PCLK) 은 클록 생성 회로 (22) 및 DLL 회로 (23) 로 공급된다.
클록 생성 회로 (22) 는 내부 클록 (ICLK) 을 생성한다. DLL 회로 (23) 는 출력 클록 (LCLK) 을 생성하고, 생성된 클록을 데이터 입력/출력 회로 (80) 로 공급하도록 기능한다.
DDL 회로 (23) 에 의해 생성된 출력 클록 (LCLK) 은 클록 신호들 (CK 및 /CK) 에 대해 위상 제어되는 신호이고, 판독 데이터 (DQ) 의 위상은 클록 신호들 (CK 및 /CK) 의 위상으로부터 약간 앞서므로, 판독 데이터 (DQ) 의 위상이 클록 신호들 (CK 및 /CK) 의 위상과 정합된다. 보다 구체적으로 설명하기 위해, 출력 클록 (LCLK) 은 레플리카 버퍼 (23a) 로 공급되고, 레플리카 버퍼 (23a) 의 출력인 레플리카 클록 (RepCLK) 의 위상이 내부 클록 (PCLK) 의 위상과 정합하도록 출력 클록 (LCLK) 의 위상이 제어된다. 레플리카 버퍼 (23a) 는 데이터 입력/출력 회로 (80) 내에 포함된 출력 버퍼 (81) 의 레플리카 회로이고, 레플리카 버퍼 (23a) 의 존재로 인해 판독 데이터 (DQ) 의 위상은 클록 신호들 (CK 및 /CK) 의 위상과 정확하게 동기된다.
클록 이네이블 단자 (12) 는 클록 이네이블 신호 (CKE) 가 공급된 단자이다. 클록 이네이블 신호 (CKE) 는 클록 신호들 (CK 및 /CK) 이 유효한지 또는 무효한지 여부를 나타낸다. 클록 이네이블 신호 (CKE) 가 고 레벨에 있을 때, 클록 신호들 (CK 및 /CK) 은 유효해진다. 반면, 클록 이네이블 신호 (CKE) 가 저 레벨에 있을 때, 클록 신호들 (CK 및 /CK) 은 무효해진다. 클록 이네이블 신호 (CKE) 가 고 레벨에서 저 레벨로 변할 때, 반도체 메모리 디바이스 (10) 는 커맨드 신호에 기초하여 프리차지 전력 다운 모드로 진입한다. 또한, 프리차지 전력 다운 모드로 진입한 후에 클록 이네이블 신호 (CKE) 가 저 레벨에서 고 레벨로 변할 때, 반도체 메모리 디바이스 (10) 는 커맨드 신호에 기초하여 프리차지 전력 다운 모드로부터 나간다.
클록 이네이블 신호 (CKE) 는 CKE 입력 회로 (31) 로 입력된다. CKE 입력 회로 (31) 는 클록 이네이블 신호 (CKE) 와 기준 전위 (Vref) 를 비교하여 내부 클록 이네이블 신호 (ICKE) 를 생성한다. 생성된 내부 클록 이네이블 신호 (ICKE) 는 CKE 래치 (latch) 회로 (32) 로 래치된다. CKE 래치 회로 (32) 는 내부 클록 이네이블 신호 (ICKE) 를 래치하도록 내부 클록 (PCLK) 과 동기된다. 래치된 내부 클록 이네이블 신호 (ICKE) 는 전력 다운 제어 회로 (100) 로 공급된다. 전력 다운 제어 회로 (100) 는 이후에 상세히 설명된다.
커맨드 단자들 (13a 내지 13d) 에는 각각 행 어드레스 스트로브 신호 (/RAS), 열 어드레스 스트로브 신호 (/CAS), 기록 이네이블 신호 (/WE), 및 칩 선택 신호 (/CS) 가 공급된다. 본 명세서에서, 이들 신호는 몇몇 경우에서 일괄하여 "커맨드 신호 (CMD)" 로 지칭된다. 이들 커맨드 신호 (CMD) 는 커맨드 입력 회로 (41) 로 공급된다. 커맨드 입력 회로 (41) 는 커맨드 신호 (CMD) 를 기준 전위 (Vref) 와 비교하여 내부 커맨드 신호를 생성하고, 생성된 신호를 커맨드 래치 회로 (42) 로 공급한다.
커맨드 래치 회로 (42) 는 커맨드 신호 (CMD) 를 래치하도록 내부 클록 (ICLK) 과 동기된다. 커맨드 래치 회로 (42) 로 래치된 커맨드 신호는 커맨드 디코더 (43) 로 공급된다.
커맨드 디코더 (43) 는 내부 클록 (ICLK) 과 동기되고, 커맨드 신호 (CMD) 에 대해 디코딩, 카운팅 등을 수행함으로써 각종 내부 커맨드 (ICMD) 를 생성하는 회로이다. 생성된 내부 커맨드 (ICMD) 는 각종 내부 회로 (미도시) 로 공급된다. 내부 커맨드 (ICMD) 들 중, 모드 레지스터 설정 (MRS) 커맨드가 모드 레지스터 (44) 로 공급된다. 반도체 메모리 디바이스 (10) 의 동작 모드는 모드 레지스터 (44) 로 설정된다.
어드레스 단자들 (14) 은 어드레스 신호 (ADD) 가 공급된 단자들이고, 공급된 어드레스 신호 (ADD) 는 어드레스 입력 회로 (51) 로 공급된다. 어드레스 입력 회로 (51) 는 공급된 어드레스 신호 (ADD) 의 각 비트를 기준 전위 (Vref) 와 비교하여 내부 어드레스 신호 (IADD) 를 생성하고, 생성된 신호를 어드레스 래치 회로 (52) 로 공급한다.
어드레스 래치 회로 (52) 는 내부 어드레스 신호 (IADD) 를 래치하기 위해 내부 클록 (ICLK) 과 동기화하는 회로이다. 어드레스 래치 회로 (52) 로 래치된 내부 어드레스 신호들 (IADD) 중에서, 행 어드레스 (RA) 가 행 디코더 (61) 로 공급되고, 열 어드레스 (CA) 가 열 디코더 (62) 로 공급된다. 회로가 모드 레지스터 설정으로 진입할 때, 내부 어드레스 신호 (IADD) 는 모드 레지스터 (44) 로 공급된다. 내부 어드레스 신호들 (IADD) 중에서, 12 번째 비트 (IADD12) 가 프리차지 전력 다운 모드에서의 선택 신호로 이용되고, 이것은 전력 다운 제어 회로 (100) 로 공급된다.
행 디코더 (61) 는 메모리 셀 어레이 (70) 내에 포함된 워드 라인들 (WL) 중 어느 하나를 선택하는 회로이다. 메모리 셀 어레이 (70) 에서, 복수의 워드 라인들 (WL) 및 복수의 비트 라인들 (BL) 은 서로 교차하고, 교차된 교차점에 메모리 셀들 (MC) 이 위치한다. 도 1 에서는, 단지 하나의 워드 라인 (WL), 및 하나의 비트 라인 (BL), 및 하나의 메모리 셀 (MC) 이 도시된다. 각각의 비트 라인 (BL) 은 센스 증폭기 어레이 (71) 내에 포함된 대응하는 센스 증폭기 (SA) 에 접속된다. 어느 센스 증폭기 (SA) 가 선택되지에 관하여 열 디코더 (62) 에 의해 제어된다.
열 디코더 (62) 에 의해 선택된 센스 증폭기 (SA) 는 데이터 입력/출력 회로 (80) 에 접속된다. 데이터 입력/출력 회로 (80) 는 데이터 입력/출력 단자 (15) 에 접속된 출력 버퍼 (81) 및 입력 버퍼 (82) 를 포함한다. 이 구성을 이용하여, 판독 동작에서, 메모리 셀 어레이 (70) 로부터 판독된 판독 데이터 (DQ) 는 출력 버퍼 (81) 를 통해 데이터 입력/출력 단자 (15) 로 출력된다. 기록 동작에서, 데이터 입력/출력 단자 (15) 로 입력된 기록 데이터 (DQ) 는 입력 버퍼 (82) 를 통해 메모리 셀 어레이 (70) 에 기록된다.
데이터 입력/출력 회로 (80) 내에 포함된 출력 버퍼 (81) 로, 출력 클록 (LCLK) 이 공급된다. 이 구성을 이용하여, 데이터 입력/출력 단자 (15) 를 통해 출력된 판독 데이터 (DQ) 의 위상은 클록 신호들 (CK 및 /CK) 의 위상과 정확하게 정합되도록 제어된다.
ODT 단자 (16) 는 외부로부터 입력된 ODT 신호 (ODT) 를 갖는 단자이다. ODT 신호 (ODT) 가 고 레벨에 있을 때, 출력 버퍼 (81) 는 종단 레지스터로서 기능하고, 이 구성은 데이터 입력/출력 단자 (15) 가 통상적으로 접속되는 다른 랭크들의 반도체 메모리 디바이스로부터 출력된 판독 데이터 (DQ) 의 신호 품질을 향상시킨다. 따라서, 판독 동작과 정확하게 동기되는 ODT 동작을 수행하기 위해서, ODT 동작에서 출력 클록 (LCLK) 을 또한 이용할 필요가 있다. 따라서, DLL 회로 (23) 의 동작이 중지될 때, ODT 동작은 비-동기화 모드에 있고, 이것의 액세스 속도는 감소될 필요가 있다.
다음에 전력 다운 제어 회로 (100) 를 설명한다.
도 1 에 도시된 바와 같이, CKE 래치 회로 (32) 에 의해 래치된 내부 클록 이네이블 신호 (ICKE), 내부 어드레스 신호 (IADD) 의 12 번째 비트 (IADD12), 및 리셋 신호 (RESET) 가 전력 다운 제어 회로 (100) 로 공급된다. 이들 신호에 기초하여, 전력 다운 제어 회로 (100) 는 클록 활성화 신호 (CLKEN), 입력 활성화 신호 (INBUFEN), 및 DLL 활성화 신호 (DLLEN) 를 생성한다.
클록 활성화 신호 (CLKEN) 는 클록 생성 회로 (22) 로 공급된 신호이다. 클록 활성화 신호 (CLKEN) 가 고 레벨에 있을 때 클록 생성 회로 (22) 가 활성화되고, 내부 클록 (ICLK) 을 생성한다. 반면, 클록 활성화 신호 (CLKEN) 가 저 레벨에 있을 때, 클록 생성 회로 (22) 의 동작이 중지되고, 따라서 내부 클록 (ICLK) 이 생성되지 않는다. 내부 클록 (ICLK) 이 중지될 때, 커맨드 래치 회로 (42) 및 어드레스 래치 회로 (52) 의 래치 동작이 또한 중지되고, 따라서 이들 회로에서의 전류 소모량이 실질적으로 0 이 된다. 후술되는 바와 같이, 프리차지 전력 다운이 이네이블되는 동안 고속 엑시트 모드 및 저속 엑시트 모드를 스위칭할 때, 내부 클록 (ICLK) 이 중지된 상태에 있을 때에도 어드레스 신호 (IADD) 의 12 번째 비트 (IADD12) 는 어드레스 래치 회로 (52) 에서 래치되도록 구성되거나, 내부 클록 (ICLK) 이 중지될 때 12 번째 비트 (IADD12) 가 어드레스 래치 회로 (52) 를 통과하도록 구성될 필요가 있다. 본 발명에서는, 프리차지 전력 다운 동안 고속 엑시트 모드 및 저속 엑시트 모드를 스위칭하는 것을 가능하게 할 필요가 없다.
입력 활성화 신호 (INBUFEN) 는 커맨드 입력 회로 (41) 및 어드레스 입력 회로 (51) 로 공급된 신호이다. 커맨드 입력 회로 (41) 및 어드레스 입력 회로 (51) 는 입력 활성화 신호 (INBUFEN) 가 고 레벨에 있을 때 활성화되고, 각각 내부 커맨드 및 내부 어드레스를 생성한다. 반면, 입력 활성화 신호 (INBUFEN) 가 저 레벨에 있을 때 커맨드 입력 회로 (41) 및 어드레스 입력 회로 (51) 의 동작이 중지되고, 따라서 내부 커맨드 및 내부 어드레스가 생성되지 않는다. 따라서, 입력 활성화 신호 (INBUFEN) 가 저 레벨에 있을 때, 커맨드 입력 회로 (41) 및 어드레스 입력 회로 (51) 에서의 전류 소모량은 실질적으로 0 이 된다. 프리차지 전력 다운이 이네이블되는 동안 고속 엑시트 모드 및 저속 엑시트 모드를 스위칭할 때, 프리차지 전력 다운 동안 어드레스 신호 (ADD) 의 12 번째 비트 (A12) 가 또한 수신될 필요가 있다. 보다 구체적으로, 입력 활성화 신호 (INBUFEN) 가 저 레벨에 있을 때에도 내부 어드레스 (IADD12) 가 생성되도록 어드레스 입력 회로 (51) 를 구성할 필요가 있다.
DLL 활성화 신호 (DLLEN) 는 DLL 회로 (23) 로 공급된 신호이다. DLL 회로 (23) 는 DLL 활성화 신호 (DLLEN) 가 고 레벨에 있을 때 활성화되고, 출력 클록 (LCLK) 을 생성한다. 반면, DLL 활성화 신호 (DLLEN) 가 저 레벨에 있을 때, DLL 회로 (23) 의 동작이 중지되고, 따라서 출력 클록 (LCLK) 이 더 이상 생성되지 않는다. 따라서, DLL 활성화 신호 (DLLEN) 가 저 레벨에 있을 때 DLL 회로 (23) 에 의한 전류 소모량은 실질적으로 0 이 된다. DLL 회로 (23) 를 중지시킨 후에 동작이 다시 시작될 때, 정확하게 위상 제어되는 출력 클록 (LCLK) 이 출력되기 전에 소정 기간 (잠금 시간 (lock time)) 이 요구된다.
도 2 는 전력 다운 제어 회로 (100) 의 회로도이다.
도 2 에 도시된 바와 같이, 전력 다운 제어 회로 (100) 는 2 개의 SR 래치 회로들 (101 및 102) 을 포함한다. SR 래치 회로 (101) 의 설정 단자 (S101) 로 NOR 회로 (103) 의 출력이 공급되고, 그것의 리셋 단자 (R101) 로 내부 클록 이네이블 신호 (ICKE) 가 공급된다. NOR 회로 (103) 내에, 내부 클록 이네이블 신호 (ICKE) 및 리셋 신호 (RESET) 가 입력된다. 리셋 신호 (RESET) 는 통상의 동작에서 저 레벨로 유지된다. SR 래치 회로 (101) 의 출력은 버퍼 회로 (104) 를 통해 클록 활성화 신호 (CLKEN) 로서 출력되고, 버퍼 회로 (105) 를 통해 입력 활성화 신호 (INBUFEN) 로서 동시에 출력된다.
반면, NOR 회로 (103) 의 출력은 SR 래치 회로 (102) 의 설정 단자 (S102) 로 공급되고, OR 회로 (106) 의 출력은 리셋 단자 (R102) 로 공급된다. 내부 클록 이네이블 신호 (ICKE) 및 내부 어드레스 신호 (IADD) 의 12 번째 비트 (IADD12) 는 OR 회로 (106) 로 입력된다. SR 래치 회로 (102) 의 출력은 버퍼 회로 (107) 를 통해 DLL 활성화 신호 (DLLEN) 로서 출력된다.
이러한 구성을 이용하여, 리셋 신호 (RESET) 가 저 레벨에 있을 때, 클록 활성화 신호 (CLKEN) 및 입력 활성화 신호 (INBUFEN) 의 논리 레벨은 내부 클록 이네이블 신호 (ICKE) 의 논리 레벨과 정합된다. 따라서, 내부 클록 이네이블 신호 (ICKE) 가 저 레벨로 변할 때, 입력 회로들 (41 및 51) 및 래치 회로들 (42 및 52) 의 동작이 중지되고, 회로들은 전력 다운 모드로 진입한다. 이는 클록 신호들 (CK 및 /CK), 클록 이네이블 신호 (CKE), 및 ODT 신호 (ODT) 외의 신호의 입력을 정지시킨다. 그 결과, 전류 소모가 감소된다.
한편, 전력 다운 모드에서 DLL 활성화 신호 (DLLEN) 의 논리 레벨은 내부 어드레스 신호 (IADD) 의 12 번째 비트 (IADD12) 에 의해 결정된다. 즉, 내부 클록 이네이블 신호 (ICKE) 가 저 레벨에 있을 때, DLL 활성화 신호 (DLLEN) 의 논리 레벨은 내부 어드레스 신호 (IADD) 의 12 번째 비트 (IADD12) 의 논리 레벨과 정합된다. 따라서, 전력 다운 모드로의 진입에서 비트 (IADD12) 가 저 레벨에 있을 때, DLL 회로 (23) 의 동작이 중지된다. 즉, 모드는 저속 엑시트 모드가 된다. 반면, 전력 다운 모드로의 진입에서 비트 (IADD12) 가 고 레벨에 있을 때, DLL 회로 (23) 의 동작이 계속된다. 즉, 모드는 고속 엑시트 모드가 된다.
전술된 바와 같이, 본 발명의 반도체 메모리 디바이스 (10) 에 따르면, 전력 다운 모드로 진입시, 선택 신호로서 IADD12 를 이용함으로써 저속 엑시트 모드 또는 고속 엑시트 모드 중 어느 하나를 선택하는 것이 가능하다. 즉, 모드 레지스터 (44) 의 설정 값을 변화시키기 않고 전력 다운 모드로 진입 시마다 모드들을 독립적으로 선택하는 것이 가능하다.
도 3 은 본 실시형태에 따른 반도체 메모리 디바이스 (10) 의 동작을 나타내는 타이밍 차트이다.
도 3 에 도시된 바와 같이, 프리차지 전력 다운 모드에서 고속 엑시트 모드를 선택할 때, 클록 이네이블 신호 (CKE) 는 고 레벨에서 저 레벨로 변한다. 동시에, 어드레스 신호 (ADD) 의 12 번째 비트 (A12)(선택 신호) 가 고 레벨로 변한다. 도 3 에 도시된 예에서, 이들 신호는 클록 신호 (CK) 의 활성 에지 #2 와 동기하여 입력된다. 따라서, 고속 엑시트 모드가 선택되고, DLL 회로 (23) 의 동작이 계속된다. 도 3 에 도시된 예에서, 클록 이네이블 신호 (CKE) 는 클록 신호 (CK) 의 활성 에지 #5 와 동기하여 고 레벨로 변한다. 그 결과, 반도체 메모리 디바이스 (10) 는 전력 다운 모드로부터 나간다. 이 프로세스 동안, DLL 회로 (23) 의 동작이 계속되고, 따라서 ODT 신호 (ODT) 를 바로 입력하는 것이 가능하다.
한편, 프리차지 전력 다운 모드에서 저속 엑시트 모드를 선택할 때, 클록 이네이블 신호 (CKE) 가 고 레벨에서 저 레벨로 변하고, 동시에 어드레스 신호 (ADD) 의 12 번째 비트 (A12)(선택 신호) 가 저 레벨로 변한다. 도 3 에 도시된 예에서, 이들 신호는 클록 신호 (CK) 의 활성 에지 #2 와 동기하여 입력된다. 따라서, 저속 엑시트 모드가 선택되고, 이에 따라 DLL 회로 (23) 의 동작이 중지된다. 또한, 도 3 에 도시된 예에서, 클록 이네이블 신호 (CKE) 는 클록 신호 (CK) 의 활성 에지 #5 와 동기하여 고 레벨로 변한다. 그 결과, 반도체 메모리 디바이스 (10) 는 전력 다운 모드로부터 나간다. DLL 회로 (23) 의 동작은 그것의 응답으로 다시 시작되지만, DLL 회로 (23) 가 잠길 때까지 소정 시간 (tXPDDL) 이 요구된다. 따라서, 동기화 모드에서 ODT 동작은 소정 시간 (tXPDDL) 이 경과될 때까지 동작될 수 없다.
도 4 는 종래의 반도체 메모리 디바이스의 동작을 나타내는 타이밍 차트이다.
도 4 에 도시된 바와 같이, 종래의 반도체 메모리 디바이스에서, 클록 이네이블 신호 (CKE) 를 고 레벨에서 저 레벨로 변화시킴으로써 프리차지 전력 다운 모드로 진입하는 것이 가능하다. 그러나, 고속 엑시트 모드 또는 저속 엑시트 모드를 선택할지 여부는 모드 레지스터 (44) 의 설정 값에 의해 결정된다. 따라서, 모드를 변화시키기 위해, 모드 레지스터 설정 커맨드가 미리 실행될 필요가 있다. 도 4 에 도시된 예에서, 모드 레지스터 설정 커맨드는 클록 신호 (CK) 의 활성 에지 #0 과 동기하여 이슈된다. 모드-레지스터 설정 커맨드를 실행한 후에 후속하는 커맨드를 입력하기 위해, 소정 시간 (tMRSPDEN) 동안 대기해야 한다. 따라서, 이 종래의 반도체 메모리 디바이스에서, 고속 엑시트 모드 및 저속 엑시트 모드가 스위칭될 때마다, 소정 시간 (tMRSPDEN) 만큼 많은 오버헤드가 생성된다. 반면, 본 발명에 따른 반도체 메모리 디바이스 (10) 에서, 이러한 오버헤드를 생성하지 않고 작동 중에 고속 엑시트 모드 또는 저속 엑시트 모드 중 어느 하나를 선택하는 것이 가능하다.
도 5 는 반도체 메모리 디바이스 (10) 를 이용하는 데이터 프로세싱 시스템 (200) 의 블록도이다.
도 5 에 도시된 데이터 프로세싱 시스템 (200) 은 도 1 에 도시된 반도체 메모리 디바이스 (10) 및 이에 접속된 메모리 제어기 (210) 에 의해 구성된다. 메모리 제어기 (210) 는 클록 신호들 (CK 및 /CK) 을 출력하는 클록 단자 (211), 클록 이네이블 신호 (CKE) 를 출력하는 클록 이네이블 단자 (212), 커맨드 신호 (CMD) 를 출력하는 커맨드 단자 (213), 어드레스 신호 (ADD) 를 출력하는 어드레스 단자 (214), 판독 데이터 (DQ) 를 입력하고 기록 데이터 (DQ) 를 출력하는 데이터 입력/출력 단자 (215), 및 ODT 단자 (216) 를 포함한다. 이들 단자들 외의 단자들은 도 5 에 도시되지 않는다. 이들 단자들은 버스 (220) 를 통해 반도체 메모리 디바이스 (10) 의 대응하는 단자들 (11 내지 16) 에 접속된다.
메모리 제어기 (210) 는 반도체 메모리 디바이스 (10) 에 대한 전력 다운 제어를 수행하는 제어 회로 (29) 를 더 포함한다. 반도체 메모리 디바이스 (10) 에 대한 프리차지 전력 다운의 수행시에 제어 회로 (219) 가 저속 엑시트 모드를 선택할 때, 제어 회로 (219) 는 클록 이네이블 단자 (212) 로부터 출력된 클록 이네이블 신호 (CKE) 를 저 레벨로 변화시키고, 동시에 어드레스 단자 (214) 로부터 출력된 어드레스 신호 (ADD) 의 12 번째 비트 (A12) 를 저 레벨로 설정한다. 반면, 반도체 메모리 디바이스 (10) 에 대한 프리차지 전력 다운의 수행시에 제어 회로 (219) 가 고속 엑시트 모드를 선택할 때, 제어 회로 (219) 는 클록 이네이블 신호 (CKE) 를 저 레벨로 변화시키고 동시에 어드레스 신호 (ADD) 의 12 번째 비트 (A12) 를 고 레벨로 설정한다.
이 방식으로, 임의의 모드 레지스터 설정 커맨드의 발행 없이 작동 중에 고속 엑시트 모드 및 저속 엑시트 모드를 선택하는 것이 가능해진다.
도 6 은 복수의 랭크를 갖는 데이터 프로세싱 시스템 (300) 의 블록도이다.
도 6 에 도시된 데이터 프로세싱 시스템 (300) 은 4 개의 반도체 메모리 디바이스 (10) 및 이에 접속된 메모리 제어기 (310) 로 구성된다. 이들 4 개의 반도체 메모리 디바이스 (10) 는 서로 상이한 랭크0 내지 랭크3 에 속한다. 랭크들 각각은 배타적으로 액세스된다. 이들 랭크는 칩 선택 신호들 (/CSO 내지 /CS3) 에 의해 선택되고, 랭크들 중 어느 하나가 활성화된다. 다른 신호들은 랭크들 사이에 공통으로 이용된다. 따라서, 예를 들어 랭크0 내지 랭크3 의 입력/출력 단자들 (15) 은 통상적으로 메모리 제어기 (310) 의 데이터 입력/출력 단자 (315) 에 접속된다. 클록 이네이블 단자 (12), 어드레스 단자 (14), 및 ODT 단자 (16) 에 동일하게 적용된다.
데이터 프로세싱 시스템 (300) 에서, 프리차지 전력 다운 모드로의 진입은 랭크들 각각에서 이루어질 수 있다. 예를 들어, 프리차지 전력 다운이 랭크0 의 반도체 메모리 디바이스 (10) 에 대해 수행될 때, 칩 선택 신호 (/CSO) 가 저 레벨에 있고, 나머지 칩 선택 신호들 (/CS1 내지 /CS3) 이 고 레벨에 있는 상태에서 클록 이네이블 신호 (CKE) 는 고 레벨에서 저 레벨로 변하는 것을 만족한다. 물론, 어드레스 신호 (ADD) 의 12 번째 비트 (A12) 를 이용함으로써 고속 엑시트 모드 및 저속 엑시트 모드가 선택된다.
이 경우, 소정의 반도체 메모리 디바이스 (10)(예를 들어, 랭크0) 가 전력 다운 모드에 있을 때, 나머지 반도체 메모리 디바이스들 (10)(예를 들어, 랭크1 내지 랭크3) 모두가 전력 다운 모드에 있으면 저속 엑시트 모드를 선택하는 것이 바람직하다. 그 이유는, 랭크들 모두가 전력 다운 모드로 진입할 때, 전력 다운에서 ODT 동작이 수행될 필요가 없고, 따라서 전류 소모가 적은 저속 엑시트 모드를 선택하는 것이 바람직하기 때문이다.
반면, 소정의 반도체 메모리 디바이스 (10)(예를 들어, 랭크0) 가 전력 다운 모드로 진입할 때, 나머지 반도체 메모리 디바이스들 (10)(예를 들어, 랭크1 내지 랭크3) 중 적어도 하나가 전력 다운 모드에 있지 않으면 고속 엑시트 모드를 선택하는 것이 바람직하다. 그 이유는, 전력 다운 모드에 있지 않은 대응하는 랭크가 존재할 때, 전력 다운 상태에 있는 랭크의 반도체 메모리 디바이스 (10) 는 대응하는 랭크에 대한 액세스와 동기하여 ODT 동작을 수행할 필요가 있기 때문이다.
이러한 선택은 메모리 제어기 (310) 내에 포함된 제어 회로 (319) 에 의해 수행된다. 제어 회로 (319) 의 동작은 도 7 의 흐름도를 참조하여 이하에서 설명된다.
도 7 은 랭크0 의 반도체 메모리 디바이스 (10) 가 전력 다운 모드에 있을 때의 동작을 설명하기 위한 흐름도이다.
도 7 에 도시된 바와 같이, 랭크0 의 반도체 메모리 디바이스 (10) 가 전력 다운 모드로 진입된다고 판정될 때 (단계 S11), 제어 회로 (319) 는 나머지 랭크1 내지 랭크3 모두가 전력 다운 모드에 있는지 여부를 판정한다 (단계 S12). 판정의 결과에 따라, 나머지 랭크1 내지 랭크3 중 적어도 하나가 전력 다운 모드에 있지 않을 때 (단계 S12: 아니오), 고속 엑시트 모드가 선택된다 (단계 S13). 보다 구체적으로, 랭크0 이 칩 선택 신호 (/CSO) 에 의해 선택되는 상태에서 클록 이네이블 신호 (CKE) 가 저 레벨로 변하고, 동시에 어드레스 신호 (ADD) 의 12 번째 비트 (A12) 가 고 레벨로 설정된다.
반면, 나머지 랭크1 내지 랭크3 모두가 전력 다운 모드에 있을 때 (단계 S12: 예), 저속 엑시트 모드가 선택된다 (단계 S14). 보다 구체적으로, 랭크0 이 칩 선택 신호 (/CSO) 에 의해 선택되는 상태에서 클록 이네이블 신호 (CKE) 가 저 레벨로 변하고, 동시에 어드레스 신호 (ADD) 의 12 번째 비트 (A12) 가 저 레벨로 설정된다.
또한, 이미 전력 다운 모드에 있는 나머지 랭크1 내지 랭크3 모두는 저속 엑시트 모드로 스위칭된다 (단계 S15). 보다 구체적으로, 나머지 랭크1 내지 랭크3 이 칩 선택 신호들 (/CS1 내지 /CS3) 에 의해 선택되는 상태에서, 어드레스 신호 (ADD) 의 12 번째 비트 (A12) 가 저 레벨로 변한다. 결과적으로, 랭크0 내지 랭크3 모두가 저속 엑시트 모드로 설정된다. 따라서, 전체 시스템에서의 전력 소모가 감소된다. 단계 S15 에서 나머지 랭크1 내지 랭크3 모두가 저속 엑시트 모드로 스위칭되는 이유는 랭크0 내지 랭크3 모두가 전력 다운 모드로 변할 때 ODT 동작을 더 이상 수행할 필요가 없기 때문이다. 그러나, 이는 항상, 고속으로 프리차지 전력 다운 모드로부터 리턴할 필요가 있는 경우는 아니다. 또한, 단계 S15 에서 실행이 수행될 수 있도록, 프리차지 전력 다운 동안 어드레스 신호 (ADD) 의 12 번째 비트 (A12) 가 입력될 필요가 있다. 이를 달성하기 위해, 전술된 바와 같이, 입력 활성화 신호 (INBUFEN) 가 저 레벨에 있을 때에도 내부 어드레스 (IADD12) 가 어드레스 입력 회로 (51) 에서 생성될 수 있도록 구성할 필요가 있다. 또한, 내부 클록 (ICLK) 이 정지될 때에도, 내부 어드레스 (IADD12) 가 어드레스 래치 회로 (52) 에서 래치될 수 있도록 구성할 필요가 있다. 다르게는, 내부 어드레스 (IADD12) 가 어드레스 래치 회로 (52) 를 통과하도록 구성할 필요가 있다.
도 8 은 랭크0 의 반도체 메모리 디바이스 (10) 를 전력 다운 모드로부터 나가게 할 때 수행된 동작을 설명하기 위한 흐름도이다.
도 8 에 도시된 흐름도는 프리차지 전력 다운 동안 어드레스 신호 (ADD) 의 12 번째 비트 (A12) 가 입력될 수 있을 때 바람직하게 수행된 동작을 나타낸다. 따라서, 어드레스 신호 (ADD) 가 프리차지 전력 다운 동안 입력될 수 없는 경우, 도 8 에 도시된 동작을 수행하는 것이 불가능하다.
도 8 에 도시된 바와 같이, 랭크0 의 반도체 메모리 디바이스 (10) 를 전력 다운 모드로부터 나가게 한 (단계 S21) 후에, 제어 회로 (319) 는 나머지 랭크1 내지 랭크3 중 적어도 하나가 전력 다운 모드에 있는지 여부를 판정한다 (단계 S22). 판정의 결과에 따라, 이들 랭크들 중 어느 것도 전력 다운 모드에 있지 않을 때 (단계 S22: 아니오), 프로세스가 종료된다.
반면, 나머지 랭크1 내지 랭크3 중 적어도 하나가 전력 다운 모드에 있을 때 (단계 S22: 예), 전력 다운 모드에 있는 랭크들 모두는 고속 엑시트 모드로 스위칭된다 (단계 S23). 보다 구체적으로, 칩 선택 신호들 (/CS1 내지 /CS3) 에 의해 전력 다운 모드의 랭크1 내지 랭크3 이 선택되는 상태에서, 어드레스 신호 (ADD) 의 12 번째 비트 (A12) 는 고 레벨로 변한다. 이 방식으로, 전력 다운 모드의 랭크0 내지 랭크3 은 고속 엑시트 모드로 설정된다. 따라서, 고속의 ODT 동작이 이네이블된다. 단계 S23 에서 전력 다운 모드의 랭크1 내지 랭크3 이 고속 엑시트 모드로 스위칭되는 이유는, 일단 랭크들 중 어느 하나가 전력 다운 모드로부터 나가면, ODT 동작을 수행할 필요가 있기 때문이다. 그러나, 이는 항상, 전체 시스템에서의 전력 소모가 억제될 필요가 있을 때의 경우는 아니다.
전술된 바와 같이, 본 실시형태의 반도체 메모리 디바이스 (10) 에 따르면, 프리차지 전력 다운 모드로의 진입 시, 작동 중에 고속 엑시트 모드 및 저속 엑시트 모드를 선택하는 것이 가능하고, 따라서 전체 시스템의 성능을 유지하면서 전력 소모를 감소시키는 것이 가능하다.
본 발명은 상기 실시형태들에 제한되지 않으며, 본 발명의 범위 및 사상으로부터 벗어나지 않고 변형 및 변경될 수도 있다.
예를 들어, 상기 실시형태에서, 프리차지 전력 다운 모드에서 고속 엑시트 모드 및 저속 엑시트 모드가 작동 중에 선택되는 예가 설명된다. 그러나, 본 발명의 타겟은 프리차지 전력 다운 모드에 제한되지 않고, 다른 전력 다운 모드에 적용될 수 있다.
또한, 상기 실시형태에서, 어드레스 신호 (ADD) 의 12 번째 비트 (A12) 가 선택 신호로서 이용된다; 그러나, 고속 엑시트 모드 및 저속 엑시트 모드를 선택하는데 이용된 선택 신호가 어드레스 신호 (ADD) 의 12 번째 비트 (A12) 에 제한되지 않는다. 따라서, 어드레스 신호 (ADD) 의 다른 비트가 또한 이용될 수 있고, 어드레스 신호 (ADD) 외의 신호가 또한 이용될 수 있다. 또한, 선택 신호가 하나의 비트인 것이 필수는 아니며, 2 이상의 비트들의 신호의 조합이 또한 이용될 수 있다.
또한, 상기 실시형태에서, 클록 이네이블 신호 (CKE) 의 논리 레벨에 기초하여 전력 다운 모드로의 진입 및 전력 다운 모드로부터의 나가기가 수행된다. 그러나, 이들 동작은 클록 이네이블 신호 (CKE) 외의 신호를 이용함으로써 또한 수행될 수 있다.
본 발명의 타겟은 DDR3 동기식 DRAM 에 제한되지 않고, 본 발명은 또한 PRAM 과 같은 반도체 디바이스의 다른 유형에 적용될 수 있다.
10; 반도체 메모리 디바이스 21; 클록 입력 회로
22; 클록 생성 회로 23; DLL 회로
31; 클록 입력 회로 32; CKE 래치 회로
41; 커맨드 입력 회로 42; 커맨드 래치 회로
51; 어드레스 입력 회로 52; 어드레스 래치 회로
61; 행 디코더 62; 열 디코더
71; 센스 증폭기 어레이 80; 데이터 입력/출력 회로
100; 전력 다운 제어 회로

Claims (13)

  1. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이로부터 판독된 판독 데이터를 외부로 출력하는 출력 버퍼;
    상기 출력 버퍼의 동작 타이밍을 제어하는 DLL (Delay Locked Loop) 회로;
    외부로부터의 전력 다운 커맨드의 발행에 응답하여 소정의 내부 회로의 동작을 중지시키는 전력 다운 제어 회로; 및
    상기 전력 다운 커맨드의 발행과 동시에 외부로부터 선택 신호가 입력되는 외부 단자를 포함하고,
    상기 전력 다운 제어 회로는, 상기 선택 신호가 제 1 상태를 나타낼 때 상기 DLL 회로의 동작을 중지시키고, 상기 선택 신호가 제 2 상태를 나타낼 때 상기 DLL 회로의 동작을 지속시키는, 반도체 메모리 디바이스.
  2. 제 1 항에 있어서,
    상기 선택 신호는 1 비트 신호이고,
    상기 전력 다운 제어 회로는 상기 선택 신호가 제 1 논리 레벨에 있을 때 상기 DLL 회로의 동작을 중지시키고 상기 선택 신호가 제 2 논리 레벨에 있을 때 상기 DLL 회로의 동작을 지속시키는, 반도체 메모리 디바이스.
  3. 제 2 항에 있어서,
    상기 외부 단자는 복수의 어드레스 단자들 중 하나인, 반도체 메모리 디바이스.
  4. 제 1 항에 있어서,
    상기 소정의 내부 회로는 외부로부터 공급된 어드레스 신호를 수신하는 어드레스 입력 회로, 및 외부로부터 공급된 소정의 커맨드 신호를 수신하는 커맨드 입력 회로를 포함하는, 반도체 메모리 디바이스.
  5. 제 4 항에 있어서,
    상기 소정의 커맨드 신호가 공급되는 복수의 커맨드 단자들과는 별개로 제공된 클록 이네이블 (enable) 단자를 더 포함하고,
    상기 전력 다운 커맨드는 상기 클록 이네이블 단자로 공급된 클록 이네이블 신호의 논리 레벨에 의해 표현되는, 반도체 메모리 디바이스.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 전력 다운 제어 회로는, 상기 소정의 내부 회로의 동작이 상기 전력 다운 커맨드에 의해 중지되는 동안 상기 선택 신호가 변할 때, 상기 소정의 내부 회로의 동작의 중지를 유지하면서, 동작 상태의 상기 DLL 회로를 중지시키거나, 중지된 상태의 상기 DLL 회로를 동작시키는, 반도체 메모리 디바이스.
  7. 전력 다운 모드로 진입할 수 있는 반도체 메모리 디바이스를 제어하는 메모리 제어기로서,
    상기 반도체 메모리 디바이스로 하여금 상기 전력 다운 모드로 진입하게 하는 전력 다운 커맨드를 출력하는 제 1 출력 단자;
    선택 신호를 출력하는 제 2 출력 단자; 및
    상기 반도체 메모리 디바이스 내에 포함된 DLL 회로가 상기 전력 다운 모드에서 중지될 때 상기 전력 다운 커맨드의 출력과 동시에 상기 선택 신호를 제 1 상태로 변화시키고, 상기 DLL 회로가 상기 전력 다운 모드에서 동작될 때 상기 전력 다운 커맨드의 출력과 동시에 상기 선택 신호를 제 2 상태로 변화시키는 제어 회로를 포함하는, 메모리 제어기.
  8. 제 7 항에 있어서,
    상기 제 2 출력 단자는 어드레스 신호를 출력하는 복수의 어드레스 단자들 중 하나인, 메모리 제어기.
  9. 제 7 항에 있어서,
    상기 제어 회로는, 동작 상태의 상기 DLL 회로를 중지시키거나 중지된 상태의 상기 DLL 회로를 동작시키기 위해, 상기 반도체 메모리 디바이스가 상기 전력 다운 커맨드의 발행에 의해 상기 전력 다운 모드에 있는 상태에서 상기 선택 신호를 변화시키는, 메모리 제어기.
  10. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,
    복수의 반도체 메모리 디바이스들에 통상적으로 접속된 데이터 입력/출력 단자를 더 포함하고,
    상기 제어 회로가 상기 반도체 메모리 디바이스들 중 소정의 반도체 메모리 디바이스를 상기 전력 다운 모드로 가져올 때, 나머지 반도체 메모리 디바이스들 모두가 상기 전력 다운 모드에 있는 경우, 상기 제어 회로는 상기 제 1 상태의 상기 선택 신호를 상기 소정의 반도체 메모리 디바이스로 공급하고, 상기 나머지 반도체 메모리 디바이스들 중 적어도 하나가 상기 전력 다운 모드에 있지 않는 경우, 상기 제어 회로는 상기 제 2 상태의 상기 선택 신호를 상기 소정의 반도체 메모리 디바이스로 공급하는, 메모리 제어기.
  11. 제 10 항에 있어서,
    상기 제어 회로가 상기 반도체 메모리 디바이스들 중 상기 소정의 반도체 메모리 디바이스를 상기 전력 다운 모드로 가져올 때, 나머지 반도체 메모리 디바이스들 모두가 상기 전력 다운 모드에 있는 경우, 상기 제어 회로는 상기 제 1 상태의 상기 선택 신호를 상기 소정의 반도체 메모리 디바이스 뿐만 아니라 상기 나머지 반도체 메모리 디바이스들로 공급하는, 메모리 제어기.
  12. 반도체 메모리 디바이스; 및
    상기 반도체 메모리 디바이스를 제어하는 메모리 제어기를 포함하고,
    상기 반도체 메모리 디바이스는,
    복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이로부터 판독된 판독 데이터를 상기 메모리 제어기로 출력하는 출력 버퍼;
    상기 출력 버퍼의 동작 타이밍을 제어하는 DLL (Delay Locked Loop) 회로;
    상기 메모리 제어기로부터의 전력 다운 커맨드의 발행에 응답하여 소정의 내부 회로의 동작을 중지시키는 전력 다운 제어 회로; 및
    상기 전력 다운 커맨드의 발행과 동시에 상기 메모리 제어기로부터 선택 신호가 입력되는 외부 단자를 포함하고,
    상기 전력 다운 제어 회로는, 상기 선택 신호가 제 1 상태를 나타낼 때 상기 DLL 회로의 동작을 중지시키고, 상기 선택 신호가 제 2 상태를 나타낼 때 상기 DLL 회로의 동작을 지속시키는, 정보 프로세싱 시스템.
  13. 제 12 항에 있어서,
    상기 메모리 제어기는,
    상기 전력 다운 커맨드를 출력하는 제 1 출력 단자;
    상기 선택 신호를 출력하는 제 2 출력 단자; 및
    상기 DLL 회로가 상기 전력 다운 모드에서 중지될 때 상기 전력 다운 커맨드의 출력과 동시에 상기 선택 신호를 상기 제 1 상태로 변화시키고, 상기 DLL 회로가 상기 전력 다운 모드에서 동작될 때 상기 전력 다운 커맨드의 출력과 동시에 상기 선택 신호를 상기 제 2 상태로 변화시키는 제어 회로를 포함하는, 정보 프로세싱 시스템.
KR1020100050049A 2009-05-29 2010-05-28 반도체 메모리 디바이스, 이를 제어하는 메모리 제어기, 및 정보 프로세싱 시스템 KR101084027B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2009-131468 2009-05-29
JP2009131468A JP5528724B2 (ja) 2009-05-29 2009-05-29 半導体記憶装置及びこれを制御するメモリコントローラ、並びに、情報処理システム

Publications (2)

Publication Number Publication Date
KR20100129219A KR20100129219A (ko) 2010-12-08
KR101084027B1 true KR101084027B1 (ko) 2011-11-16

Family

ID=43220077

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100050049A KR101084027B1 (ko) 2009-05-29 2010-05-28 반도체 메모리 디바이스, 이를 제어하는 메모리 제어기, 및 정보 프로세싱 시스템

Country Status (3)

Country Link
US (1) US8363503B2 (ko)
JP (1) JP5528724B2 (ko)
KR (1) KR101084027B1 (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5474458B2 (ja) * 2009-09-10 2014-04-16 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びこれを備えるデータ処理システム
KR20120098013A (ko) * 2011-02-28 2012-09-05 에스케이하이닉스 주식회사 터미네이션 제어회로 및 이를 포함하는 반도체 장치
JP2013030001A (ja) * 2011-07-28 2013-02-07 Elpida Memory Inc 情報処理システム
JP2013030247A (ja) * 2011-07-28 2013-02-07 Elpida Memory Inc 情報処理システム
KR101894469B1 (ko) * 2012-02-24 2018-10-04 에스케이하이닉스 주식회사 제어신호생성회로 및 이를 이용한 반도체모듈 및 반도체시스템
US9047237B2 (en) * 2012-08-03 2015-06-02 Cypress Semiconductor Corporation Power savings apparatus and method for memory device using delay locked loop
USRE49506E1 (en) * 2012-12-03 2023-04-25 Samsung Electronics Co., Ltd. High/low speed mode selection for output driver circuits of a memory interface
US9312837B2 (en) * 2014-08-05 2016-04-12 Apple Inc. Dynamic margin tuning for controlling custom circuits and memories
US10181346B2 (en) 2016-08-02 2019-01-15 SK Hynix Inc. Semiconductor devices and operations thereof
KR102592359B1 (ko) * 2016-06-27 2023-10-20 에스케이하이닉스 주식회사 반도체장치
US11217286B2 (en) * 2016-06-27 2022-01-04 SK Hynix Inc. Semiconductor memory device with power down operation
US11133042B2 (en) * 2016-06-27 2021-09-28 SK Hynix Inc. Semiconductor memory system and semiconductor memory device, which can be remotely initialized
US10037788B2 (en) 2016-08-02 2018-07-31 SK Hynix Inc. Semiconductor devices and semiconductor systems
US10424356B2 (en) 2017-11-22 2019-09-24 Micron Technology, Inc. Methods for on-die memory termination and memory devices and systems employing the same
US10403340B2 (en) 2018-02-07 2019-09-03 Micron Technology, Inc. Techniques for command synchronization in a memory device
US11243596B2 (en) * 2019-08-26 2022-02-08 Micron Technology, Inc. Architecture-based power management for a memory device
US11656770B2 (en) * 2020-04-14 2023-05-23 Samsung Electronics Co., Ltd. Systems, methods, and apparatus for supporting multiple connectors on storage devices
WO2023178791A1 (zh) * 2022-03-23 2023-09-28 长鑫存储技术有限公司 一种信号采样电路以及半导体存储器

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100853479B1 (ko) 2007-02-28 2008-08-21 주식회사 하이닉스반도체 반도체 메모리 장치

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4104886B2 (ja) * 2002-03-20 2008-06-18 株式会社ルネサステクノロジ 半導体装置
JP4583042B2 (ja) * 2004-02-13 2010-11-17 凸版印刷株式会社 Ｄｌｌ回路
JP4837357B2 (ja) * 2005-10-18 2011-12-14 エルピーダメモリ株式会社 半導体記憶装置
KR100776906B1 (ko) * 2006-02-16 2007-11-19 주식회사 하이닉스반도체 파워다운 모드 동안 주기적으로 락킹 동작을 실행하는기능을 가지는 ｄｌｌ 및 그 락킹 동작 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100853479B1 (ko) 2007-02-28 2008-08-21 주식회사 하이닉스반도체 반도체 메모리 장치

Also Published As

Publication number Publication date
US20100302893A1 (en) 2010-12-02
JP5528724B2 (ja) 2014-06-25
KR20100129219A (ko) 2010-12-08
JP2010277666A (ja) 2010-12-09
US8363503B2 (en) 2013-01-29

Similar Documents

Publication Publication Date Title
KR101084027B1 (ko) 반도체 메모리 디바이스, 이를 제어하는 메모리 제어기, 및 정보 프로세싱 시스템
US6768690B2 (en) Register controlled DLL for reducing current consumption
KR100233973B1 (ko) 동기형 반도체 기억 장치
US7489169B2 (en) Self-timed fine tuning control
US6400643B1 (en) Semiconductor storage device with suppressed power consumption and reduced recovery time from suspend mode
TWI296804B (en) Voltage generation control circuit in semiconductor memory device and method thereof
US20190189168A1 (en) Apparatuses and methods for providing active and inactive clock signals
US20130135950A1 (en) Semiconductor memory device and read wait time adjustment method thereof, memory system, and semiconductor device
JP2010092542A (ja) 半導体装置
US20120320690A1 (en) Semiconductor memory device, information processing system including the same, and controller
KR20060075060A (ko) 반도체 기억 소자의 클럭 생성 장치 및 방법
US6954094B2 (en) Semiconductor memory device having partially controlled delay locked loop
KR100338967B1 (ko) 클럭 동기 시스템
US8369165B2 (en) Synchronous signal generating circuit
KR100546389B1 (ko) 카스 레이턴시에 따라 동기되는 타이밍이 변하는 반도체메모리 장치
US8436657B2 (en) Semiconductor device having output driver
JP2010027137A (ja) 半導体装置および情報処理システム
JP2009230787A (ja) メモリ装置、メモリ制御方法
US7715270B2 (en) Address synchronous circuit capable of reducing current consumption in DRAM
JP2014149912A (ja) システムにおける信号への応答方法及びシステム
KR100924017B1 (ko) 오토 프리차지 회로 및 오토 프리차지 방법
US7990193B2 (en) Semiconductor integrated circuit and method of controlling the same
CN116662227A (zh) 与时钟同步有关的存储系统

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20141021

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee