CN116662227A - 与时钟同步有关的存储系统 - Google Patents

Abstract

一种存储系统，包括：存储器控制器和存储器件。存储器控制器通过提供系统时钟信号、数据时钟信号和芯片选择信号而访问存储器件，以及在访问存储器件之后向存储器件提供数据时钟使能信号。存储器件基于系统时钟信号、数据时钟信号和数据时钟使能信号与存储器控制器通信。

Description

与时钟同步有关的存储系统

相关申请的交叉引用

本申请要求于2022年2月25日提交的第63/314,128号美国临时申请和于2022年11月22日提交的第10-2022-0157256号韩国申请的优先权，其全文通过引用整体并入本文。

技术领域

多种实施例总体涉及集成电路技术，并且具体涉及与时钟同步有关的存储器控制器、存储器件和存储系统。

背景技术

电子设备包括许多电子元件，而作为电子设备的计算机系统包括均通过半导体配置的许多半导体装置。配置计算机系统的半导体装置可以包括被配置为作为主设备操作的处理器或存储器控制器和被配置为作为从设备操作的存储器件或存储装置。主设备可以向从设备提供命令地址信号。从设备可以基于命令地址信号与主设备执行数据通信。

为了提高数据通信速度，计算机系统可以使用系统时钟信号和具有比系统时钟信号高的频率的数据时钟信号。主设备可以与具有较低频率的系统时钟信号同步地向从设备提供命令地址信号。主设备和从设备可以与具有较高频率的数据时钟信号同步地提供和接收数据。虽然具有不同的频率，但是系统时钟信号和数据时钟信号需要彼此同步，以便防止半导体装置的故障。

发明内容

在一个实施例中，一种存储系统可以包括存储器控制器和存储器件。所述存储器控制器可以被配置为通过提供系统时钟信号、数据时钟信号和芯片选择信号而执行存储器访问，以及被配置为在所述存储器访问之后提供数据时钟使能信号。所述存储器件可以被配置为基于所述系统时钟信号、所述数据时钟信号、所述芯片选择信号和所述数据时钟使能信号与所述存储器控制器通信。

在一个实施例中，一种存储系统可以包括存储器控制器、第一存储体和第二存储体。所述存储器控制器可以被配置为提供系统时钟信号、数据时钟信号、第一芯片选择信号、第二芯片选择信号和数据时钟使能信号。所述第一存储体可以被配置为基于所述系统时钟信号、所述数据时钟信号、所述第一芯片选择信号和所述数据时钟使能信号与所述存储器控制器通信。所述第二存储体可以被配置为基于所述系统时钟信号、所述数据时钟信号、所述第二芯片选择信号和所述数据时钟使能信号与所述存储器控制器通信。所述存储器控制器可以被配置为在访问所述第一存储体和所述第二存储体中的至少一个之后提供所述数据时钟使能信号。

在一个实施例中，一种存储系统可以包括存储器控制器、第一存储体、第二存储体、第三存储体和第四存储体。所述存储器控制器可以被配置为提供系统时钟信号、数据时钟信号、第一芯片选择信号、第二芯片选择信号、第一数据时钟使能信号和第二数据时钟使能信号。所述第一存储体可以被配置为基于所述系统时钟信号、所述数据时钟信号、所述第一芯片选择信号和所述第一数据时钟使能信号与所述存储器控制器通信。所述第二存储体可以被配置为基于所述系统时钟信号、所述数据时钟信号、所述第二芯片选择信号和所述第一数据时钟使能信号与所述存储器控制器通信。所述第三存储体可以被配置为基于所述系统时钟信号、所述数据时钟信号、所述第一芯片选择信号和所述第二数据时钟使能信号与所述存储器控制器通信。所述第四存储体可以被配置为基于所述系统时钟信号、所述数据时钟信号、所述第二芯片选择信号和所述第二数据时钟使能信号与所述存储器控制器通信。

在一个实施例中，一种存储系统可以包括存储器控制器、第一存储体和第二存储体。所述存储器控制器可以被配置为提供系统时钟信号、数据时钟信号、第一芯片选择信号、第二芯片选择信号、第一数据时钟使能信号和第二数据时钟使能信号。所述第一存储体可以被配置为基于所述系统时钟信号、所述数据时钟信号、所述第一芯片选择信号和所述第一数据时钟使能信号与所述存储器控制器通信。所述第二存储体可以被配置为基于所述系统时钟信号、所述数据时钟信号、所述第二芯片选择信号和所述第二数据时钟使能信号与所述存储器控制器通信。

附图说明

图1是示出根据一个实施例的存储系统的配置的图。

图2是示出图1所示的存储系统的操作的时序图。

图3是示出根据一个实施例的存储系统的配置的图。

图4是示出图3所示的内部时钟生成电路和同步使能电路的元件以及内部时钟生成电路和同步使能电路之间的连接关系的图。

图5是示出根据一个实施例的存储系统的操作的时序图。

图6是示出根据一个实施例的数据时钟使能信号的使能区间(section)的时序图。

图7是示出根据一个实施例的存储系统的配置的图。

图8是示出图7所示的存储系统的操作的时序图。

图9是示出图7所示的第一存储体之中的内部时钟生成电路和同步使能电路的元件以及内部时钟生成电路和同步使能电路之间的连接关系的图。

图10是示出根据一个实施例的存储系统的操作的时序图。

图11是示出根据一个实施例的存储系统的操作的时序图。

图12是示出根据一个实施例的存储系统的配置的图。

图13是示出根据一个实施例的存储系统的配置的图。

具体实施方式

图1是示出根据一个实施例的存储系统100的配置的图。参考图1，存储系统100可以包括存储器控制器110、第一存储器件120和第二存储器件130。存储器控制器110可以是主设备，并且可以被配置为向第一存储器件120和第二存储器件130提供多种控制信号，以便访问第一存储器件120和第二存储器件130。存储器控制器110可以被设置在多种主机设备中。例如，存储器控制器110可以被设置在中央处理单元(CPU)、图形处理单元(GPU)、多媒体处理器(MMP)、数字信号处理器、应用处理器(AP)等中。第一存储器件120和第二存储器件130中的每一个可以是从设备，该从设备被配置为从存储器控制器110接收多种控制信号，并且被配置为当被存储器控制器110访问时执行多种操作。第一存储器件120和第二存储器件130中的每一个可以包括易失性存储器和非易失性存储器之一。易失性存储器可以包括静态随机存取存储器(静态RAM：SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)。非易失性存储器可以包括只读存储器(ROM)、可编程ROM(PROM)、电可擦除和可编程ROM(EEPROM)、电可编程ROM(EPROM)、闪存、相变RAM(PRAM)、磁RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等。

第一存储器件120和第二存储器件130中的每一个可以通过多个总线被耦接至存储器控制器110。多个总线中的每一个可以是用于传递信号的信号传输路径、链路或信道。多个总线可以包括系统时钟总线101、数据时钟总线102、命令地址总线103、第一芯片选择总线104、第二芯片选择总线105、第一数据总线106、第二数据总线107等。系统时钟总线101、数据时钟总线102、命令地址总线103、第一芯片选择总线104和第二芯片选择总线105中的每一个可以是从存储器控制器110到第一存储器件120和第二存储器件130中的每一个的单向总线。第一数据总线106和第二数据总线107可以是存储器控制器110与第一存储器件120和第二存储器件130中的每一个之间的双向总线。第一存储器件120和第二存储器件130可以被共同耦接至系统时钟总线101。存储器控制器110可以通过系统时钟总线101向第一存储器件120和第二存储器件130提供系统时钟信号SCK和SCKB。系统时钟信号SCK和SCKB可以包括系统时钟信号SCK和互补信号SCKB。系统时钟信号SCK和互补信号SCKB可以作为差分信号传递。在一个实施例中，存储器控制器110可以提供作为单端信号的系统时钟信号SCK而无需提供互补信号SCKB。第一存储器件120和第二存储器件130可以被共同耦接至数据时钟总线102。存储器控制器110可以通过数据时钟总线102向第一存储器件120和第二存储器件130提供数据时钟信号WCK和WCKB。数据时钟信号WCK和WCKB可以包括数据时钟信号WCK和互补信号WCKB。数据时钟信号WCK和互补信号WCKB可以作为差分信号传递。数据时钟信号WCK和WCKB可以具有比系统时钟信号SCK和SCKB高的频率。在存储系统100的省电模式或低功率模式下，存储器控制器110可以不向第一存储器件120和第二存储器件130提供系统时钟信号SCK和SCKB。当存储系统100功率提高时，存储器控制器110可以向第一存储器件120和第二存储器件130提供系统时钟信号SCK和SCKB而无论是否进行存储器访问。当执行存储器访问时，存储器控制器110可以向存储器件提供数据时钟信号WCK和WCKB。当被存储器控制器110访问时，第一存储器件120和第二存储器件130可以从存储器控制器110接收数据时钟信号WCK和WCKB。

第一存储器件120和第二存储器件130可以被共同耦接至命令地址总线103。存储器控制器110可以通过命令地址总线103向第一存储器件120和第二存储器件130提供命令地址信号CA。命令地址信号CA可以包括用于访问第一存储器件120和第二存储器件130的命令信号和地址信号。第一存储器件120可以通过第一芯片选择总线104被耦接至存储器控制器110。存储器控制器110可以通过第一芯片选择总线104向第一存储器件120提供第一芯片选择信号CS1。第二存储器件130可以通过第二芯片选择总线105被耦接至存储器控制器110。存储器控制器110可以通过第二芯片选择总线105向第二存储器件130提供第二芯片选择信号CS2。第一芯片选择信号CS1和第二芯片选择信号CS2可以分别是用于访问第一存储器件120和第二存储器件130的信号，并且可以是用于指定存储器件以根据命令地址信号CA操作的信号。存储器控制器110可以通过提供命令地址信号CA以及第一芯片选择信号CS1和第二芯片选择信号CS2中的一个而访问第一存储器件120和第二存储器件130中的一个。存储器控制器110可以与系统时钟信号SCK和SCKB同步地向第一存储器件120和第二存储器件130提供命令地址信号CA、第一芯片选择信号CS1和第二芯片选择信号CS2。

第一存储器件120可以通过第一数据总线106被耦接至存储器控制器110。通过第一数据总线106，第一存储器件120可以向存储器控制器110提供第一数据DQ1或者可以从存储器控制器110接收第一数据DQ1。第二存储器件130可以通过第二数据总线107被耦接至存储器控制器110。通过第二数据总线107，第二存储器件130可以向存储器控制器110提供第二数据DQ2或者可以从存储器控制器110接收第二数据DQ2。存储器控制器110可以与数据时钟信号WCK和WCKB同步地分别向第一存储器件120和第二存储器件130提供第一数据DQ1和第二数据DQ2。第一存储器件120可以与数据时钟信号WCK和WCKB同步地向存储器控制器110提供第一数据DQ1。第二存储器件130可以与数据时钟信号WCK和WCKB同步地向存储器控制器110提供第二数据DQ2。所谓的写入操作可以是从存储器控制器110分别向第一存储器件120和第二存储器件130传递第一数据DQ1和第二数据DQ2的操作。所谓的读取操作可以是分别从第一存储器件120和第二存储器件130向存储器控制器110传递第一数据DQ1和第二数据DQ2的操作。

通过提供系统时钟信号SCK和SCKB、数据时钟信号WCK和WCKB、以及第一芯片选择信号CS1，存储器控制器110可以访问第一存储器件120。第一存储器件120可以从存储器控制器110接收第一数据DQ1以执行写入操作，并且可以执行读取操作以向存储器控制器110提供第一数据DQ1。通过提供系统时钟信号SCK和SCKB、数据时钟信号WCK和WCKB、以及第二芯片选择信号CS2，存储器控制器110可以访问第二存储器件130。第二存储器件130可以从存储器控制器110接收第二数据DQ2以执行写入操作，并且可以执行读取操作以向存储器控制器110提供第二数据DQ2。

在一个实施例中，第一存储器件120可以是第一存储体并且第二存储器件130可以是第二存储体。存储体可以是能够独立地与存储器控制器110执行数据通信的操作单元。第一存储体和第二存储体可以通过不同的存储芯片或通过单个存储芯片之中的不同部分体现。在一个实施例中，第一存储体和第二存储体中的每一个可以包括多个存储芯片。

第一存储器件120至少可以包括内部时钟生成电路121和数据输入/输出(I/O)电路122。内部时钟生成电路121可以被耦接至数据时钟总线102，并且可以从存储器控制器110接收数据时钟信号WCK和WCKB。基于数据时钟信号WCK和WCKB，内部时钟生成电路121可以生成多个内部时钟信号INCK。通过对数据时钟信号WCK和WCKB进行分频，内部时钟生成电路121可以生成多个内部时钟信号INCK。多个内部时钟信号INCK可以具有低于数据时钟信号WCK和WCKB的频率且等于或低于系统时钟信号SCK和SCKB的频率的频率。数据I/O电路122可以被耦接至第一数据总线106。数据I/O电路122可以从存储器控制器110接收第一数据DQ1，并且可以向存储器控制器110提供第一数据DQ1。数据I/O电路122可以从内部时钟生成电路121接收多个内部时钟信号INCK。数据I/O电路122可以与内部时钟信号INCK同步地接收第一数据DQ1，并且可以提供第一数据DQ1。当接收第一芯片选择信号CS1时，第一存储器件120可以基于命令地址信号CA执行写入操作或读取操作。当接收第一芯片选择信号CS1并且被存储器控制器110访问时，第一存储器件120可以接收数据时钟信号WCK和WCKB，并且可以将系统时钟信号SCK和SCKB与数据时钟信号WCK和WCKB彼此同步。虽然未示出，但是第一存储器件120还可以包括被配置为接收命令地址信号CA的电路以及被配置为锁存和解码接收的命令地址信号CA的电路。第一存储器件120还可以包括存储单元阵列，存储单元阵列被耦接至数据I/O电路122并且被配置为在其中存储第一数据DQ1。

第二存储器件130至少可以包括内部时钟生成电路131和数据I/O电路132。内部时钟生成电路131可以被耦接至数据时钟总线102，并且可以从存储器控制器110接收数据时钟信号WCK和WCKB。基于数据时钟信号WCK和WCKB，内部时钟生成电路131可以生成多个内部时钟信号INCK。通过对数据时钟信号WCK和WCKB进行分频，内部时钟生成电路131可以生成多个内部时钟信号INCK。数据I/O电路132可以被耦接至第二数据总线107。数据I/O电路132可以从存储器控制器110接收第二数据DQ2，并且可以向存储器控制器110提供第二数据DQ2。数据I/O电路132可以从内部时钟生成电路131接收多个内部时钟信号INCK。数据I/O电路132可以与内部时钟信号INCK同步地接收第二数据DQ2，并且可以提供第二数据DQ2。当接收第二芯片选择信号CS2时，第二存储器件130可以基于命令地址信号CA执行写入操作或读取操作。当接收第二芯片选择信号CS2并且被存储器控制器110访问时，第二存储器件130可以接收数据时钟信号WCK和WCKB，并且可以将系统时钟信号SCK和SCKB与数据时钟信号WCK和WCKB彼此同步。虽然未示出，但是第二存储器件130还可以包括被配置为接收命令地址信号CA的电路以及被配置为锁存和解码接收的命令地址信号CA的电路。第二存储器件130还可以包括存储单元阵列，存储单元阵列被耦接至数据I/O电路132并且被配置为在其中存储第二数据DQ2。

图2是示出图1所示的存储系统100的操作的时序图。在下文参考图1和图2描述存储系统100的操作。在时间点t0处，存储器控制器110可以提供第一芯片选择信号CS1和命令地址信号CA，以便访问第一存储器件120。例如，命令地址信号CA可以是指示读取操作的信号，并且可以包括列地址选通信号CAS和读取信号RD。当在第一芯片选择信号CS1被提供给第一存储器件120之后经过读取使能区间Tren时，在时间点t1处，存储器控制器110可以向第一存储器件120提供数据时钟信号WCK和WCKB。读取使能区间Tren可以是存储器件准备与命令地址信号CA相对应的操作的时间区间、以及用于激活被配置为接收数据时钟信号WCK和WCKB以及被配置为提供和接收数据的缓冲器和/或驱动器的时间区间。数据时钟信号WCK和WCKB可以具有与系统时钟信号SCK和SCKB不同的频率。因此，静态区间Ts和半速率区间Th应该领先于施加数据时钟信号WCK和WCKB的时刻。在静态区间Ts中，数据时钟信号WCK和互补信号WCKB可以具有彼此相对的逻辑电平。在半速率区间Th中，数据时钟信号WCK和互补信号WCKB的频率可以从初始频率的一半改变为初始频率。为了将具有高的频率的数据时钟信号WCK和WCKB与具有低的频率的系统时钟信号SCK和SCKB同步，可能需要与静态区间Ts和半速率区间Th相对应的时间量。当经过静态区间Ts和半速率区间Th时，在时间点t2处，数据时钟信号WCK和WCKB可以开始与系统时钟信号SCK和SCKB同步地切换，并且第一存储器件120可以执行读取操作以向存储器控制器110提供第一数据DQ1。

在访问第一存储器件120的同时或之后，存储器控制器110可以通过提供第二芯片选择信号CS2和命令地址信号CA而访问第二存储器件130。在时间点t2处，在第一存储器件120执行读取操作的同时，存储器控制器110可以向第二存储器件130提供第二芯片选择信号CS2和命令地址信号CA。当在接收第二芯片选择信号CS2之后经过读取使能区间Tren时，在时间点t3处，第二存储器件130可以从存储器控制器110接收数据时钟信号WCK和WCKB。此处，第二存储器件130可能需要静态区间Ts和半速率区间Th，以便将数据时钟信号WCK和WCKB与系统时钟信号SCK和SCKB彼此同步。在静态区间Ts和半速率区间Th期间，存储器控制器110和存储器件不能执行彼此数据通信，这从而引起降低了存储系统100的性能的“泡沫”。当经过静态区间Ts和半速率区间Th时，在时间点t4处，数据时钟信号WCK和WCKB可以开始与系统时钟信号SCK和SCKB同步地切换，并且第二存储器件130可以执行读取操作以向存储器控制器110提供第二数据DQ2。

图3是示出根据一个实施例的存储系统300的配置的图。参考图3，存储系统300可以包括存储器控制器310和存储器件320。存储器控制器310可以通过系统时钟总线301、数据时钟总线302、命令地址总线303、芯片选择总线304、数据时钟使能总线305和数据总线306被耦接至存储器件320。存储器控制器310可以通过系统时钟总线301向存储器件320提供系统时钟信号SCK和SCKB。存储器控制器310可以通过数据时钟总线302向存储器件320提供数据时钟信号WCK和WCKB。存储器控制器310可以通过命令地址总线303向存储器件320提供命令地址信号CA。存储器控制器310可以通过芯片选择总线104向存储器件320提供芯片选择信号CS。存储器控制器310可以通过数据时钟使能总线305向存储器件320提供数据时钟使能信号WCKS。通过数据总线306，存储器控制器310可以向存储器件320提供数据DQ，并且可以从存储器控制器310接收数据DQ。在一个实施例中，数据时钟使能总线305可以被替换为在访问存储器件320期间不使用的另一信号总线。存储器控制器310可以通过信号总线向存储器件320提供数据时钟使能信号WCKS，该信号总线将存储器控制器310和存储器件320彼此耦接但是在当前对存储器件320的访问期间不使用。例如，在存储器控制器310和存储器件320执行写入操作的同时，存储器控制器310可以通过在当前的写入操作期间不使用的读取选通总线向存储器件320提供数据时钟使能信号WCKS。

基于系统时钟信号SCK和SCKB、数据时钟信号WCK和WCKB、命令地址信号CA、芯片选择信号CS和数据时钟使能信号WCKS，存储器件320可以向存储器控制器310提供数据DQ，并且可以从存储器控制器310接收数据DQ。通过向存储器件320提供芯片选择信号CS，存储器控制器310可以访问存储器件320。当被存储器控制器310访问时，存储器件320可以接收数据时钟信号WCK和WCKB。在访问存储器件320之后，存储器控制器310可以向存储器件320提供数据时钟使能信号WCKS。基于数据时钟使能信号WCKS，存储器件320可以将系统时钟信号SCK和SCKB与数据时钟信号WCK和WCKB彼此同步。为了使存储器件320减少将系统时钟信号SCK和SCKB与数据时钟信号WCK和WCKB彼此同步所需要的时间量，存储器控制器310可以定义数据时钟使能信号WCKS，并且可以向存储器件320提供数据时钟使能信号WCKS。存储器控制器310可以在预定的定时使能数据时钟使能信号WCKS。例如，存储器控制器310可以在以下区间中使能数据时钟使能信号WCKS：系统时钟信号SCK和数据时钟信号WCK中的每一个均具有低逻辑电平。稍后将描述数据时钟使能信号WCKS被使能时的时间点。基于数据时钟使能信号WCKS，存储器件320可以将系统时钟信号SCK和SCKB与数据时钟信号WCK和WCKB彼此同步。在一个实施例中，通过提供系统时钟信号SCK、数据时钟信号WCK和芯片选择信号CS，存储器控制器310可以被配置为执行存储器访问，并且可以被配置为在存储器访问之后提供数据时钟使能信号WCKS。在一个实施例中，存储器件320可以被配置为基于系统时钟信号SCK、数据时钟信号WCK、芯片选择信号CS和数据时钟使能信号WCKS与存储器控制器310通信。本文针对参数使用词语“预定的”(例如预定的定时或预定的时间量)表示参数的值在参数在过程或算法中被使用之前确定。对于一些实施例，参数的值在过程或算法开始之前确定。在其他实施例中，参数的值在过程或算法期间且在参数在过程或算法中被使用之前确定。

存储器件320可以包括内部时钟生成电路321、同步使能电路322和数据I/O电路323。内部时钟生成电路321可以被耦接至数据时钟总线302，并且可以通过数据时钟总线302接收数据时钟信号WCK和WCKB。内部时钟生成电路321可以将数据时钟信号WCK和WCKB进行分频，以生成多个内部时钟信号INCK。同步使能电路322可以控制是否激活内部时钟生成电路321以及何时激活内部时钟生成电路321。内部时钟生成电路321可以接收第一使能信号EN1和第二使能信号EN2。基于第一使能信号EN1，内部时钟生成电路321可以部分地被激活。当部分地被激活时，基于第二使能信号EN2，内部时钟生成电路321可以完全被激活。例如，当第一使能信号EN1被使能时，内部时钟生成电路321可以接收数据时钟信号WCK和WCKB，而当第二使能信号EN2被使能时，可以通过对数据时钟信号WCK和WCKB进行分频而生成多个内部时钟信号INCK。在一个实施例中，“电路部分地被激活”可以指用于激活电路的至少一个元件被导通或激活。“电路完全被激活”可以指用于激活电路的所有元件被导通或激活。与电路完全被去激活相比，电路部分地被激活可以更快得变为完全被激活。换言之，当在电路部分地被激活之后将电路变为完全被激活时，电路可以具有更好的响应性。

同步使能电路322可以接收芯片选择信号CS和数据时钟使能信号WCKS。基于芯片选择信号CS和数据时钟使能信号WCKS，同步使能电路322可以激活内部时钟生成电路321。基于芯片选择信号CS和数据时钟使能信号WCKS，同步使能电路322可以生成第一使能信号EN1和第二使能信号EN2。同步使能电路322可以基于芯片选择信号CS生成第一使能信号EN1，并且可以基于数据时钟使能信号WCKS生成第二使能信号EN2。同步使能电路322可以在芯片选择信号CS被使能时使能第一使能信号EN1，并且可以在数据时钟使能信号WCKS被使能时使能第二使能信号EN2。在一个实施例中，基于与芯片选择信号CS一起被提供的命令地址信号CA和数据时钟使能信号WCKS，同步使能电路322可以激活内部时钟生成电路321。同步使能电路322可以基于命令地址信号CA生成第一使能信号EN1，并且可以基于数据时钟使能信号WCKS生成第二使能信号EN2。在一个实施例中，基于芯片选择信号CS、命令地址信号CA和数据时钟使能信号WCKS，同步使能电路322可以激活内部时钟生成电路321。同步使能电路322可以基于芯片选择信号CS和命令地址信号CA生成第一使能信号EN1，并且可以基于数据时钟使能信号WCKS生成第二使能信号EN2。

数据I/O电路323可以从内部时钟生成电路321接收多个内部时钟信号INCK。数据I/O电路323可以通过数据总线306被耦接至存储器控制器310。数据I/O电路323可以与多个内部时钟信号INCK同步地通过数据总线306从存储器控制器310接收数据DQ。数据I/O电路323可以与多个内部时钟信号INCK同步地通过数据总线306向存储器控制器310提供数据DQ。

图4是示出图3所示的内部时钟生成电路321和同步使能电路322的元件以及内部时钟生成电路321和同步使能电路322之间的连接关系的图。参考图4，内部时钟生成电路321可以包括时钟缓冲器411和时钟分频电路412。时钟缓冲器411可以被耦接至图3所示的数据时钟总线302，并且可以通过数据时钟总线302接收数据时钟信号WCK和WCKB。通过对数据时钟信号WCK和互补信号WCKB进行差分放大，时钟缓冲器411可以接收数据时钟信号WCK和WCKB。时钟分频电路412可以被耦接至时钟缓冲器411，并且可以通过时钟缓冲器411接收数据时钟信号WCK和WCKB。通过对数据时钟信号WCK和WCKB进行分频，时钟分频电路412可以生成多个内部时钟信号INCK。通过对数据时钟信号WCK和WCKB进行2n次分频，时钟分频电路412可以生成多个内部时钟信号INCK，n是一(1)或更大的任意整数。

同步使能电路322可以包括缓冲器使能电路421和时钟使能控制电路422。缓冲器使能电路421可以被耦接至图3所示的芯片选择总线304，并且可以通过芯片选择总线304接收芯片选择信号CS。缓冲器使能电路421可以基于芯片选择信号CS生成第一使能信号EN1。当芯片选择信号CS被使能时，缓冲器使能电路421可以使能第一使能信号EN1。通过锁存芯片选择信号CS，缓冲器使能电路421可以使第一使能信号保持使能。时钟使能控制电路422可以接收数据时钟使能信号WCKS。时钟使能控制电路422还可以接收参考电压VREF，并且可以对数据时钟使能信号WCKS和参考电压VREF进行差分放大，以接收数据时钟使能信号WCKS。参考电压VREF可以具有与数据时钟使能信号WCKS摆动的范围的中部相对应的电压电平。时钟使能控制电路422可以基于数据时钟使能信号WCKS生成第二使能信号EN2。时钟使能控制电路422可以在数据时钟使能信号WCKS被使能时使能第二使能信号EN2。通过锁存数据时钟使能信号WCKS，时钟使能控制电路422可以使第二使能信号EN2保持使能。在一个实施例中，基于第一使能信号EN1，时钟使能控制电路422可以被激活。时钟使能控制电路422可以接收基于第一使能信号EN1生成的使能脉冲信号EN1P。基于使能脉冲信号EN1P，时钟使能控制电路422可以被激活。当基于使能脉冲信号EN1P被激活时，时钟使能控制电路422可以从数据时钟使能信号WCKS生成第二使能信号EN2。基于第一使能信号EN1，缓冲器使能电路421还可以生成使能脉冲信号EN1P。缓冲器使能电路421可以生成以下使能脉冲信号EN1P：当第一使能信号EN1被使能时被使能、以及在预定的时间量期间保持使能。

时钟缓冲器411可以接收第一使能信号EN1，并且时钟分频电路412可以接收第二使能信号EN2。基于第一使能信号EN1，时钟缓冲器411可以被激活。当第一使能信号EN1被使能时，时钟缓冲器411可以被激活，以接收数据时钟信号WCK和WCKB。当第一使能信号EN1被使能时，时钟分频电路412可以通过时钟缓冲器411接收数据时钟信号WCK和WCKB，但是可以不执行分频操作，以不生成多个内部时钟信号INCK。基于第二使能信号EN2，时钟分频电路412可以被激活。当第二使能信号EN2被使能时，时钟分频电路412可以被激活，以对数据时钟信号WCK和WCKB进行分频，从而生成多个内部时钟信号INCK。在一个实施例中，时钟缓冲器411可以接收第一使能信号EN1和第二使能信号EN2两者。时钟缓冲器411可以基于第一使能信号EN1部分地被激活，并且可以基于第二使能信号EN2完全被激活。例如，时钟缓冲器411可以包括多个差分放大级。多个差分放大级中的一部分可以基于第一使能信号EN1被激活。多个差分放大级的其余的一个或多个部分可以基于第二使能信号EN2被激活。在一个实施例中，时钟分频电路412可以接收第一使能信号EN1和第二使能信号EN2两者。时钟分频电路412可以基于第一使能信号EN1部分地被激活，并且可以基于第二使能信号EN2完全被激活。例如，时钟分频电路412可以包括：缓冲器，其被配置为缓冲数据时钟信号WCK和WCKB；以及分频器，其被配置为对缓冲的信号进行分频。缓冲器可以基于第一使能信号EN1被激活，并且分频器可以基于第二使能信号EN2被激活。

图5是示出根据一个实施例的存储系统300的操作的时序图。在下文参考图3至图5描述存储系统300的操作。存储器控制器310可以向存储器件320提供用于存储器访问的芯片选择信号CS。缓冲器使能电路421可以基于芯片选择信号CS生成第一使能信号EN1。缓冲器使能电路421可以基于第一使能信号EN1生成使能脉冲信号EN1P。当第一使能信号EN1变为使能时，时钟缓冲器411可以变为激活，以接收通过数据时钟总线302提供的数据时钟信号WCK和WCKB。基于使能脉冲信号EN1P，时钟使能控制电路422可以变为激活。在存储器访问之后，存储器控制器310可以向存储器件320提供数据时钟使能信号WCKS。基于数据时钟使能信号WCKS，时钟使能控制电路422可以使能第二使能信号EN2。当第二使能信号EN2变为使能时，时钟分频电路412可以变为激活，以对数据时钟信号WCK和WCKB进行分频，从而生成多个内部时钟信号INCK。当系统时钟信号SCK和数据时钟信号WCK两者具有低逻辑电平L时，存储器控制器310可以使能数据时钟使能信号WCKS。当数据时钟使能信号WCKS变为使能时，时钟分频电路412变为激活。因此，时钟分频电路412的分频操作以及多个内部时钟信号INCK可以变为与在数据时钟使能信号WCKS变为使能之后生成的数据时钟信号WCK的上升沿同步。数据时钟信号WCK的上升沿可以与系统时钟信号SCK的上升沿同步。因此，系统时钟信号SCK、数据时钟信号WCK和多个内部时钟信号INCK的上升沿可以彼此同步。在一个实施例中，存储器控制器310可以向存储器件320提供数据时钟使能信号WCKS，因此存储器件320可以迅速地将系统时钟信号SCK、数据时钟信号WCK和多个内部时钟信号INCK彼此同步。因此，在一个实施例中，将不再需要图2所示的静态区间Ts和半速率区间Th，这提高了存储系统300的性能。

图6是示出根据一个实施例的数据时钟使能信号WCKS的使能区间的时序图。参考图6，当系统时钟信号SCK和数据时钟信号WCK两者具有低逻辑电平时，数据时钟使能信号WCKS可以优选地在数据时钟信号WCK的低逻辑电平区间之中的中间时间点A处变为使能。当系统时钟信号SCK具有低逻辑电平时，数据时钟使能信号WCKS可以在数据时钟信号WCK具有低逻辑电平时的任意时间点处变为使能。当系统时钟信号SCK具有低逻辑电平时，数据时钟信号WCK可以具有高逻辑电平，并且B可以是在数据时钟信号WCK具有高逻辑电平的区间之中的中间时间点。B’可以是当系统时钟信号SCK和数据时钟信号WCK两者具有高逻辑电平时在数据时钟信号WCK具有高逻辑电平的区间之中的中间时间点。时间点B和B’可以是区分稳态和亚稳态的界。从时钟使能控制电路422接收数据时钟使能信号WCKS并且生成第二使能信号EN2的时刻到时钟分频电路412将数据时钟信号WCK和WCKB分频的时刻可能存在延迟时间量。当考虑延迟时间量时，只要数据时钟使能信号WCKS在时间点B和B’之间变为使能，存储器件320就可以将系统时钟信号SCK和数据时钟信号WCK彼此同步。然而，当数据时钟使能信号WCKS在由时间点B和B’定义的区间之外变为使能时，从时钟分频电路412生成的多个内部时钟信号INCK可能变为处于亚稳态，在亚稳态中，多个内部时钟信号INCK能够或不能与系统时钟信号SCK同步。C可以是当系统时钟信号SCK从高逻辑电平转变为低逻辑电平并且数据时钟信号WCK从低逻辑电平转变为高逻辑电平时的时间点。C’可以是当系统时钟信号SCK具有高逻辑电平并且数据时钟信号WCK从高逻辑电平转变为低逻辑电平时的时间点。时间点C和C’可以是区分亚稳态和故障态的界。当数据时钟使能信号WCKS在由时间点C和C’定义的区间之外变为使能时，从时钟分频电路412生成的多个内部时钟信号INCK可以不与系统时钟信号SCK同步。存储器控制器310可以在由时间点B和B’定义的区间之中使能数据时钟使能信号WCKS。数据时钟使能信号WCKS可以变为使能的最大区间可以是以下区间：从当在系统时钟信号SCK转变为低逻辑电平之后经过0.5倍的单位间隔(UI)和/或UI的一半时的时间点至当在系统时钟信号SCK转变为高逻辑电平之后经过0.5倍的UI和/或UI的一半时的时间点。一个UI可以对应于数据时钟信号WCK的半周期。根据存储器件320的类型和特性、数据时钟使能信号WCKS变为使能时的时间点，图3所示的存储器控制器310可以进行不同的改变。例如，存储器控制器310可以对存储器件320执行训练操作，以确定数据时钟使能信号WCKS变为使能时的最优时间点。

图7是示出根据一个实施例的存储系统700的配置的图。图7仅示出了可以显示实施例的技术特征的必要元件，并且存储系统700还可以包括如图2所示的其他信号总线和其他内部电路。参考图7，存储系统700可以包括存储器控制器710、第一存储体720和第二存储体730。第一存储体720可以包括第一存储器件，以及第二存储体730可以包括第二存储器件。存储器控制器710可以通过数据时钟总线702、第一芯片选择总线703、第二芯片选择总线704和数据时钟使能总线705被耦接至第一存储体720和第二存储体730。第一存储体720可以通过数据时钟总线702、第一芯片选择总线703和数据时钟使能总线705被耦接至存储器控制器710。第二存储体730可以通过数据时钟总线702、第二芯片选择总线704和数据时钟使能总线705被耦接至存储器控制器710。存储器控制器710可以通过数据时钟总线702向第一存储体720和第二存储体730提供数据时钟信号WCK和WCKB。存储器控制器710可以通过数据时钟使能总线705向第一存储体720和第二存储体730提供数据时钟使能信号WCKS。存储器控制器710可以通过第一芯片选择总线703向第一存储体720提供第一芯片选择信号CS1。存储器控制器710可以通过第二芯片选择总线704向第二存储体730提供第二芯片选择信号CS2。存储器控制器710可以向第一存储体720提供第一芯片选择信号CS1以访问第一存储体720。存储器控制器710可以向第二存储体730提供第二芯片选择信号CS2以访问第二存储体730。

存储器控制器710可以提供第一芯片选择信号CS1以访问第一存储体720。在第一存储体720被访问之后，存储器控制器710可以向第一存储体720提供数据时钟使能信号WCKS。因为第二存储体730仍未被存储器控制器710访问，所以即使从存储器控制器710提供数据时钟使能信号WCKS，第二存储体730仍可以不接收数据时钟使能信号WCKS。基于数据时钟使能信号WCKS，第一存储体720可以将系统时钟信号和数据时钟信号WCK彼此同步。第一存储体720可以从数据时钟信号WCK生成多个内部时钟信号INCK。基于数据时钟使能信号WCKS，第一存储体720可以生成多个内部时钟信号INCK，以将系统时钟信号SCK、数据时钟信号WCK和多个内部时钟信号INCK彼此同步。

存储器控制器710可以提供第二芯片选择信号CS2以访问第二存储体730。在第二存储体730被访问之后，存储器控制器710可以向第二存储体730提供数据时钟使能信号WCKS。因为第一存储体720仍未被存储器控制器710访问，所以即使从存储器控制器710提供数据时钟使能信号WCKS，第一存储体720仍可以不接收数据时钟使能信号WCKS。基于数据时钟使能信号WCKS，第二存储体730可以将系统时钟信号和数据时钟信号WCK彼此同步。第二存储体730可以从数据时钟信号WCK生成多个内部时钟信号INCK。基于数据时钟使能信号WCKS，第二存储体730可以生成多个内部时钟信号INCK，以将系统时钟信号、数据时钟信号WCK和多个内部时钟信号INCK彼此同步。

在存储器控制器710提供第一芯片选择信号CS1和第二芯片选择信号CS2中的一个以对第一存储体720和第二存储体730中的一个执行第一访问之后，存储器控制器710可以使能数据时钟使能信号WCKS。然后，在存储器控制器710提供第一芯片选择信号CS1和第二芯片选择信号CS2中的一个以对第一存储体720和第二存储体730中的一个执行第二访问之前，存储器控制器710可以禁止数据时钟使能信号WCKS。在一个实施例中，当执行第二访问时，存储器控制器710可以同时禁止数据时钟使能信号WCKS。在一个实施例中，在存储器控制器710提供第一芯片选择信号CS1和第二芯片选择信号CS2中的一个以对第一存储体720和第二存储体730中的一个执行第一访问之后，存储器控制器710可以控制数据时钟使能信号WCKS从低逻辑电平转变为高逻辑电平。然后，当存储器控制器710提供第一芯片选择信号CS1和第二芯片选择信号CS2中的另一个以执行第二访问时，存储器控制器710可以控制数据时钟使能信号WCKS从高逻辑电平转变为低逻辑电平。第一存储体720和第二存储体730中的一个可以与数据时钟使能信号WCKS的上升沿同步地将系统时钟信号与数据时钟信号WCK和WCKB彼此同步。第一存储体720和第二存储体730中的另一个可以与数据时钟使能信号WCKS的下降沿同步地将系统时钟信号与数据时钟信号WCK和WCKB彼此同步。在实施例中，当存储器控制器710对第一存储体720执行第一访问然后再对第一存储体720执行第二访问时，存储器控制器710可以在第一访问之后且在第二访问之前或在第二访问的同时控制数据时钟使能信号WCKS从高逻辑电平转变为低逻辑电平。

第一存储体720至少可以包括内部时钟生成电路721和同步使能电路722。内部时钟生成电路721可以从存储器控制器710接收数据时钟信号WCK和WCKB。基于数据时钟信号WCK和WCKB，内部时钟生成电路721可以生成多个内部时钟信号INCK。同步使能电路722可以接收第一芯片选择信号CS1和数据时钟使能信号WCKS。基于第一芯片选择信号CS1和数据时钟使能信号WCKS，同步使能电路722可以生成第一使能信号EN1和第二使能信号EN2。当基于第一使能信号EN1和第二使能信号EN2被激活时，内部时钟生成电路721可以从数据时钟信号WCK和WCKB生成多个内部时钟信号INCK。内部时钟生成电路721和同步使能电路722可以分别与图4所示的内部时钟生成电路321和同步使能电路322具有实质上相同的配置，并且可以执行实质上相同的操作。

第二存储体730至少可以包括内部时钟生成电路731和同步使能电路732。内部时钟生成电路731可以从存储器控制器710接收数据时钟信号WCK和WCKB。基于数据时钟信号WCK和WCKB，内部时钟生成电路731可以生成多个内部时钟信号INCK。同步使能电路732可以接收第二芯片选择信号CS2和数据时钟使能信号WCKS。基于第二芯片选择信号CS2和数据时钟使能信号WCKS，同步使能电路732可以生成第一使能信号EN1和第二使能信号EN2。当基于第一使能信号EN1和第二使能信号EN2被激活时，内部时钟生成电路731可以从数据时钟信号WCK和WCKB生成多个内部时钟信号INCK。内部时钟生成电路731和同步使能电路732可以分别与图4所示的内部时钟生成电路321和同步使能电路322具有实质上相同的配置，并且可以执行实质上相同的操作。

图8是示出图7所示的存储系统700的操作的时序图。在下文参考图7和图8描述存储系统700的操作。存储器控制器710可以向第一存储体720提供第一芯片选择信号CS1以访问第一存储体720。基于第一芯片选择信号CS1，第一存储体720的同步使能电路722可以使能第一使能信号EN1。当第一使能信号EN1变为使能时，第一存储体720的内部时钟生成电路721可以接收数据时钟信号WCK和WCKB。在访问第一存储体720之后，存储器控制器710可以使能数据时钟使能信号WCKS。基于数据时钟使能信号WCKS，第一存储体720的同步使能电路722可以使能第二使能信号EN2(第一存储体)。当第二使能信号EN2(第一存储体)变为使能时，第一存储体720的内部时钟生成电路721可以从数据时钟信号WCK和WCKB生成多个内部时钟信号INCK。因此，系统时钟信号SCK、数据时钟信号WCK和多个内部时钟信号INCK可以彼此同步。在访问第一存储体720的同时，存储器控制器710可以提供第二芯片选择信号CS2以访问第二存储体730。在提供第二芯片选择信号CS2之前，存储器控制器710可以禁止数据时钟使能信号WCKS。在提供第二芯片选择信号CS2之前的任意时间点处，存储器控制器710可以禁止数据时钟使能信号WCKS。在第二访问之前，存储器控制器710可以禁止在第一访问之后被使能的数据时钟使能信号WCKS。基于第二芯片选择信号CS2，第二存储体730的同步使能电路732可以使能第一使能信号EN1。当第一使能信号EN1变为使能时，第二存储体730的内部时钟生成电路731可以接收数据时钟信号WCK和WCKB。在访问第二存储体730之后，存储器控制器710可以使能数据时钟使能信号WCKS。基于数据时钟使能信号WCKS，第二存储体730的同步使能电路732可以使能第二使能信号EN2(第二存储体)。当第二使能信号EN2(第二存储体)变为使能时，第二存储体730的内部时钟生成电路731可以从数据时钟信号WCK和WCKB生成多个内部时钟信号INCK。因此，系统时钟信号SCK、数据时钟信号WCK和多个内部时钟信号INCK可以彼此同步。在执行后续访问之前，存储器控制器710可以禁止数据时钟使能信号WCKS。

图9是示出图7所示的第一存储体720之中的内部时钟生成电路721和同步使能电路722的元件以及内部时钟生成电路721和同步使能电路722之间的连接关系的图。参考图9，内部时钟生成电路721可以包括时钟缓冲器911和时钟分频电路912。时钟缓冲器911可以接收数据时钟信号WCK和WCKB。通过对经由时钟缓冲器911提供的数据时钟信号WCK和WCKB进行分频，时钟分频电路912可以生成多个内部时钟信号INCK。时钟缓冲器911和时钟分频电路912可以执行分别与图4所示的时钟缓冲器411和时钟分频电路412实质上相同的操作。

同步使能电路722可以包括缓冲器使能电路921、时钟使能控制电路922和电平确定电路923。缓冲器使能电路921可以接收第一芯片选择信号CS1以生成第一使能信号EN1和使能脉冲信号EN1P。缓冲器使能电路921可以执行与图4所示的缓冲器使能电路421实质上相同的操作。时钟使能控制电路922可以接收第一内部数据时钟使能信号WCKS1。基于第一内部数据时钟使能信号WCKS1，时钟使能控制电路922可以生成第二使能信号EN2。时钟使能控制电路922可以执行与图4所示的时钟使能控制电路422实质上相同的操作，除了时钟使能控制电路922接收第一内部数据时钟使能信号WCKS1而不是数据时钟使能信号WCKS。电平确定电路923可以接收数据时钟使能信号WCKS以生成第一内部数据时钟使能信号WCKS1。根据均包括电平确定电路923的存储体的顺序(turn)，电平确定电路923可以改变第一内部数据时钟使能信号WCKS1的逻辑电平。基于存储体信息信号RS，电平确定电路923可以输出数据时钟使能信号WCKS的非反相信号和反相信号中的一个作为第一内部数据时钟使能信号WCKS1。存储体信息信号RS可以用于标识存储体。例如，第一存储体720的存储体信息信号RS可以具有低逻辑电平并且第二存储体730的存储体信息信号RS可以具有高逻辑电平。存储体信息信号RS可以从存储器控制器710提供。当第一存储体720和第二存储体730被安装至存储器控制器710时，存储体信息信号RS的逻辑电平可以被固定。例如，存储体信息信号RS可以包括测试模式信号、熔断信号或引线键合信号。基于存储体信息信号RS，电平确定电路923可以输出具有与数据时钟使能信号WCKS相同的逻辑电平的第一内部数据时钟使能信号WCKS1。图7所示的第二存储体730的内部时钟生成电路731和同步使能电路732可以分别与图9所示的内部时钟生成电路721和同步使能电路722具有实质上相同的配置，并且可以执行实质上相同的操作，除了同步使能电路732接收第二芯片选择信号CS2而不是第一芯片选择信号CS1。第二存储体730的同步使能电路732之中的电平确定电路可以接收具有高逻辑电平的存储体信息信号RS以生成具有与数据时钟使能信号WCKS相对的逻辑电平的第二内部数据时钟使能信号。

电平确定电路923可以包括反相器923-1和复用器923-2。反相器923-1可以接收数据时钟使能信号WCKS以反相驱动数据时钟使能信号WCKS。复用器923-2可以接收数据时钟使能信号WCKS和来自反相器923-1的输出信号，并且可以接收存储体信息信号RS作为控制信号。基于存储体信息信号RS，复用器923-2可以输出数据时钟使能信号WCKS和从反相器923-1输出的反相的数据时钟使能信号WCKS中的一个作为第一内部数据时钟使能信号WCKS1。当存储体信息信号RS具有低逻辑电平时，复用器923-2可以输出数据时钟使能信号WCKS作为第一内部数据时钟使能信号WCKS1。基于具有高逻辑电平的存储体信息信号RS，被设置在第二存储体730的电平确定电路之中的复用器可以输出反相的数据时钟使能信号WCKS作为第二内部数据时钟使能信号。

图10是示出根据一个实施例的存储系统700的操作的时序图。图10示出当第一存储体720和第二存储体730中的每一个包括图9所示的内部时钟生成电路721和同步使能电路722的配置时的存储系统700的操作。在下文参考图7、图9和图10描述存储系统700的操作。存储器控制器710可以提供第一芯片选择信号CS1以访问第一存储体720。基于第一芯片选择信号CS1，第一存储体720之中的缓冲器使能电路921可以使能第一使能信号EN1。当第一使能信号EN1变为使能时，第一存储体720之中的时钟缓冲器911可以接收数据时钟信号WCK和WCKB。在访问第一存储体720之后，存储器控制器710可以控制数据时钟使能信号WCKS从低逻辑电平转变为高逻辑电平。第一存储体720之中的电平确定电路923可以输出具有与数据时钟使能信号WCKS相同的电平的第一内部数据时钟使能信号WCKS1。基于第一内部数据时钟使能信号WCKS1，第一存储体720之中的时钟使能控制电路922可以使能第二使能信号EN2(第一存储体)。当第二使能信号EN2(第一存储体)被使能时，第一存储体720之中的时钟分频电路912可以从数据时钟信号WCK和WCKB生成多个内部时钟信号INCK。因此，系统时钟信号SCK、数据时钟信号WCK和多个内部时钟信号INCK可以彼此同步。在访问第一存储体720的同时，存储器控制器710可以提供第二芯片选择信号CS2以访问第二存储体730。在访问第二存储体730之后，存储器控制器710可以控制数据时钟使能信号WCKS从高逻辑电平转变为低逻辑电平。第二存储体730之中的电平确定电路可以生成具有与数据时钟使能信号WCKS相对的逻辑电平的第二内部数据时钟使能信号，并且第二内部数据时钟使能信号可以从低逻辑电平转变为高逻辑电平。基于第二内部数据时钟使能信号，第二存储体730之中的同步使能电路732可以使能第二使能信号EN2(第二存储体)。当第二使能信号EN2(第二存储体)被使能时，第二存储体730之中的内部时钟生成电路731可以从数据时钟信号WCK生成多个内部时钟信号INCK。因此，系统时钟信号SCK、数据时钟信号WCK和多个内部时钟信号INCK可以彼此同步。存储器控制器710可以在第一访问之后控制数据时钟使能信号WCKS从低逻辑电平转变为高逻辑电平，并且可以在第二访问之后控制数据时钟使能信号WCKS从高逻辑电平转变为低逻辑电平。在访问第一存储体720和第二存储体730中的一个之后并且直到访问第一存储体720和第二存储体730中的另一个为止，存储器控制器710可以不必禁止数据时钟使能信号WCKS。在一个实施例中，当将数据时钟使能信号WCKS用作用于第一存储体720和第二存储体730的电平信号时，存储器控制器710可以轻松地控制数据时钟使能信号WCKS的状态。

图11是示出根据一个实施例的存储系统的操作的时序图。图11示出当第一存储体720和第二存储体730中的每一个包括图9所示的内部时钟生成电路721和同步使能电路722的配置时以及当存储器控制器710在第一访问中访问第一存储体720然后在第一访问之后的第二访问中再次访问第一存储体720时的存储系统700的操作。存储器控制器710可以提供第一芯片选择信号CS1以访问第一存储体720。在访问第一存储体720之后，存储器控制器710可以控制数据时钟使能信号WCKS从低逻辑电平转变为高逻辑电平。第一存储体720可以基于数据时钟使能信号WCKS使能第二使能信号EN2(第一存储体)，并且可以将系统时钟信号SCK、数据时钟信号WCK和多个内部时钟信号INCK彼此同步。为了使存储器控制器710通过再次提供第一芯片选择信号CS1而再次访问第一存储体720，存储器控制器710可以在再次提供第一芯片选择信号CS1之前或者在其同时而控制数据时钟使能信号WCKS从高逻辑电平转变为低逻辑电平。在再次访问第一存储体720之后，存储器控制器710可以控制数据时钟使能信号WCKS再次从低逻辑电平转变为高逻辑电平，并且第一存储体720可以基于数据时钟使能信号WCKS使能第二使能信号EN2(第一存储体)，并且可以将系统时钟信号SCK和数据时钟信号WCK彼此同步。本文针对各个过程使用的词语“同时的”和“同时地”表示各个过程在重叠的时间间隔上发生。例如，如果第一过程在第一时间间隔上发生并且第二过程同时在第二时间间隔上发生，那么第一间隔和第二间隔至少部分地彼此重叠，以使得存在第一过程和第二过程都发生的时间。

图12是示出根据一个实施例的存储系统1200的配置的图。参考图12，存储系统1200可以包括存储器控制器1210、第一存储体1220、第二存储体1230、第三存储体1240和第四存储体1250。第一存储体1220和第二存储体1230可以是右侧的存储体，并且可以被设置在存储器控制器1210的右侧。第三存储体1240和第四存储体1250可以是左侧的存储体，并且可以被设置在存储器控制器1210的左侧。然而，存储体的位置将不限于此，并且可以进行不同的改变。存储器控制器1210可以提供数据时钟信号WCK和WCKB、第一芯片选择信号CS1、第二芯片选择信号CS2、第一数据时钟使能信号WCKSR和第二数据时钟使能信号WCKSL，以访问第一存储体1220、第二存储体1230、第三存储体1240和第四存储体1250。存储器控制器1210可以向第一存储体至第四存储体1220、1230、1240和1250共同地提供数据时钟信号WCK和WCKB。存储器控制器1210可以向第一存储体1220和第三存储体1240提供第一芯片选择信号CS1，并且可以向第二存储体1230和第四存储体1250提供第二芯片选择信号CS2。存储器控制器1210可以向第一存储体1220和第二存储体1230提供第一数据时钟使能信号WCKSR，并且可以向第三存储体1240和第四存储体1250提供第二数据时钟使能信号WCKSL。

基于数据时钟信号WCK和WCKB、第一芯片选择信号CS1和第一数据时钟使能信号WCKSR，第一存储体1220可以与存储器控制器1210通信。基于数据时钟信号WCK和WCKB、第二芯片选择信号CS2和第一数据时钟使能信号WCKSR，第二存储体1230可以与存储器控制器1210通信。基于数据时钟信号WCK和WCKB、第一芯片选择信号CS1和第二数据时钟使能信号WCKSL，第三存储体1240可以与存储器控制器1210通信。基于数据时钟信号WCK和WCKB、第二芯片选择信号CS2和第二数据时钟使能信号WCKSL，第四存储体1250可以与存储器控制器1210通信。

在通过向第一存储体1220提供第一芯片选择信号CS1而访问第一存储体1220之后，存储器控制器1210可以向第一存储体1220提供第一数据时钟使能信号WCKSR。基于第一数据时钟使能信号WCKSR，第一存储体1220可以将系统时钟信号与数据时钟信号WCK和WCKB彼此同步。在通过向第二存储体1230提供第二芯片选择信号CS2而访问第二存储体1230之后，存储器控制器1210可以向第二存储体1230提供第一数据时钟使能信号WCKSR。基于第一数据时钟使能信号WCKSR，第二存储体1230可以将系统时钟信号与数据时钟信号WCK和WCKB彼此同步。在通过向第三存储体1240提供第一芯片选择信号CS1而访问第三存储体1240之后，存储器控制器1210可以向第三存储体1240提供第二数据时钟使能信号WCKSL。基于第二数据时钟使能信号WCKSL，第三存储体1240可以将系统时钟信号与数据时钟信号WCK和WCKB彼此同步。在通过向第四存储体1250提供第二芯片选择信号CS2而访问第四存储体1250之后，存储器控制器1210可以向第四存储体1250提供第二数据时钟使能信号WCKSL。基于第二数据时钟使能信号WCKSL，第四存储体1250可以将系统时钟信号与数据时钟信号WCK和WCKB彼此同步。

第一存储体1220可以包括内部时钟生成电路1221和同步使能电路1222。基于数据时钟信号WCK和WCKB，内部时钟生成电路1221可以生成多个内部时钟信号INCK。基于第一芯片选择信号CS1和第一数据时钟使能信号WCKSR，同步使能电路1222可以控制是否激活内部时钟生成电路1221以及何时激活内部时钟生成电路1221。第二存储体1230可以包括内部时钟生成电路1231和同步使能电路1232。基于数据时钟信号WCK和WCKB，内部时钟生成电路1231可以生成多个内部时钟信号INCK。基于第二芯片选择信号CS2和第一数据时钟使能信号WCKSR，同步使能电路1232可以控制是否激活内部时钟生成电路1231以及何时激活内部时钟生成电路1231。第三存储体1240可以包括内部时钟生成电路1241和同步使能电路1242。基于数据时钟信号WCK和WCKB，内部时钟生成电路1241可以生成多个内部时钟信号INCK。基于第一芯片选择信号CS1和第二数据时钟使能信号WCKSL，同步使能电路1242可以控制是否激活内部时钟生成电路1241以及何时激活内部时钟生成电路1241。第四存储体1250可以包括内部时钟生成电路1251和同步使能电路1252。基于数据时钟信号WCK和WCKB，内部时钟生成电路1251可以生成多个内部时钟信号INCK。基于第二芯片选择信号CS2和第二数据时钟使能信号WCKSL，同步使能电路1252可以控制是否激活内部时钟生成电路1251以及何时激活内部时钟生成电路1251。

相应的第一存储体至第四存储体1220、1230、1240和1250之中的内部时钟生成电路1221、1231、1241和1251以及同步使能电路1222、1232、1242和1252可以分别与图4所示的内部时钟生成电路321和同步使能电路322或者分别与图9所示的内部时钟生成电路721和同步使能电路722具有实质上相同的配置，并且可以执行实质上相同的操作。此外，存储器控制器1210、第一存储体1220和第二存储体1230可以执行如图8所示的或如图10和图11所示的实质上相同的操作。另外，存储器控制器1210、第三存储体1240和第四存储体1250可以执行如图8所示的或如图10和图11所示的实质上相同的操作。例如，存储系统1200的操作可以如下。在通过向第一存储体1220提供第一芯片选择信号CS1而访问第一存储体1220之后，存储器控制器1210可以使能第一数据时钟使能信号WCKSR。然后，在通过提供第一芯片选择信号CS1和第二芯片选择信号CS2中的一个而访问第一存储体1220和第二存储体1230中的一个之前，存储器控制器1210可以禁止第一数据时钟使能信号WCKSR。在通过向第一存储体1220提供第一芯片选择信号CS1而访问第一存储体1220之后，存储器控制器1210可以使能第一数据时钟使能信号WCKSR。然后，当向第二存储体1230提供第二芯片选择信号CS2时，存储器控制器1210可以禁止第一数据时钟使能信号WCKSR。然后，在提供第二芯片选择信号CS2之后，存储器控制器1210可以再次使能第一数据时钟使能信号WCKSR。在通过向第三存储体1240提供第一芯片选择信号CS1而访问第三存储体1240之后，存储器控制器1210可以使能第二数据时钟使能信号WCKSL。然后，在通过提供第一芯片选择信号CS1和第二芯片选择信号CS2中的一个而访问第三存储体1240和第四存储体1250中的一个之前，存储器控制器1210可以禁止第二数据时钟使能信号WCKSL。在通过向第三存储体1240提供第一芯片选择信号CS1而访问第三存储体1240之后，存储器控制器1210可以使能第二数据时钟使能信号WCKSL。然后，当向第四存储体1250提供第二芯片选择信号CS2时，存储器控制器1210可以禁止第二数据时钟使能信号WCKSL。然后，在提供第二芯片选择信号CS2之后，存储器控制器1210可以再次使能第二数据时钟使能信号WCKSL。在通过向第一存储体1220提供第一芯片选择信号CS1而访问第一存储体1220之后，存储器控制器1210可以控制第一数据时钟使能信号WCKSR从低逻辑电平转变为高逻辑电平。然后，在通过向第二存储体1230提供第二芯片选择信号CS2而访问第二存储体1230之后，存储器控制器1210可以控制第一数据时钟使能信号WCKSR从高逻辑电平转变为低逻辑电平。基于第一数据时钟使能信号WCKSR的上升沿，第一存储体1220可以将系统时钟信号SCK和数据时钟信号WCK彼此同步。基于第一数据时钟使能信号WCKSR的下降沿，第二存储体1230可以将系统时钟信号SCK和数据时钟信号WCK彼此同步。在通过向第三存储体1240提供第一芯片选择信号CS1而访问第三存储体1240之后，存储器控制器1210可以控制第二数据时钟使能信号WCKSL从低逻辑电平转变为高逻辑电平。然后，在通过向第四存储体1250提供第二芯片选择信号CS2而访问第四存储体1250之后，存储器控制器1210可以控制第二数据时钟使能信号WCKSL从高逻辑电平转变为低逻辑电平。基于第二数据时钟使能信号WCKSL的上升沿，第三存储体1240可以将系统时钟信号SCK和数据时钟信号WCK彼此同步。基于第二数据时钟使能信号WCKSL的下降沿，第四存储体1250可以将系统时钟信号SCK和数据时钟信号WCK彼此同步。

图13是示出根据一个实施例的存储系统1300的配置的图。参考图13，存储系统1300可以包括存储器控制器1310、第一存储体1320、第二存储体1330、第三存储体1340、和第四存储体1350。存储器控制器1310可以向相应的第一存储体至第四存储体1320、1330、1340和1350提供不同的时钟使能信号。存储器控制器1310可以提供数据时钟信号WCK和WCKB、第一芯片选择信号CS1、第二芯片选择信号CS2、第一数据时钟使能信号WCKSR1、第二数据时钟使能信号WCKSR2、第三数据时钟使能信号WCKSL1和第四数据时钟使能信号WCKSL2，以访问第一存储体1320、第二存储体1330、第三存储体1340和第四存储体1350。存储器控制器1310可以向第一存储体至第四存储体1320、1330、1340和1350共同地提供数据时钟信号WCK和WCKB。存储器控制器1310可以向第一存储体1320和第三存储体1340提供第一芯片选择信号CS1，并且可以向第二存储体1330和第四存储体1350提供第二芯片选择信号CS2。存储器控制器1310可以向第一存储体1320提供第一数据时钟使能信号WCKSR1，可以向第二存储体1330提供第二数据时钟使能信号WCKSR2，可以向第三存储体1340提供第三数据时钟使能信号WCKSL1，并且可以向第四存储体1350提供第四数据时钟使能信号WCKSL2。

基于数据时钟信号WCK和WCKB、第一芯片选择信号CS1和第一数据时钟使能信号WCKSR1，第一存储体1320可以与存储器控制器1310通信。基于数据时钟信号WCK和WCKB、第二芯片选择信号CS2和第二数据时钟使能信号WCKSR2，第二存储体1330可以与存储器控制器1310通信。基于数据时钟信号WCK和WCKB、第一芯片选择信号CS1和第三数据时钟使能信号WCKSL1，第三存储体1340可以与存储器控制器1310通信。基于数据时钟信号WCK和WCKB、第二芯片选择信号CS2和第四数据时钟使能信号WCKSL2，第四存储体1350可以与存储器控制器1310通信。

在通过向第一存储体1320提供第一芯片选择信号CS1而访问第一存储体1320之后，存储器控制器1310可以向第一存储体1320提供第一数据时钟使能信号WCKSR1。基于第一数据时钟使能信号WCKSR1，第一存储体1320可以将系统时钟信号与数据时钟信号WCK和WCKB彼此同步。在通过再次提供第一芯片选择信号CS1而再次访问第一存储体1320之前，存储器控制器1310可以禁止第一数据时钟使能信号WCKSR1。在通过向第二存储体1330提供第二芯片选择信号CS2而访问第二存储体1330之后，存储器控制器1310可以向第二存储体1330提供第二数据时钟使能信号WCKSR2。基于第二数据时钟使能信号WCKSR2，第二存储体1330可以将系统时钟信号与数据时钟信号WCK和WCKB彼此同步。在通过再次提供第二芯片选择信号CS2而再次访问第二存储体1330之前，存储器控制器1310可以禁止第二数据时钟使能信号WCKSR2。在通过向第三存储体1340提供第一芯片选择信号CS1而访问第三存储体1340之后，存储器控制器1310可以向第三存储体1340提供第三数据时钟使能信号WCKSL1。基于第三数据时钟使能信号WCKSL1，第三存储体1340可以将系统时钟信号与数据时钟信号WCK和WCKB彼此同步。在通过再次提供第一芯片选择信号CS1而再次访问第三存储体1340之前，存储器控制器1310可以禁止第三数据时钟使能信号WCKSL1。在通过向第四存储体1350提供第二芯片选择信号CS2而访问第四存储体1350之后，存储器控制器1310可以向第四存储体1350提供第四数据时钟使能信号WCKSL2。基于第四数据时钟使能信号WCKSL2，第四存储体1350可以将系统时钟信号与数据时钟信号WCK和WCKB彼此同步。在通过再次提供第二芯片选择信号CS2而再次访问第四存储体1350之前，存储器控制器1310可以禁止第四数据时钟使能信号WCKSL2。

第一存储体1320可以包括内部时钟生成电路1321和同步使能电路1322。基于数据时钟信号WCK和WCKB，内部时钟生成电路1321可以生成多个内部时钟信号INCK。基于第一芯片选择信号CS1和第一数据时钟使能信号WCKSR1，同步使能电路1322可以控制是否激活内部时钟生成电路1321以及何时激活内部时钟生成电路1321。第二存储体1330可以包括内部时钟生成电路1331和同步使能电路1332。基于数据时钟信号WCK和WCKB，内部时钟生成电路1331可以生成多个内部时钟信号INCK。基于第二芯片选择信号CS2和第二数据时钟使能信号WCKSR2，同步使能电路1332可以控制是否激活内部时钟生成电路1331以及何时激活内部时钟生成电路1331。第三存储体1340可以包括内部时钟生成电路1341和同步使能电路1342。基于数据时钟信号WCK和WCKB，内部时钟生成电路1341可以生成多个内部时钟信号INCK。基于第一芯片选择信号CS1和第三数据时钟使能信号WCKSL1，同步使能电路1342可以控制是否激活内部时钟生成电路1341以及何时激活内部时钟生成电路1341。第四存储体1350可以包括内部时钟生成电路1351和同步使能电路1352。基于数据时钟信号WCK和WCKB，内部时钟生成电路1351可以生成多个内部时钟信号INCK。基于第二芯片选择信号CS2和第四数据时钟使能信号WCKSL2，同步使能电路1352可以控制是否激活内部时钟生成电路1351以及何时激活内部时钟生成电路1351。相应的第一存储体至第四存储体1320、1330、1340和1350之中的内部时钟生成电路1321、1331、1341和1351以及同步使能电路1322、1332、1342和1352可以分别与图4所示的内部时钟生成电路321和同步使能电路322具有实质上相同的配置，并且可以执行实质上相同的操作。此外，存储器控制器1310、第一存储体1320、第二存储体1330、第三存储体1340和第四存储体1350可以执行如图5和图8所示的实质上相同的操作。

虽然已经在上文描述了特定的实施例，但是本领域技术人员应理解，所描述的实施例仅是示例。因此，高效地执行时钟同步的存储系统不应基于所描述的实施例而受限。相反，本文在实施例中描述的高效的执行时钟同步的存储系统应该仅由随附权利要求结合以上描述和附图来限制。

Claims (42)

1.一种存储系统，包括：

存储器控制器，其：通过提供系统时钟信号、数据时钟信号和芯片选择信号而执行存储器访问，以及在所述存储器访问之后提供数据时钟使能信号；以及

存储器件，其：基于所述系统时钟信号、所述数据时钟信号、所述芯片选择信号和所述数据时钟使能信号与所述存储器控制器通信。

2.根据权利要求1所述的存储系统，其中，所述存储器控制器在所述系统时钟信号和所述数据时钟信号中的每一个均具有低逻辑电平的区间期间使能所述数据时钟使能信号。

3.根据权利要求1所述的存储系统，

其中，所述存储器控制器：在从所述系统时钟信号转变为低逻辑电平之后经过UI的一半时的时间点到所述系统时钟信号转变为高逻辑电平之后经过所述UI的一半时的时间点的区间期间使能所述数据时钟使能信号，其中UI表示单位间隔，以及

其中，一个UI对应于所述数据时钟信号的半周期。

4.根据权利要求1所述的存储系统，其中，所述存储器件基于所述数据时钟使能信号将所述系统时钟信号和所述数据时钟信号彼此同步。

5.根据权利要求1所述的存储系统，其中，所述存储器件包括：

内部时钟生成电路，其接收所述数据时钟信号以基于所述数据时钟信号生成多个内部时钟信号；以及

同步使能电路，其基于所述芯片选择信号和所述数据时钟使能信号而激活所述内部时钟生成电路。

6.根据权利要求5所述的存储系统，其中，所述内部时钟生成电路包括：

时钟缓冲器，其缓冲所述数据时钟信号；以及

时钟分频电路，其将所述时钟缓冲器的输出信号进行分频以生成所述多个内部时钟信号。

7.根据权利要求6所述的存储系统，其中，所述同步使能电路包括：

缓冲器使能电路，其基于所述芯片选择信号生成第一使能信号；以及

时钟使能控制电路，其基于所述数据时钟使能信号生成第二使能信号。

8.根据权利要求7所述的存储系统，其中，所述时钟缓冲器基于所述第一使能信号被激活以及所述时钟分频电路基于所述第二使能信号被激活。

9.根据权利要求7所述的存储系统，其中，所述时钟缓冲器基于所述第一使能信号部分地被激活以及基于所述第二使能信号完全被激活。

10.根据权利要求7所述的存储系统，其中，所述时钟分频电路基于所述第一使能信号部分地被激活以及基于所述第二使能信号完全被激活。

11.一种存储系统，包括：

存储器控制器，其提供系统时钟信号、数据时钟信号、第一芯片选择信号、第二芯片选择信号和数据时钟使能信号；

第一存储体，其基于所述系统时钟信号、所述数据时钟信号、所述第一芯片选择信号和所述数据时钟使能信号与所述存储器控制器通信；以及

第二存储体，其基于所述系统时钟信号、所述数据时钟信号、所述第二芯片选择信号和所述数据时钟使能信号与所述存储器控制器通信，

其中，所述存储器控制器在访问所述第一存储体和所述第二存储体中的至少一个之后提供所述数据时钟使能信号。

12.根据权利要求11所述的存储系统，其中，所述存储器控制器在所述系统时钟信号和所述数据时钟信号中的每一个均具有低逻辑电平的区间期间使能所述数据时钟使能信号。

13.根据权利要求11所述的存储系统，

其中，所述存储器控制器：在从所述系统时钟信号转变为低逻辑电平之后经过UI的一半时的时间点到所述系统时钟信号转变为高逻辑电平之后经过所述UI的一半时的时间点的区间期间使能所述数据时钟使能信号，其中UI表示单位间隔，以及

其中，一个UI对应于所述数据时钟信号的半周期。

14.根据权利要求11所述的存储系统，其中，所述存储器控制器：

在通过提供所述第一芯片选择信号和所述第二芯片选择信号中的一个执行第一访问之后使能所述数据时钟使能信号，以及

在通过提供所述第一芯片选择信号和所述第二芯片选择信号中的一个执行第二访问之前或同时而禁止所述数据时钟使能信号。

15.根据权利要求11所述的存储系统，其中，在接收所述第一芯片选择信号之后，所述第一存储体基于所述数据时钟使能信号将所述系统时钟信号和所述数据时钟信号彼此同步。

16.根据权利要求11所述的存储系统，其中，在接收所述第二芯片选择信号之后，所述第二存储体基于所述数据时钟使能信号将所述系统时钟信号和所述数据时钟信号彼此同步。

17.根据权利要求11所述的存储系统，其中，所述存储器控制器：

在提供所述第一芯片选择信号和所述第二芯片选择信号中的一个之后，控制所述数据时钟使能信号从低逻辑电平转变为高逻辑电平，以及

在提供所述第一芯片选择信号和所述第二芯片选择信号中的另一个之后，控制所述数据时钟使能信号从高逻辑电平转变为低逻辑电平。

18.根据权利要求17所述的存储系统，

其中，所述第一存储体和所述第二存储体中的一个基于所述数据时钟使能信号的上升沿将所述系统时钟信号和所述数据时钟信号彼此同步，以及

其中，所述第一存储体和所述第二存储体中的另一个基于所述数据时钟使能信号的下降沿将所述系统时钟信号和所述数据时钟信号彼此同步。

19.一种存储系统，包括：

存储器控制器，其提供系统时钟信号、数据时钟信号、第一芯片选择信号、第二芯片选择信号、第一数据时钟使能信号和第二数据时钟使能信号；

第一存储体，其基于所述系统时钟信号、所述数据时钟信号、所述第一芯片选择信号和所述第一数据时钟使能信号与所述存储器控制器通信；

第二存储体，其基于所述系统时钟信号、所述数据时钟信号、所述第二芯片选择信号和所述第一数据时钟使能信号与所述存储器控制器通信；

第三存储体，其基于所述系统时钟信号、所述数据时钟信号、所述第一芯片选择信号和所述第二数据时钟使能信号与所述存储器控制器通信；以及

第四存储体，其基于所述系统时钟信号、所述数据时钟信号、所述第二芯片选择信号和所述第二数据时钟使能信号与所述存储器控制器通信。

20.根据权利要求19所述的存储系统，其中，所述存储器控制器：

在访问所述第一存储体和所述第二存储体中的至少一个之后提供所述第一数据时钟使能信号，以及

在访问所述第三存储体和所述第四存储体中的至少一个之后提供所述第二数据时钟使能信号。

21.根据权利要求19所述的存储系统，其中，所述存储器控制器在所述系统时钟信号和所述数据时钟信号中的每一个均具有低逻辑电平的区间期间使能所述第一数据时钟使能信号和所述第二数据时钟使能信号。

22.根据权利要求19所述的存储系统，

其中，所述存储器控制器：在从所述系统时钟信号转变为低逻辑电平之后经过UI的一半时的时间点到所述系统时钟信号转变为高逻辑电平之后经过所述UI的一半时的时间点的区间期间使能所述第一数据时钟使能信号和所述第二数据时钟使能信号，其中UI表示单位间隔，以及

其中，一个UI对应于所述数据时钟信号的半周期。

23.根据权利要求19所述的存储系统，其中，在接收所述第一芯片选择信号之后，所述第一存储体基于所述第一数据时钟使能信号将所述系统时钟信号和所述数据时钟信号彼此同步。

24.根据权利要求19所述的存储系统，其中，在接收所述第二芯片选择信号之后，所述第二存储体基于所述第一数据时钟使能信号将所述系统时钟信号和所述数据时钟信号彼此同步。

25.根据权利要求19所述的存储系统，其中，在接收所述第一芯片选择信号之后，所述第三存储体基于所述第二数据时钟使能信号将所述系统时钟信号和所述数据时钟信号彼此同步。

26.根据权利要求19所述的存储系统，其中，在接收所述第二芯片选择信号之后，所述第四存储体基于所述第二数据时钟使能信号将所述系统时钟信号和所述数据时钟信号彼此同步。

27.根据权利要求19所述的存储系统，其中，所述存储器控制器：

在通过提供所述第一芯片选择信号访问所述第一存储体之后使能所述第一数据时钟使能信号，以及

在通过提供所述第一芯片选择信号和所述第二芯片选择信号中的一个访问所述第一存储体和所述第二存储体中的一个之前禁止所述第一数据时钟使能信号。

28.根据权利要求19所述的存储系统，其中，所述存储器控制器：

在通过提供所述第一芯片选择信号访问所述第一存储体之后使能所述第一数据时钟使能信号，以及

当向所述第二存储体提供所述第二芯片选择信号时禁止所述第一数据时钟使能信号。

29.根据权利要求19所述的存储系统，其中，所述存储器控制器：

在通过提供所述第一芯片选择信号访问所述第三存储体之后使能所述第二数据时钟使能信号，以及

在通过提供所述第一芯片选择信号和所述第二芯片选择信号中的一个访问所述第三存储体和所述第四存储体中的一个之前禁止所述第二数据时钟使能信号。

30.根据权利要求19所述的存储系统，其中，所述存储器控制器：

在通过提供所述第一芯片选择信号访问所述第三存储体之后使能所述第二数据时钟使能信号，以及

当向所述第四存储体提供所述第二芯片选择信号时禁止所述第二数据时钟使能信号。

31.根据权利要求19所述的存储系统，其中，所述存储器控制器：

在通过提供所述第一芯片选择信号和所述第二芯片选择信号中的一个访问所述第一存储体和所述第二存储体中的一个之后，控制所述第一数据时钟使能信号从低逻辑电平转变为高逻辑电平，以及

在通过提供所述第一芯片选择信号和所述第二芯片选择信号中的另一个访问所述第一存储体和所述第二存储体中的另一个之后，控制所述第一数据时钟使能信号从高逻辑电平转变为低逻辑电平。

32.根据权利要求31所述的存储系统，

其中，所述第一存储体和所述第二存储体中的一个基于所述第一数据时钟使能信号的上升沿将所述系统时钟信号和所述数据时钟信号彼此同步，以及

其中，所述第一存储体和所述第二存储体中的另一个基于所述第一数据时钟使能信号的下降沿将所述系统时钟信号和所述数据时钟信号彼此同步。

33.根据权利要求19所述的存储系统，其中，所述存储器控制器：

在通过提供所述第一芯片选择信号和所述第二芯片选择信号中的一个访问所述第三存储体和所述第四存储体中的一个之后控制所述第二数据时钟使能信号从低逻辑电平转变为高逻辑电平，以及

在通过提供所述第一芯片选择信号和所述第二芯片选择信号中的另一个访问所述第三存储体和所述第四存储体中的另一个之后控制所述第二数据时钟使能信号从高逻辑电平转变为低逻辑电平。

34.根据权利要求33所述的存储系统，

其中，所述第三存储体和所述第四存储体中的所述一个基于所述第二数据时钟使能信号的上升沿将所述系统时钟信号和所述数据时钟信号彼此同步，以及

其中，所述第三存储体和所述第四存储体中的所述另一个基于所述第二数据时钟使能信号的下降沿将所述系统时钟信号和所述数据时钟信号彼此同步。

35.一种存储系统，包括：

存储器控制器，其提供系统时钟信号、数据时钟信号、第一芯片选择信号、第二芯片选择信号、第一数据时钟使能信号和第二数据时钟使能信号；

第一存储体，其基于所述系统时钟信号、所述数据时钟信号、所述第一芯片选择信号和所述第一数据时钟使能信号与所述存储器控制器通信；以及

第二存储体，其基于所述系统时钟信号、所述数据时钟信号、所述第二芯片选择信号和所述第二数据时钟使能信号与所述存储器控制器通信。

36.根据权利要求35所述的存储系统，其中，所述存储器控制器：

在访问所述第一存储体之后提供所述第一数据时钟使能信号，以及

在访问所述第二存储体之后提供所述第二数据时钟使能信号。

37.根据权利要求35所述的存储系统，其中，所述存储器控制器在所述系统时钟信号和所述数据时钟信号中的每一个均具有低逻辑电平的区间期间使能所述第一数据时钟使能信号和所述第二数据时钟使能信号。

38.根据权利要求35所述的存储系统，

其中，所述存储器控制器在从所述系统时钟信号转变为低逻辑电平之后经过UI的一半时的时间点到所述系统时钟信号转变为高逻辑电平之后经过所述UI的一半时的时间点的区间期间使能所述第一数据时钟使能信号和所述第二数据时钟使能信号，其中UI表示单位间隔，以及

其中，一个UI对应于所述数据时钟信号的半周期。

39.根据权利要求35所述的存储系统，其中，所述存储器控制器：

在访问所述第一存储体之后使能所述第一数据时钟使能信号，以及

在再次访问所述第一存储体之前禁止所述第一数据时钟使能信号。

40.根据权利要求35所述的存储系统，其中，所述存储器控制器：

在访问所述第二存储体之后使能所述第二数据时钟使能信号，以及

在再次访问所述第二存储体之前禁止所述第二数据时钟使能信号。

41.根据权利要求35所述的存储系统，其中，在接收所述第一芯片选择信号之后，所述第一存储体基于所述第一数据时钟使能信号将所述系统时钟信号和所述数据时钟信号彼此同步。

42.根据权利要求35所述的存储系统，其中，在接收所述第二芯片选择信号之后，所述第二存储体基于所述第二数据时钟使能信号将所述系统时钟信号和所述数据时钟信号彼此同步。