KR20230127856A

KR20230127856A - 효율적으로 클럭 동기를 수행할 수 있는 메모리 시스템

Info

Publication number: KR20230127856A
Application number: KR1020220157256A
Authority: KR
Inventors: 황규동; 윤상식
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2022-02-25
Filing date: 2022-11-22
Publication date: 2023-09-01
Also published as: US20230305592A1; CN116662227A

Abstract

메모리 시스템은 메모리 컨트롤러 및 메모리 장치를 포함할 수 있다. 상기 메모리 컨트롤러는 시스템 클럭 신호, 데이터 클럭 신호 및 칩 선택 신호를 제공하여 상기 메모리 장치를 액세스 하고, 상기 메모리 장치를 액세스한 후에 상기 메모리 장치로 데이터 클럭 인에이블 신호를 제공할 수 있다. 상기 메모리 장치는 상기 시스템 클럭 신호, 상기 데이터 클럭 신호 및 상기 데이터 클럭 인에이블 신호에 기초하여 상기 메모리 시스템과 통신할 수 있다.

Description

효율적으로 클럭 동기를 수행할 수 있는 메모리 시스템 {MEMORY SYSTEM EFFICIENTLY PERFORMAING CLOCK SYNCHRONIZATION}

본 발명은 집적 회로 기술에 관한 것으로, 더 상세하게는 효율적으로 클럭 동기를 수행할 수 있는 메모리 컨트롤러, 메모리 장치, 및 메모리 시스템에 관한 것이다.

전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템은 반도체로 구성된 많은 반도체 장치들을 포함할 수 있다. 컴퓨터 시스템을 구성하는 반도체 장치들은 마스터 장치로 동작하는 프로세서 또는 메모리 컨트롤러와 슬레이브 장치로 동작하는 메모리 장치 또는 스토리지 장치를 포함할 수 있다. 상기 마스터 장치는 상기 슬레이브 장치로 커맨드 어드레스 신호를 제공할 수 있고, 상기 슬레이브 장치는 상기 커맨드 어드레스 신호에 기초하여 상기 마스터 장치와 데이터 통신을 수행할 수 있다.

데이터 통신 속도를 향상시키기 위해, 상기 컴퓨터 시스템은 시스템 클럭 신호와 상기 시스템 클럭 신호보다 높은 주파수를 갖는 데이터 클럭 신호를 사용할 수 있다. 상기 마스터 장치는 보다 낮은 주파수를 갖는 시스템 클럭 신호에 동기하여 상기 슬레이브 장치로 상기 커맨드 어드레스 신호를 제공할 수 있다. 상기 마스터 장치 및 상기 슬레이브 장치는 보다 높은 주파수를 갖는 데이터 클럭 신호에 동기하여 상기 데이터를 전송 및 수신할 수 있다. 상기 시스템 클럭 신호와 상기 데이터 클럭 신호는 주파수가 서로 상이하지만, 반도체 장치의 오동작을 방지하기 위해서 서로 동기될 필요가 있다.

본 발명의 실시 예는 메모리 액세스 이후에 시스템 클럭 신호와 데이터 클럭 신호를 동기시키기 위한 데이터 클럭 인에이블 신호를 제공하는 메모리 컨트롤러와, 상기 데이터 클럭 인에이블 신호에 기초하여 동작하는 메모리 장치, 및 이를 포함하는 메모리 시스템을 제공할 수 있다.

본 발명의 실시 예에 따른 메모리 시스템은 시스템 클럭 신호, 데이터 클럭 신호 및 칩 선택 신호를 제공하여 메모리 액세스를 수행하고, 메모리 액세스 이후에 데이터 클럭 인에이블 신호를 제공하는 메모리 컨트롤러; 및 상기 시스템 클럭 신호, 상기 데이터 클럭 신호, 상기 칩 선택 신호 및 상기 데이터 클럭 인에이블 신호에 기초하여 상기 메모리 컨트롤러와 통신하는 메모리 장치를 포함할 수 있다.

본 발명의 실시 예에 따른 메모리 시스템은 시스템 클럭 신호, 데이터 클럭 신호, 제 1 칩 선택 신호, 제 2 칩 선택 신호 및 데이터 클럭 인에이블 신호를 제공하는 메모리 컨트롤러; 상기 시스템 클럭 신호, 상기 데이터 클럭 신호, 상기 제 1 칩 선택 신호 및 상기 데이터 클럭 인에이블 신호에 기초하여 상기 메모리 컨트롤러와 통신하는 제 1 랭크; 및 상기 시스템 클럭 신호, 상기 데이터 클럭 신호, 상기 제 2 칩 선택 신호 및 상기 데이터 클럭 인에이블 신호에 기초하여 상기 메모리 컨트롤러와 통신하는 제 2 랭크를 포함할 수 있다. 상기 메모리 컨트롤러는 상기 제 1 및 제 2 랭크 중 적어도 하나를 액세스 한 후에 상기 데이터 클럭 인에이블 신호를 제공할 수 있다.

본 발명의 실시 예에 따른 메모리 시스템은 시스템 클럭 신호, 데이터 클럭 신호, 제 1 칩 선택 신호, 제 2 칩 선택 신호, 제 1 데이터 클럭 인에이블 신호 및 제 2 데이터 클럭 인에이블 신호를 제공하는 메모리 컨트롤러; 상기 시스템 클럭 신호, 상기 데이터 클럭 신호, 상기 제 1 칩 선택 신호 및 상기 제 1 데이터 클럭 인에이블 신호에 기초하여 상기 메모리 컨트롤러와 통신하는 제 1 랭크; 상기 시스템 클럭 신호, 상기 데이터 클럭 신호, 상기 제 2 칩 선택 신호 및 상기 제 1 데이터 클럭 인에이블 신호에 기초하여 상기 메모리 컨트롤러와 통신하는 제 2 랭크; 상기 시스템 클럭 신호, 상기 데이터 클럭 신호, 상기 제 1 칩 선택 신호 및 상기 제 2 데이터 클럭 인에이블 신호에 기초하여 상기 메모리 컨트롤러와 통신하는 제 3 랭크; 및 상기 시스템 클럭 신호, 상기 데이터 클럭 신호, 상기 제 2 칩 선택 신호 및 상기 제 2 데이터 클럭 인에이블 신호에 기초하여 상기 메모리 컨트롤러와 통신하는 제 4 랭크를 포함할 수 있다.

본 발명의 실시 예에 따른 메모리 시스템은 시스템 클럭 신호, 데이터 클럭 신호, 제 1 칩 선택 신호, 제 2 칩 선택 신호, 제 1 데이터 클럭 인에이블 신호 및 제 2 데이터 클럭 인에이블 신호를 제공하는 메모리 컨트롤러; 상기 시스템 클럭 신호, 상기 데이터 클럭 신호, 상기 제 1 칩 선택 신호 및 상기 제 1 데이터 클럭 인에이블 신호에 기초하여 상기 메모리 컨트롤러와 통신하는 제 1 랭크; 및 상기 시스템 클럭 신호, 상기 데이터 클럭 신호, 상기 제 2 칩 선택 신호 및 상기 제 2 데이터 클럭 인에이블 신호에 기초하여 상기 메모리 컨트롤러와 통신하는 제 2 랭크를 포함할 수 있다.

본 발명의 실시 예는 랭크의 동작 시점과 하나의 랭크가 동작한 후 다른 랭크가 동작을 시작할 때 시스템 클럭 신호와 데이터 클럭 신호의 빠른 동기화를 가능하게 하여 반도체 장치 및 반도체 시스템의 퍼포먼스를 향상시킬 수 있다.

도 1은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 보여주는 도면이다.
도 2는 도 1에 도시된 메모리 시스템의 동작을 보여주는 타이밍도이다.
도 3은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 보여주는 도면이다.
도 4는 도 3에 도시된 내부 클럭 생성 회로 및 동기 인에이블 회로의 구성 요소 및 연결관계를 보여주는 도면이다.
도 5는 본 발명의 실시 예에 따른 메모리 시스템의 동작을 보여주는 타이밍도이다.
도 6은 본 발명의 실시 예에 따른 데이터 클럭 인에이블 신호의 인에이블 구간을 보여주는 타이밍도이다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 보여주는 도면이다.
도 8은 도 7에 도시된 메모리 시스템의 동작을 보여주는 타이밍도이다.
도 9는 도 7에 도시된 제 1 랭크의 내부 클럭 생성 회로 및 동기 인에이블 회로의 구성요소 및 연결관계를 보여주는 도면이다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템의 동작을 보여주는 도면이다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템의 동작을 보여주는 타이밍도이다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 보여주는 도면이다.
도 13은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 보여주는 도면이다.

도 1은 본 발명의 실시예에 따른 메모리 시스템(100)의 구성을 보여주는 도면이다. 도 1에서, 상기 메모리 시스템(100)은 메모리 컨트롤러(110), 제 1 메모리 장치(120) 및 제 2 메모리 장치(130)를 포함할 수 있다. 상기 메모리 컨트롤러(110)는 마스터 장치일 수 있고, 상기 제 1 및 제 2 메모리 장치(120, 130)를 액세스 하기 위해 다양한 제어 신호를 상기 제 1 및 제 2 메모리 장치(120, 130)로 제공할 수 있다. 상기 메모리 컨트롤러(110)는 다양한 호스트 장치에 구비될 수 있다. 예를 들어, 상기 메모리 컨트롤러(110)는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor), 어플리케이션 프로세서(AP) 등에 구비될 수 있다. 상기 제 1 및 제 2 메모리 장치(120, 130)는 상기 메모리 컨트롤러(110)로부터 다양한 제어 신호를 수신하고, 상기 메모리 컨트롤러(110)에 의해 액세스되어 다양한 동작을 수행할 수 있는 슬레이브 장치일 수 있다. 상기 제 1 및 제 2 메모리 장치(120, 130)는 각각 휘발성 메모리와 비휘발성 메모리 중 하나를 포함할 수 있다. 상기 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다.

상기 제 1 및 제 2 메모리 장치(120, 130)는 각각 복수의 버스를 통해 상기 메모리 컨트롤러(110)와 연결될 수 있다. 상기 복수의 버스는 신호를 전송하기 위한 신호 전송 경로, 링크 또는 채널일 수 있다. 상기 복수의 버스는 시스템 클럭 버스(101), 데이터 클럭 버스(102), 커맨드 어드레스 버스(103), 제 1 칩 선택 버스(104), 제 2 칩 선택 버스(105), 제 1 데이터 버스(106) 및 제 2 데이터 버스(107) 등을 포함할 수 있다. 상기 시스템 클럭 버스(101), 상기 데이터 클럭 버스(102), 상기 커맨드 어드레스 버스(130), 상기 제 1 칩 선택 버스(104) 및 상기 제 2 칩 선택 버스(105)는 상기 메모리 컨트롤러(110)로부터 상기 제 1 및 제 2 메모리 장치(120, 130)로의 단방향 버스일 수 있고, 상기 제 1 데이터 버스(105) 및 상기 제 2 데이터 버스(106)는 양방향 버스일 수 있다. 상기 제 1 및 제 2 메모리 장치(120, 130)는 상기 시스템 클럭 버스(101)와 공통 연결되고, 상기 메모리 컨트롤러(110)는 상기 시스템 클럭 버스(101)를 통해 시스템 클럭 신호(SCK, SCKB)를 상기 제 1 및 제 2 메모리 장치(120, 130)로 제공할 수 있다. 상기 시스템 클럭 신호(SCK, SCKB)는 시스템 클럭 신호(SCK)와 상보 신호(SCKB)를 포함하고, 상기 시스템 클럭 신호(SCK)와 상기 상보 신호(SCKB)는 차동 신호로서 전송될 수 있다. 일 실시 예에서, 상기 메모리 컨트롤러(110)는 상기 상보 신호(SCKB)의 전송 없이 상기 시스템 클럭 신호(SCK)만을 싱글 엔디드 (single-ended) 신호로서 제공할 수도 있다. 상기 제 1 및 제 2 메모리 장치(120, 130)는 상기 데이터 클럭 버스(102)와 공통 연결되고, 상기 메모리 컨트롤러(110)는 상기 데이터 클럭 버스(102)를 통해 데이터 클럭 신호(WCK, WCKB)를 상기 제 1 및 제 2 메모리 장치(120, 130)로 제공할 수 있다. 상기 데이터 클럭 신호(WCK, WCKB)는 데이터 클럭 신호(WCK)와 상보 신호(WCKB)를 포함하고, 상기 데이터 클럭 신호(WCK)와 상기 상보 신호(WCKB)는 차동 신호로서 전송될 수 있다. 상기 데이터 클럭 신호(WCK, WCKB)는 상기 시스템 클럭 신호(SCK, SCKB)보다 높은 주파수를 가질 수 있다. 상기 메모리 컨트롤러(110)는 상기 메모리 시스템(100)이 파워 다운 모드 또는 저전력 모드일 때, 상기 제 1 및 제 2 메모리 장치(120, 130)로 상기 시스템 클럭 신호(SCK, SCKB)를 제공하지 않을 수 있다. 상기 메모리 컨트롤러(110)는 상기 메모리 시스템(100)이 파워 업되었을 때, 메모리 액세스 여부와 무관하게 상기 시스템 클럭 신호(SCK, SCKB)를 상기 제 1 및 제 2 메모리 장치(120, 130)로 제공할 수 있다. 상기 메모리 컨트롤러(110)는 메모리 액세스를 수행할 때, 상기 데이터 클럭 신호(WCK, WCKB)를 메모리 장치로 제공할 수 있다. 상기 제 1 및 제 2 메모리 장치(120, 130)는 상기 메모리 컨트롤러(110)에 의해 액세스 되었을 때 상기 메모리 컨트롤러(110)로부터 전송된 상기 데이터 클럭 신호(WCK, WCKB)를 수신할 수 있다.

상기 제 1 및 제 2 메모리 장치(120, 130)는 상기 커맨드 어드레스 버스(103)와 공통 연결되고, 상기 메모리 컨트롤러(110)는 상기 커맨드 어드레스 버스(103)를 통해 커맨드 어드레스 신호(CA)를 상기 제 1 및 제 2 메모리 장치(120, 130)로 제공할 수 있다. 상기 커맨드 어드레스 신호(CA)는 상기 제 1 및 제 2 메모리 장치(120, 130)를 액세스하기 위한 커맨드 신호와 어드레스 신호를 포함할 수 있다. 상기 제 1 메모리 장치(120)는 상기 제 1 칩 선택 버스(104)를 통해 상기 메모리 컨트롤러(110)와 연결되고, 상기 메모리 컨트롤러(110)는 상기 제 1 칩 선택 버스(104)를 통해 제 1 칩 선택 신호(CS1)를 상기 제 1 메모리 장치(120)로 제공할 수 있다. 상기 제 2 메모리 장치(130)는 상기 제 2 칩 선택 버스(105)를 통해 상기 메모리 컨트롤러(110)와 연결되고, 상기 메모리 컨트롤러(110)는 상기 제 2 칩 선택 버스(105)를 통해 제 2 칩 선택 신호(CS2)를 상기 제 2 메모리 장치(130)로 제공할 수 있다. 상기 제 1 및 제 2 칩 선택 신호(CS1, CS2)는 상기 제 1 및 제 2 메모리 장치(120, 130)를 각각 액세스 하기 위한 신호로서 상기 커맨드 어드레스 신호(CA)에 기초하여 동작하는 메모리 장치를 특정하기 위한 신호일 수 있다. 상기 메모리 컨트롤러(110)는 상기 커맨드 어드레스 신호(CA)와 상기 제 1 및 제 2 칩 선택 신호(CS1, CS2) 중 하나를 제공하여 상기 제 1 및 제 2 메모리 장치(120, 130) 중 하나를 액세스 할 수 있다. 상기 메모리 컨트롤러(110)는 상기 시스템 클럭 신호(SCK, SCKB)에 동기하여 상기 커맨드 어드레스 신호(CA), 상기 제 1 칩 선택 신호(CS1) 및 상기 제 2 칩 선택 신호(CS2)를 상기 제 1 및 제 2 메모리 장치(120, 130)로 제공할 수 있다.

상기 제 1 메모리 장치(120)는 제 1 데이터 버스(106)를 통해 상기 메모리 컨트롤러(110)와 연결될 수 있다. 상기 제 1 메모리 장치(120)는 상기 제 1 데이터 버스(106)를 통해 상기 메모리 컨트롤러(110)로 제 1 데이터(DQ1)를 전송하거나 상기 메모리 컨트롤러(110)로부터 전송된 제 1 데이터(DQ1)를 수신할 수 있다. 상기 제 2 메모리 장치(130)는 제 2 데이터 버스(107)를 통해 상기 메모리 컨트롤러(110)와 연결될 수 있다. 상기 제 2 메모리 장치(130)는 상기 제 2 데이터 버스(107)를 통해 상기 메모리 컨트롤러(110)로 제 2 데이터(DQ2)를 전송하거나 상기 메모리 컨트롤러(110)로부터 전송된 제 2 데이터(DQ2)를 수신할 수 있다. 상기 메모리 컨트롤러(110)는 상기 데이터 클럭 신호(WCK, WCKB)에 동기하여 상기 제 1 및 제 2 데이터(DQ1, DQ2)를 상기 제 1 및 제 2 메모리 장치(120, 130)로 각각 전송할 수 있다. 상기 제 1 메모리 장치(120)는 상기 데이터 클럭 신호(WCK, WCKB)에 동기하여 상기 제 1 데이터(DQ1)를 상기 메모리 컨트롤러(110)로 전송할 수 있다. 상기 제 2 메모리 장치(130)는 상기 데이터 클럭 신호(WCK, WCKB)에 동기하여 상기 제 2 데이터(DQ2)를 상기 메모리 컨트롤러(110)로 전송할 수 있다. 상기 메모리 컨트롤러(110)로부터 상기 제 1 및 제 2 메모리 장치(120, 130)로 상기 제 1 및 제 2 데이터(DQ1, DQ2)가 전송되는 동작은 라이트 동작으로 언급될 수 있고, 상기 제 1 및 제 2 메모리 장치(120, 130)로부터 상기 메모리 컨트롤러(110)로 상기 제 1 및 제 2 데이터(DQ1, DQ2)가 전송되는 동작은 리드 동작으로 언급될 수 있다.

상기 메모리 컨트롤러(110)는 상기 시스템 클럭 신호(SCK, SCKB), 상기 데이터 클럭 신호(WCK, WCKB) 및 상기 제 1 칩 선택 신호(CS1)를 제공하여 상기 제 1 메모리 장치(120)를 액세스하고, 상기 제 1 메모리 장치(120)는 상기 메모리 컨트롤러(110)로부터 제 1 데이터(DQ1)를 수신하여 라이트 동작을 수행하거나 상기 메모리 컨트롤러(110)로 제 1 데이터(DQ1)를 전송하여 리드 동작을 수행할 수 있다. 상기 메모리 컨트롤러(110)는 상기 시스템 클럭 신호(SCK, SCKB), 상기 데이터 클럭 신호(WCK, WCKB) 및 상기 제 2 칩 선택 신호(CS2)를 제공하여 상기 제 2 메모리 장치(130)를 액세스하고, 상기 제 2 메모리 장치(130)는 상기 메모리 컨트롤러(110)로부터 제 2 데이터(DQ2)를 수신하여 라이트 동작을 수행하거나 상기 메모리 컨트롤러(110)로 제 2 데이터(DQ2)를 전송하여 리드 동작을 수행할 수 있다.

일 실시 예에서, 상기 제 1 메모리 장치(120)는 제 1 랭크일 수 있고, 상기 제 2 메모리 장치(120)는 제 2 랭크일 수 있다. 상기 랭크는 상기 메모리 컨트롤러(110)와 독립적으로 데이터 통신을 수행할 수 있는 단위를 의미할 수 있다. 상기 제 1 및 제 2 랭크는 서로 다른 메모리 칩으로 각각 구성될 수도 있고, 하나의 메모리 칩 일부가 제 1 랭크를 구성하고 다른 일부가 제 2 랭크를 구성할 수도 있다. 또한, 상기 제 1 및 제 2 랭크는 각각 복수의 메모리 칩을 포함할 수도 있다.

상기 제 1 메모리 장치(120)는 적어도 내부 클럭 생성 회로(121) 및 데이터 입출력 회로(122)를 포함할 수 있다. 상기 내부 클럭 생성 회로(121)는 상기 데이터 클럭 버스(102)와 연결되어 상기 메모리 컨트롤러(110)로부터 상기 데이터 클럭 신호(WCK, WCKB)를 수신할 수 있다. 상기 내부 클럭 생성 회로(121)는 상기 데이터 클럭 신호(WCK, WCKB)에 기초하여 복수의 내부 클럭 신호(INCK)를 생성할 수 있다. 상기 내부 클럭 생성 회로(121)는 상기 데이터 클럭 신호(WCK, WCKB)를 주파수 분주하여 상기 복수의 내부 클럭 신호(INCK)를 생성할 수 있다. 상기 복수의 내부 클럭 신호(INCK)는 상기 데이터 클럭 신호(WCK, WCKB)보다 낮은 주파수를 갖고, 상기 시스템 클럭 신호(SCK, SCKB)와 동일한 주파수를 갖거나 상기 시스템 클럭 신호(SCK, SCKB)보다 더 낮은 주파수를 가질 수 있다. 상기 데이터 입출력 회로(122)는 상기 제 1 데이터 버스(106)와 연결되어 상기 메모리 컨트롤러(110)로부터 상기 제 1 데이터(DQ1)를 수신하고 상기 메모리 컨트롤러(110)로 상기 제 1 데이터(DQ1)를 전송할 수 있다. 상기 데이터 입출력 회로(122)는 상기 내부 클럭 생성 회로(121)로부터 상기 복수의 내부 클럭 신호(INCK)를 수신할 수 있다. 상기 데이터 입출력 회로(122)는 상기 내부 클럭 신호(INCK)에 동기하여 상기 제 1 데이터(DQ1)를 수신하고, 상기 내부 클럭 신호(INCK)에 동기하여 상기 제 1 데이터(DQ1)를 전송할 수 있다. 상기 제 1 메모리 장치(120)는 상기 제 1 칩 선택 신호(CS1)를 수신할 때 상기 커맨드 어드레스 신호(CA)에 기초하여 라이트 또는 리드 동작을 수행할 수 있다. 상기 제 1 메모리 장치(120)는 상기 제 1 칩 선택 신호(CS1)를 수신하고 상기 메모리 컨트롤러(110)로부터 액세스되었을 때, 상기 데이터 클럭 신호(WCK, WCKB)를 수신하고, 상기 시스템 클럭 신호(SCK, SCKB)와 상기 데이터 클럭 신호(WCK, WCKB)를 동기시킬 수 있다. 도시되지는 않았지만, 상기 제 1 메모리 장치(120)는 상기 커맨드 어드레스 신호(CA)를 수신하고, 수신된 커맨드 어드레스 신호를 래치 및 디코딩하기 위한 회로들을 더 포함할 수 있다. 상기 제 1 메모리 장치(120)는 상기 데이터 입출력 회로(122)와 연결되어 상기 제 1 데이터(DQ1)를 저장하는 메모리 셀 어레이를 더 포함할 수 있다.

상기 제 2 메모리 장치(130)는 적어도 내부 클럭 생성 회로(131) 및 데이터 입출력 회로(132)를 포함할 수 있다. 상기 내부 클럭 생성 회로(131)는 상기 데이터 클럭 버스(102)와 연결되어 상기 메모리 컨트롤러(110)로부터 상기 데이터 클럭 신호(WCK, WCKB)를 수신할 수 있다. 상기 내부 클럭 생성 회로(131)는 상기 데이터 클럭 신호(WCK, WCKB)에 기초하여 복수의 내부 클럭 신호(INCK)를 생성할 수 있다. 상기 내부 클럭 생성 회로(131)는 상기 데이터 클럭 신호(WCK, WCKB)를 주파수 분주하여 상기 복수의 내부 클럭 신호(INCK)를 생성할 수 있다. 상기 데이터 입출력 회로(132)는 상기 제 2 데이터 버스(107)와 연결되어 상기 메모리 컨트롤러(110)로부터 상기 제 2 데이터(DQ2)를 수신하고 상기 메모리 컨트롤러(110)로 상기 제 2 데이터(DQ2)를 전송할 수 있다. 상기 데이터 입출력 회로(132)는 상기 내부 클럭 생성 회로(131)로부터 상기 복수의 내부 클럭 신호(INCK)를 수신할 수 있다. 상기 데이터 입출력 회로(132)는 상기 내부 클럭 신호(INCK)에 동기하여 상기 제 2 데이터(DQ2)를 수신하고, 상기 내부 클럭 신호(INCK)에 동기하여 상기 제 2 데이터(DQ2)를 전송할 수 있다. 상기 제 2 메모리 장치(130)는 상기 제 2 칩 선택 신호(CS2)를 수신할 때 상기 커맨드 어드레스 신호(CA)에 기초하여 라이트 또는 리드 동작을 수행할 수 있다. 상기 제 2 메모리 장치(130)는 상기 제 2 칩 선택 신호(CS2)를 수신하고 상기 메모리 컨트롤러(110)로부터 액세스되었을 때, 상기 데이터 클럭 신호(WCK, WCKB)를 수신하고, 상기 시스템 클럭 신호(SCK, SCKB)와 상기 데이터 클럭 신호(WCK, WCKB)를 동기시킬 수 있다. 도시되지는 않았지만, 상기 제 2 메모리 장치(130)는 상기 커맨드 어드레스 신호(CA)를 수신하고, 수신된 커맨드 어드레스 신호(CA)를 래치 및 디코딩하기 위한 회로들을 더 포함할 수 있다. 상기 제 2 메모리 장치(130)는 상기 데이터 입출력 회로(132)와 연결되어 상기 제 2 데이터(DQ2)를 저장하는 메모리 셀 어레이를 더 포함할 수 있다.

도 2는 도 1에 도시된 메모리 시스템(100)의 동작을 보여주는 타이밍도이다. 도 1 및 도 2를 참조하여, 본 발명의 실시 예에 따른 메모리 시스템(100)의 동작을 설명하면 다음과 같다. t0 에서, 상기 메모리 컨트롤러(110)가 상기 제 1 메모리 장치(120)를 액세스하기 위해서 제 1 칩 선택 신호(CS1)와 상기 커맨드 어드레스 신호(CA)를 제공할 수 있다. 예를 들어, 상기 커맨드 어드레스 신호(CA)는 리드 동작을 지시하는 신호로서 컬럼 어드레스 스트로브 신호(CAS)와 리드 신호(RD)를 포함할 수 있다. 상기 제 1 칩 선택 신호(CS1)가 상기 제 1 메모리 장치(120)로 제공된 후 리드 인에이블 구간(Tren)이 경과되면, t1에서 상기 메모리 컨트롤러(110)는 상기 데이터 클럭 신호(WCK, WCKB)를 상기 제 1 메모리 장치(120)로 제공할 수 있다. 상기 리드 인에이블 구간(Tren)은 메모리 장치가 커맨드 어드레스 신호(CA)에 대응하는 동작을 준비하는 구간으로서, 상기 데이터 클럭 신호(WCK, WCKB)를 수신하고, 데이터를 전송 및 수신하는 버퍼 및/또는 드라이버를 활성화시키는 시간일 수 있다. 상기 데이터 클럭 신호(WCK, WCKB)는 상기 시스템 클럭 신호(SCK, SCKB)와 다른 주파수를 갖기 때문에, 상기 데이터 클럭 신호(WCK, WCKB)가 인가될 때 정적 구간(Ts)과 하프 레이트 구간(Th)이 선행되어야 한다. 상기 정적 구간(Ts)은 상기 데이터 클럭 신호(WCK)와 상기 상보 신호(WCKB)가 서로 반대되는 로직 레벨을 갖는 구간을 의미할 수 있다. 상기 하프 레이트 구간(Th)은 상기 데이터 클럭 신호(WCK)와 상기 상보 신호(WCKB)가 원래의 주파수보다 절반의 주파수를 갖는 신호로 전송 되다가 원래의 주파수로 변화되는 구간일 수 있다. 높은 주파수를 갖는 상기 데이터 클럭 신호(WCK, WCKB)가 낮은 주파수를 갖는 상기 시스템 클럭 신호(SCK, SCKB)와 동기되기 위해서 상기 정적 구간(Ts)과 상기 하프 레이트 구간(Th)에 대응하는 시간이 요구될 수 있다. 상기 정적 구간(Ts)과 상기 하프 레이트 구간(Th)이 경과하면, t2에서 상기 시스템 클럭 신호(SCK, SCKB)와 동기되는 상기 데이터 클럭 신호(WCK, WCKB)가 정상적으로 토글할 수 있고, 상기 제 1 메모리 장치(120)는 상기 리드 동작을 수행하여 상기 제 1 데이터(DQ1)를 상기 메모리 컨트롤러(110)로 전송할 수 있다.

상기 메모리 컨트롤러(110)는 상기 제 1 메모리 장치(120)가 액세스되는 중 또는 그 이후에 상기 제 2 칩 선택 신호(CS2) 및 상기 커맨드 어드레스 신호(CA)를 제공하여 상기 제 2 메모리 장치(130)를 액세스할 수 있다. t2에서, 상기 메모리 컨트롤러(110)는 상기 제 1 메모리 장치(120)가 리드 동작을 수행하는 중에 상기 제 2 칩 선택 신호(CS2) 및 상기 커맨드 어드레스 신호(CA)를 상기 제 2 메모리 장치(130)로 제공할 수 있다. 상기 제 2 메모리 장치(130)는 상기 제 2 칩 선택 신호(CS2)를 수신한 후 상기 리드 인에이블 구간(Tren)이 경과되면, t3에서, 상기 메모리 컨트롤러로(110)부터 상기 데이터 클럭 신호(WCK, WCKB)를 수신할 수 있다. 이 때, 상기 제 2 메모리 장치(130)는 상기 데이터 클럭 신호(WCK, WCKB)와 상기 시스템 클럭 신호(SCK, SCKB)를 동기시키기 위해 상기 정적 구간(Ts)과 상기 하프 레이트 구간(Th)이 필요할 수 있다. 상기 정적 구간(Ts)과 상기 하프 레이트 구간(Th)은 상기 메모리 컨트롤러(110)와 메모리 장치가 서로 데이터 통신을 수행할 수 없는 구간이기 때문에, 상기 메모리 시스템(100)의 퍼포먼스를 감소시키는 버블 (bubble)일 수 있다. 상기 정적 구간(Ts)과 상기 하프 레이트 구간(Th)이 경과하면, t4에서 상기 시스템 클럭 신호(SCK, SCKB)와 동기되는 상기 데이터 클럭 신호(WCK, WCKB)가 정상적으로 토글할 수 있고, 상기 제 2 메모리 장치(130)는 상기 리드 동작을 수행하여 상기 제 2 데이터(DQ2)를 상기 메모리 컨트롤러(110)로 전송할 수 있다.

도 3은 본 발명의 실시 예에 따른 메모리 시스템(300)의 구성을 보여주는 도면이다. 도 3을 참조하면, 상기 메모리 시스템(300)은 메모리 컨트롤러(310) 및 메모리 장치(320)를 포함할 수 있다. 상기 메모리 컨트롤러(310)는 시스템 클럭 버스(301), 데이터 클럭 버스(302), 커맨드 어드레스 버스(303), 칩 선택 버스(304), 데이터 클럭 인에이블 버스(305) 및 데이터 버스(306)를 통해 상기 메모리 장치(320)와 연결될 수 있다. 상기 메모리 컨트롤러(310)는 상기 시스템 클럭 버스(301)를 통해 상기 메모리 장치(320)로 시스템 클럭 신호(SCK, SCKB)를 제공할 수 있다. 상기 메모리 컨트롤러(110)는 상기 데이터 클럭 버스(302)를 통해 상기 메모리 장치(320)로 데이터 클럭 신호(WCK, WCKB)를 제공할 수 있다. 상기 메모리 컨트롤러(310)는 상기 커맨드 어드레스 버스(303)를 통해 상기 메모리 장치(320)로 커맨드 어드레스 신호(CA)를 제공할 수 있다. 상기 메모리 컨트롤러(310)는 상기 칩 선택 버스(104)를 통해 칩 선택 신호(CS)를 상기 메모리 장치(320)로 제공할 수 있다. 상기 메모리 컨트롤러(310)는 상기 데이터 클럭 인에이블 버스(305)를 통해 데이터 클럭 인에이블 신호(WCKS)를 상기 메모리 장치(320)로 제공할 수 있다. 상기 메모리 컨트롤러(310)는 상기 데이터 버스(306)를 통해 상기 메모리 장치(320)로 데이터(DQ)를 제공하거나, 상기 메모리 장치(320)로부터 전송된 상기 데이터(DQ)를 수신할 수 있다. 일 실시 예에서, 상기 데이터 클럭 인에이블 버스(305)는 상기 메모리 장치(320)의 액세스 동작에서 사용되지 않는 다른 신호 버스로 대체될 수 있다. 상기 메모리 컨트롤러(310)는 상기 메모리 장치(320)와 연결되지만, 현재 수행되는 액세스 동작에서 사용되지 않는 신호 버스를 통해 상기 데이터 클럭 인에이블 신호(WSCKS)를 상기 메모리 장치(320)로 제공할 수 있다. 예를 들어, 상기 메모리 컨트롤러(310)와 상기 메모리 장치(320)가 라이트 동작을 수행할 때, 상기 메모리 컨트롤러(310)는 상기 라이트 동작에서 사용되지 않는 리드 스트로브 버스를 통해 상기 데이터 클럭 인에이블 신호(WCK, WCKS)를 상기 메모리 장치(320)로 제공할 수 있다.

상기 메모리 장치(320)는 상기 시스템 클럭 신호(SCK, SCKB), 상기 데이터 클럭 신호(WCK, WCKB), 상기 커맨드 어드레스 신호(CA), 상기 칩 선택 신호(CS) 및 상기 데이터 클럭 인에이블 신호(WCKS)에 기초하여 상기 메모리 컨트롤러(310)와 상기 데이터(DQ)를 전송 및 수신할 수 있다. 상기 메모리 컨트롤러(310)는 상기 칩 선택 신호(CS)를 상기 메모리 장치(320)로 제공함으로써 상기 메모리 장치(320)를 액세스할 수 있다. 상기 메모리 장치(320)는 상기 메모리 컨트롤러(310)에 의해 액세스되었을 때 상기 데이터 클럭 신호(WCK, WCKB)를 수신할 수 있다. 상기 메모리 컨트롤러(310)는 상기 메모리 장치(320)를 액세스한 후, 상기 데이터 클럭 인에이블 신호(WCKS)를 상기 메모리 장치(320)로 제공할 수 있다. 상기 메모리 장치(320)는 상기 데이터 클럭 인에이블 신호(WCKS)에 기초하여 상기 시스템 클럭 신호(SCK, SCKB)와 상기 데이터 클럭 신호(WCK, WCKB)를 동기시킬 수 있다. 상기 메모리 컨트롤러(310)는 상기 메모리 장치(320)가 상기 시스템 클럭 신호(SCK, SCKB)와 상기 데이터 클럭 신호(WCK, WCKB)를 동기시키는 시간을 감소시키기 위해 상기 데이터 클럭 인에이블 신호(WCKS)를 정의하고, 상기 데이터 클럭 인에이블 신호(WCKS)를 상기 메모리 장치(320)로 제공할 수 있다. 상기 메모리 컨트롤러(310)는 상기 데이터 클럭 인에이블 신호(WCKS)를 소정 타이밍에 인에이블시킬 수 있다. 예를 들어, 상기 메모리 컨트롤러(310)는 상기 시스템 클럭 신호(SCK)와 상기 데이터 클럭 신호(WCK)가 모두 로우 레벨인 구간에서 상기 데이터 클럭 인에이블 신호(WCKS)를 인에이블시킬 수 있다. 상기 데이터 클럭 인에이블 신호(WCKS)가 인에이블되는 시점은 후술하기로 한다. 상기 메모리 장치(320)는 상기 데이터 클럭 인에이블 신호(WCKS)에 기초하여 상기 시스템 클럭 신호(SCK, SCKB)와 상기 데이터 클럭 신호(WCK, WCKB)를 빠르게 동기시킬 수 있다.

상기 메모리 장치(320)는 내부 클럭 생성 회로(321), 동기 인에이블 회로(322) 및 데이터 입출력 회로(323)를 포함할 수 있다. 상기 내부 클럭 생성 회로(321)는 상기 데이터 클럭 버스(302)와 연결되고, 상기 데이터 클럭 버스(302)를 통해 상기 데이터 클럭 신호(WCK, WCKB)를 수신할 수 있다. 상기 내부 클럭 생성 회로(321)는 상기 데이터 클럭 신호(WCK, WCKB)를 주파수 분주하여 복수의 내부 클럭 신호(INCK)를 생성할 수 있다. 상기 내부 클럭 생성 회로(321)의 활성화 여부와 상기 내부 클럭 생성 회로(321)의 활성화 시점은 상기 동기 인에이블 회로(322)에 의해 제어될 수 있다. 상기 내부 클럭 생성 회로(321)는 제 1 인에이블 신호(EN1) 및 제 2 인에이블 신호(EN2)를 수신할 수 있다. 상기 내부 클럭 생성 회로(321)는 상기 제 1 인에이블 신호(EN1)에 기초하여 부분적으로 활성화될 수 있고, 부분적으로 활성화된 상태에서 상기 제 2 인에이블 신호(EN2)에 기초하여 완전하게 활성화될 수 있다. 예를 들어, 상기 내부 클럭 생성 회로(321)는 상기 제 1 인에이블 신호(EN1)가 인에이블되었을 때 상기 데이터 클럭 신호(WCK, WCKB)를 수신할 수 있고, 상기 제 2 인에이블 신호(EN2)가 인에이블되었을 때 상기 데이터 클럭 신호(WCK, WCKB)를 분주하여 상기 복수의 내부 클럭 신호(INCK)를 생성할 수 있다.

상기 동기 인에이블 회로(322)는 상기 칩 선택 신호(CS) 및 상기 데이터 클럭 인에이블 신호(WCKS)를 수신하고, 상기 칩 선택 신호(CS) 및 상기 데이터 클럭 인에이블 신호(WCKS)에 기초하여 상기 내부 클럭 생성 회로(321)를 활성화시킬 수 있다. 상기 동기 인에이블 회로(322)는 상기 칩 선택 신호(CS) 및 상기 데이터 클럭 인에이블 신호(WCKS)에 기초하여 상기 제 1 인에이블 신호(EN1) 및 제 2 인에이블 신호(EN2)를 생성할 수 있다. 상기 동기 인에이블 회로(322)는 상기 칩 선택 신호(CS)에 기초하여 상기 제 1 인에이블 신호(EN1)를 생성하고, 상기 데이터 클럭 인에이블 신호(WCKS)에 기초하여 상기 제 2 인에이블 신호(EN2)를 생성할 수 있다. 상기 동기 인에이블 회로(322)는 상기 칩 선택 신호(CS)가 인에이블되었을 때 상기 제 1 인에이블 신호(EN1)를 인에이블시키고, 상기 데이터 클럭 인에이블 신호(WCKS)가 인에이블되었을 때 상기 제 2 인에이블 신호(EN2)를 인에이블시킬 수 있다. 일 실시 예에서, 상기 동기 인에이블 회로(322)는 상기 칩 선택 신호(CS)와 함께 수신되는 상기 커맨드 어드레스 신호(CA) 및 상기 데이터 클럭 인에이블 신호(WCKS)에 기초하여 상기 내부 클럭 생성 회로(321)를 활성화시킬 수 있다. 상기 동기 인에이블 회로(322)는 상기 커맨드 어드레스 신호(CA)에 기초하여 상기 제 1 인에이블 신호(EN1)를 생성하고, 상기 데이터 클럭 인에이블 신호(WCKS)에 기초하여 상기 제 2 인에이블 신호(EN2)를 생성할 수 있다. 일 실시 예에서, 상기 동기 인에이블 회로(322)는 상기 칩 선택 신호(CS), 상기 커맨드 어드레스 신호(CA) 및 상기 데이터 클럭 인에이블 신호(WCKS)에 기초하여 상기 내부 클럭 생성 회로(321)를 활성화시킬 수 있다. 상기 동기 인에이블 회로(322)는 상기 칩 선택 신호(CS) 및 상기 커맨드 어드레스 신호(CA)에 기초하여 상기 제 1 인에이블 신호(EN1)를 생성하고, 상기 데이터 클럭 인에이블 신호(WCKS)에 기초하여 상기 제 2 인에이블 신호(EN2)를 생성할 수 있다.

상기 데이터 입출력 회로(323)는 상기 내부 클럭 생성 회로(321)로부터 상기 복수의 내부 클럭 신호(INCK)를 수신할 수 있다. 상기 데이터 입출력 회로(323)는 상기 데이터 버스(306)를 통해 상기 메모리 컨트롤러(310)와 연결될 수 있다. 상기 데이터 입출력 회로(323)는 상기 복수의 내부 클럭 신호(INCK)에 동기하여 상기 데이터 버스(306)를 통해 상기 메모리 컨트롤러(310)로부터 전송된 상기 데이터(DQ)를 수신할 수 있다. 상기 데이터 입출력 회로(323)는 상기 복수의 내부 클럭 신호(INCK)에 동기하여 상기 데이터 버스(306)를 통해 상기 데이터(DQ)를 상기 메모리 컨트롤러(310)로 전송할 수 있다.

도 4는 도 3에 도시된 내부 클럭 생성 회로(321) 및 동기 인에이블 회로(322)의 구성 요소 및 연결관계를 보여주는 도면이다. 도 4를 참조하면, 상기 내부 클럭 생성 회로(321)는 클럭 버퍼(411) 및 클럭 분주 회로(412)를 포함할 수 있다. 상기 클럭 버퍼(411)는 도 3의 상기 데이터 클럭 버스(302)와 연결되고, 상기 데이터 클럭 버스(302)를 통해 상기 데이터 클럭 신호(WCK, WCKB)를 수신할 수 있다. 상기 클럭 버퍼(411)는 상기 데이터 클럭 신호(WCK)와 상보 신호(WCKB)를 차동 증폭하여 상기 데이터 클럭 신호(WCK, WCKB)를 수신할 수 있다. 상기 클럭 분주 회로(412)는 상기 클럭 버퍼(411)와 연결되어 상기 클럭 버퍼(411)를 통해 수신된 상기 데이터 클럭 신호(WCK, WCKB)를 수신할 수 있다. 상기 클럭 분주 회로(412)는 상기 데이터 클럭 신호(WCK, WCKB)를 주파수 분주하여 상기 복수의 내부 클럭 신호(INCK)를 생성할 수 있다. 상기 클럭 분주 회로(412)는 상기 데이터 클럭 신호(WCK, WCKB)를 2n배 분주하여 상기 복수의 내부 클럭 신호(INCK)를 생성할 수 있다. 여기서, n은 1 이상의 임의의 정수일 수 있다.

상기 동기 인에이블 회로(322)는 버퍼 인에이블 회로(421) 및 클럭 인에이블 제어 회로(422)를 포함할 수 있다. 상기 버퍼 인에이블 신호(421)는 도 3의 상기 칩 선택 버스(304)와 연결되고, 상기 칩 선택 버스(304)를 통해 상기 칩 선택 신호(CS)를 수신할 수 있다. 상기 버퍼 인에이블 회로(421)는 상기 칩 선택 신호(CS)에 기초하여 상기 제 1 인에이블 신호(EN1)를 생성할 수 있다. 상기 버퍼 인에이블 회로(421)는 상기 칩 선택 신호(CS)가 인에이블되면 상기 제 1 인에이블 신호(EN1)를 인에이블시킬 수 있다. 상기 버퍼 인에이블 회로(421)는 상기 칩 선택 신호(CS)를 래치하여 상기 제 1 인에이블 신호의 인에이블 상태를 유지시킬 수 있다. 상기 클럭 인에이블 제어 회로(422)는 상기 데이터 클럭 인에이블 신호(WCKS)를 수신할 수 있다. 상기 클럭 인에이블 제어 회로(422)는 기준 전압(VREF)을 더 수신하고, 상기 데이터 클럭 인에이블 신호(WCKS)와 상기 기준 전압(VREF)을 차동 증폭하여 상기 데이터 클럭 인에이블 신호(WCKS)를 수신할 수 있다. 상기 기준 전압(VREF)은 상기 데이터 클럭 인에이블 신호(WCKS)가 스윙하는 범위의 중간에 대응하는 전압 레벨을 가질 수 있다. 상기 클럭 인에이블 제어 회로(422)는 상기 데이터 클럭 인에이블 신호(WCKS)에 기초하여 상기 제 2 인에이블 신호(EN2)를 생성할 수 있다. 상기 클럭 인에이블 제어 회로(422)는 상기 데이터 클럭 인에이블 신호(WCKS)가 인에이블되었을 때 상기 제 2 인에이블 신호(EN2)를 인에이블시킬 수 있다. 상기 클럭 인에이블 제어 회로(422)는 상기 데이터 클럭 인에이블 신호(WCKS)를 래치하여 상기 제 2 인에이블 신호(EN2)의 인에이블 상태를 유지시킬 수 있다. 일 실시 예에서, 상기 클럭 인에이블 제어 회로(422)는 상기 제 1 인에이블 신호(EN1)에 기초하여 활성화될 수 있다. 상기 클럭 인에이블 제어 회로(422)는 상기 제 1 인에이블 신호(EN1)에 기초하여 생성된 인에이블 펄스 신호(EN1P)를 수신하고, 상기 인에이블 펄스 신호(EN1P)에 기초하여 활성화될 수 있다. 상기 클럭 인에이블 제어 회로(422)는 상기 인에이블 펄스 신호(EN1P)에 기초하여 활성화되었을 때, 상기 데이터 클럭 인에이블 신호(WCKS)로부터 상기 제 2 인에이블 신호(EN2)를 생성할 수 있다. 상기 버퍼 인에이블 회로(421)는 상기 제 1 인에이블 신호(EN1)에 기초하여 상기 인에이블 펄스 신호(EN1P)를 더 생성할 수 있다. 상기 버퍼 인에이블 회로(421)는 상기 제 1 인에이블 신호(EN1)가 인에이블되었을 때 인에이블되고 소정 시간 동안 인에이블 상태를 유지하는 상기 인에이블 펄스 신호(EN1P)를 생성할 수 있다.

상기 클럭 버퍼(411)는 상기 제 1 인에이블 신호(EN1)를 수신하고, 상기 클럭 분주 회로(412)는 상기 제 2 인에이블 신호(EN2)를 수신할 수 있다. 상기 클럭 버퍼(411)는 상기 제 1 인에이블 신호(EN1)에 기초하여 활성화될 수 있다. 상기 클럭 버퍼(411)는 상기 제 1 인에이블 신호(EN1)가 인에이블되었을 때 활성화되어 상기 데이터 클럭 신호(WCK, WCKB)를 수신할 수 있다. 상기 클럭 분주 회로(412)는 상기 제 1 인에이블 신호(EN1)가 인에이블되면, 상기 클럭 버퍼(411)를 통해 상기 데이터 클럭 신호(WCK, WCKB)를 수신하지만, 분주 동작을 수행하지 않고 상기 복수의 내부 클럭 신호(INCK)를 생성하지 않을 수 있다. 상기 클럭 분주 회로(412)는 상기 제 2 인에이블 신호(EN2)에 기초하여 활성화될 수 있다. 상기 클럭 분주 회로(412)는 상기 제 2 인에이블 신호(EN2)가 인에이블되었을 때 활성화되어 상기 데이터 클럭 신호(WCK, WCKB)를 분주하여 상기 복수의 내부 클럭 신호(INCK)를 생성할 수 있다. 일 실시 예에서, 상기 클럭 버퍼(411)는 상기 제 1 및 제 2 인에이블 신호(EN1, EN2)를 모두 수신할 수 있다. 상기 클럭 버퍼(411)는 상기 제 1 인에이블 신호(EN1)에 기초하여 부분적으로 활성화될 수 있고, 상기 제 2 인에이블 신호(EN2)에 기초하여 완전하게 활성화될 수 있다. 예를 들어, 상기 클럭 버퍼(411)는 복수의 차동 증폭 스테이지를 포함할 수 있고, 상기 복수의 차동 증폭 스테이지 중 일부는 상기 제 1 인에이블 신호(EN1)에 기초하여 활성화되고, 상기 복수의 차동 증폭 스테이지 중 나머지는 상기 제 2 인에이블 신호(EN2)에 기초하여 활성화될 수 있다. 일 실시 예에서, 상기 클럭 분주 회로(412)는 상기 제 1 및 제 2 인에이블 신호(EN1, EN2)를 모두 수신할 수 있다. 상기 클럭 분주 회로(412)는 상기 제 1 인에이블 신호(EN1)에 기초하여 부분적으로 활성화될 수 있고, 상기 제 2 인에이블 신호(EN2)에 기초하여 완전하게 활성화될 수 있다. 예를 들어, 상기 클럭 분주 회로(412)는 상기 데이터 클럭 신호(WCK, WCKB)를 버퍼링하는 버퍼와 버퍼링된 신호를 분주하는 분주기를 포함할 수 있다. 상기 버퍼는 상기 제 1 인에이블 신호(EN1)에 기초하여 활성화되고, 상기 분주기는 상기 제 2 인에이블 신호(EN2)에 기초하여 활성화될 수 있다.

도 5는 본 발명의 실시 예에 따른 메모리 시스템(300)의 동작을 보여주는 타이밍도이다. 도 3 내지 5를 참조하여, 본 발명의 실시 예에 따른 메모리 시스템(300)의 동작을 설명하면 다음과 같다. 상기 메모리 컨트롤러(310)는 메모리 액세스를 위해 상기 메모리 장치(320)로 상기 칩 선택 신호(CS)를 제공할 수 있다. 상기 버퍼 인에이블 회로(421)는 상기 칩 선택 신호(CS)에 기초하여 상기 제 1 인에이블 신호(EN1)를 생성할 수 있다. 상기 버퍼 인에이블 회로(421)는 상기 제 1 인에이블 신호(EN1)에 기초하여 상기 인에이블 펄스 신호(EN1P)를 생성할 수 있다. 상기 제 1 인에이블 신호(EN1)가 인에이블되면, 상기 클럭 버퍼(411)가 활성화되어 상기 데이터 클럭 버스(302)를 통해 전송된 상기 데이터 클럭 신호(WCK, WCKB)를 수신할 수 있다. 상기 클럭 인에이블 제어 회로(422)는 상기 인에이블 펄스 신호(EN1P)에 기초하여 활성화될 수 있다. 상기 메모리 컨트롤러(310)는 상기 메모리 액세스 이후에 상기 데이터 클럭 인에이블 신호(WCKS)를 상기 메모리 장치(320)로 제공할 수 있다. 상기 클럭 인에이블 제어 회로(422)는 상기 데이터 클럭 인에이블 신호(WCKS)에 기초하여 상기 제 2 인에이블 신호(EN2)를 인에이블시킬 수 있다. 상기 클럭 분주 회로(412)는 상기 제 2 인에이블 신호(EN2)가 인에이블되면 활성화되어 상기 데이터 클럭 신호(WCK, WCKB)를 분주하여 상기 복수의 내부 클럭 신호(INCK)를 생성할 수 있다. 상기 메모리 컨트롤러(310)는 시스템 클럭 신호(SCK) 및 상기 데이터 클럭 신호(WCK)가 모두 로우 로직 레벨(L)일 때 상기 데이터 클럭 인에이블 신호(WCKS)를 인에이블시킬 수 있다. 상기 클럭 분주 회로(412)는 상기 데이터 클럭 인에이블 신호(WCKS)가 인에이블되었을 때 활성화되므로, 상기 클럭 분주 회로(412)의 분주 동작과 상기 복수의 내부 클럭 신호(INCK)는 상기 데이터 클럭 인에이블 신호(WCKS)가 인에이블된 후 발생하는 상기 데이터 클럭 신호(WCK)의 라이징 에지에 동기될 수 있다. 상기 데이터 클럭 신호(WCK)의 라이징 에지는 상기 시스템 클럭 신호(SCK)의 라이징 에지와 동기되므로, 상기 시스템 클럭 신호(SCK), 상기 데이터 클럭 신호(WCK) 및 상기 복수의 내부 클럭 신호(INCK)의 라이징 에지는 모두 동기될 수 있다. 상기 메모리 컨트롤러(310)는 상기 메모리 장치(320)로 상기 데이터 클럭 인에이블 신호(WCKS)를 제공함으로써, 상기 메모리 장치(320)가 상기 시스템 클럭 신호(SCK), 상기 데이터 클럭 신호(WCK) 및 상기 복수의 내부 클럭 신호(INCK)를 빠르게 동기시킬 수 있도록 할 수 있다. 따라서, 도 2에 도시된 상기 정적 구간(Ts)과 상기 하프 레이트 구간(Th)이 필요하지 않게 되어 상기 메모리 시스템(300)의 퍼포먼스를 개선할 수 있다.

도 6은 본 발명의 실시 예에 따른 데이터 클럭 인에이블 신호(WCKS)의 인에이블 구간을 보여주는 타이밍도이다. 도 6을 참조하면, 상기 데이터 클럭 인에이블 신호(WCKS)는 상기 시스템 클럭 신호(SCK)와 상기 데이터 클럭 신호(WCK)가 모두 로우 로직 레벨일 때, 상기 데이터 클럭 신호(WCK)의 로직 레벨 구간의 중간 지점(A)에서 인에이블되는 것이 가장 바람직하다. 상기 시스템 클럭 신호(SCK)가 로우 로직 레벨일 때, 상기 데이터 클럭 인에이블 신호(WCKS)는 상기 데이터 클럭 신호(WCK)가 로우 로직 레벨인 구간 중 어느 곳에서라도 인에이블될 수 있다. B는 상기 시스템 클럭 신호(SCK)가 로우 로직 레벨일 때, 상기 데이터 클럭 신호(WCK)가 하이 로직 레벨이고, 상기 데이터 클럭 신호(WCK)의 하이 로직 레벨 구간의 중간 지점일 수 있다. B'은 상기 시스템 클럭 신호(SCK) 및 상기 데이터 클럭 신호(WCK)가 모두 하이 로직 레벨일 때, 상기 데이터 클럭 신호(WCK)의 하이 로직 레벨 구간이 중간 지점일 수 있다. B 및 B'은 안정 상태와 준안정 상태를 구분하는 경계일 수 있다. 상기 클럭 인에이블 제어 회로(422)가 상기 데이터 클럭 인에이블 신호(WCKS)를 수신하여 상기 제 2 인에이블 신호(EN2)를 생성하고, 상기 클럭 분주 회로(412)가 상기 데이터 클럭 신호(WCK, WCKB)를 분주할 때까지는 지연 시간이 존재할 수 있다. 상기 지연 시간을 고려할 때, 상기 데이터 클럭 인에이블 신호(WCKS)가 상기 B와 B'사이에서 인에이블되어도 상기 메모리 장치(320)는 정상적으로 상기 시스템 클럭 신호(SCK)와 상기 데이터 클럭 신호(WCK)를 동기시킬 수 있다. 하지만, B와 B'을 벗어나는 구간에서 상기 데이터 클럭 인에이블 신호(WCKS)가 인에이블되면, 상기 클럭 분주 회로(412)로부터 생성되는 상기 복수의 내부 클럭 신호(INCK)는 상기 시스템 클럭 신호(SCK)에 동기될 수도 있지만 동기되지 않을 수도 있는 준안정 상태가 될 수 있다. C는 상기 시스템 클럭 신호(SCK)가 하이 로직 레벨에서 로우 로직 레벨로 천이하고 상기 데이터 클럭 신호(WCK)가 로우 로직 레벨에서 하이 로직 레벨로 천이하는 시점일 수 있고, C'은 상기 시스템 클럭 신호(SCK)가 로우 로직 레벨에서 하이 로직 레벨로 천이하고 상기 데이터 클럭 신호(WCK)가 하이 로직 레벨에서 로우 로직 레벨로 천이하는 시점일 수 있다. C와 C'은 준안정 상태와 페일 (fail)을 구분하는 경계일 수 있다. C와 C'을 벗어나는 구간에서 상기 데이터 클럭 인에이블 신호(WCKS)가 인에이블되면, 상기 클럭 분주 회로(412)로부터 생성되는 상기 복수의 내부 클럭 신호(INCK)는 상기 시스템 클럭 신호(SCK)에 동기되지 못할 수 있다. 상기 메모리 컨트롤러(310)는 B와 B' 사이에서 상기 데이터 클럭 인에이블 신호(WCKS)를 인에이블시킬 수 있다. 상기 데이터 클럭 인에이블 신호(WCKS)가 인에이블 될 수 있는 최대 구간은 상기 시스템 클럭 신호(SCK)가 로우 로직 레벨로 천이한 후 0.5UI (Unit Interval) 가 경과된 시점부터 상기 시스템 클럭 신호(SCK)가 하이 로직 레벨로 천이한 후 0.5UI 가 경과된 시점까지의 구간 사이일 수 있다. 1UI는 상기 데이터 클럭 신호(WCK)의 반 주기에 대응할 수 있다. 도 3에 도시된 상기 메모리 컨트롤러(310)는 상기 메모리 장치(320)의 종류 및 특성에 따라 상기 데이터 클럭 인에이블 신호(WCKS)가 인에이블되는 타이밍을 다양하게 변화시킬 수 있다. 예를 들어, 상기 메모리 컨트롤러(310)는 상기 메모리 장치(320)와 트레이닝 동작을 수행하여 상기 데이터 클럭 인에이블 신호(WCKS)가 인에이블되는 최적의 타이밍을 결정할 수 있다.

도 7은 본 발명의 실시 예에 따른 메모리 시스템(700)의 구성을 보여주는 도면이다. 도 7은 본 발명의 기술적 특징을 나타낼 수 있는 필수적인 구성요소만이 도시되어 있으며, 도 2에 도시된 것과 같이 다른 신호 버스 및 다른 내부 회로들을 포함할 수 있다. 도 7을 참조하면, 상기 메모리 시스템(700)은 메모리 컨트롤러(710), 제 1 랭크(720) 및 제 2 랭크(730)를 포함할 수 있다. 상기 제 1 랭크(710)는 제 1 메모리 장치를 포함할 수 있고, 상기 제 2 랭크(720)는 제 2 메모리 장치를 포함할 수 있다. 상기 메모리 컨트롤러(710)는 데이터 클럭 버스(702), 제 1 칩 선택 버스(703), 제 2 칩 선택 버스(704) 및 데이터 클럭 인에이블 버스(705)를 통해 상기 제 1 및 제 2 랭크(720, 730)와 연결될 수 있다. 상기 제 1 랭크(720)는 상기 데이터 클럭 버스(702), 제 1 칩 선택 버스(703) 및 상기 데이터 클럭 인에이블 버스(705)를 통해 상기 메모리 컨트롤러(710)와 연결될 수 있다. 상기 제 2 랭크(730)는 상기 데이터 클럭 버스(702), 제 2 칩 선택 버스(704) 및 상기 데이터 클럭 인에이블 버스(705)를 통해 상기 메모리 컨트롤러(710)와 연결될 수 있다. 상기 메모리 컨트롤러(710)는 상기 데이터 클럭 버스(702)를 통해 데이터 클럭 신호(WCK, WCKB)를 상기 제 1 및 제 2 랭크(720, 730)로 제공하고, 상기 데이터 클럭 인에이블 버스(705)를 통해 데이터 클럭 인에이블 신호(WCKS)를 상기 제 1 및 제 2 랭크(720, 730)로 제공할 수 있다. 상기 메모리 컨트롤러(710)는 상기 제 1 칩 선택 버스(703)를 통해 제 1 칩 선택 신호(CS1)를 상기 제 1 랭크(720)로 제공할 수 있다. 상기 메모리 컨트롤러(710)는 상기 제 2 칩 선택 버스(704)를 통해 제 2 칩 선택 신호(CS2)를 상기 제 2 랭크(730)로 제공할 수 있다. 상기 메모리 컨트롤러(710)는 상기 제 1 랭크(720)를 액세스하기 위해 상기 제 1 칩 선택 신호(CS1)를 상기 제 1 랭크(720)로 제공할 수 있다. 상기 메모리 컨트롤러(710)는 상기 제 2 랭크(730)를 액세스하기 위해 상기 제 2 칩 선택 신호(CS2)를 상기 제 2 랭크(730)로 제공할 수 있다.

상기 메모리 컨트롤러(710)는 상기 제 1 칩 선택 신호(CS1)를 제공하여 상기 제 1 랭크(720)를 액세스하고, 상기 제 1 랭크(720)가 액세스 된 이후, 상기 데이터 클럭 인에이블 신호(WCKS)를 상기 제 1 랭크(720)로 제공할 수 있다. 상기 제 2 랭크(730)는 액세스되지 않았기 때문에, 상기 메모리 컨트롤러(710)로부터 상기 데이터 클럭 인에이블 신호(WCKS)가 제공되더라도 상기 제 2 랭크(730)는 상기 데이터 클럭 인에이블 신호(WCKS)를 수신하지 않을 수 있다. 상기 제 1 랭크(720)는 상기 데이터 클럭 인에이블 신호(WCKS)에 기초하여 시스템 클럭 신호와 상기 데이터 클럭 신호(WCKS)를 동기시킬 수 있다. 상기 제 1 랭크(720)는 상기 데이터 클럭 신호(WCK)로부터 복수의 내부 클럭 신호(INCK)를 생성할 수 있다. 상기 제 1 랭크(720)는 상기 데이터 클럭 인에이블 신호(WCKS)에 기초하여 상기 복수의 내부 클럭 신호(INCK)를 생성하여 상기 시스템 클럭 신호, 상기 데이터 클럭 신호(WCK) 및 상기 복수의 내부 클럭 신호(INCK)를 모두 동기시킬 수 있다.

상기 메모리 컨트롤러(710)는 상기 제 2 칩 선택 신호(CS2)를 제공하여 상기 제 2 랭크(730)를 액세스하고, 상기 제 2 랭크(730)가 액세스 된 이후, 상기 데이터 클럭 인에이블 신호(WCKS)를 상기 제 2 랭크(730)로 제공할 수 있다. 상기 제 1 랭크(720)는 액세스되지 않았기 때문에, 상기 메모리 컨트롤러(710)로부터 상기 데이터 클럭 인에이블 신호(WCKS)가 제공되더라도 상기 제 1 랭크(720)는 상기 데이터 클럭 인에이블 신호(WCKS)를 수신하지 않을 수 있다. 상기 제 2 랭크(730)는 상기 데이터 클럭 인에이블 신호(WCKS)에 기초하여 상기 시스템 클럭 신호와 상기 데이터 클럭 신호(WCK)를 동기시킬 수 있다. 상기 제 2 랭크(730)는 상기 데이터 클럭 신호(WCK)로부터 복수의 내부 클럭 신호(INCK)를 생성할 수 있다. 상기 제 2 랭크(730)는 상기 데이터 클럭 인에이블 신호(WCKS)에 기초하여 상기 복수의 내부 클럭 신호(INCK)를 생성하여 상기 시스템 클럭 신호, 상기 데이터 클럭 신호(WCK) 및 상기 복수의 내부 클럭 신호(INCK)를 모두 동기시킬 수 있다.

상기 메모리 컨트롤러(710)는 상기 제 1 및 제 2 칩 선택 신호(CS1, CS2) 중 하나를 제공하여 상기 제 1 및 제 2 랭크(720, 730) 중 하나에 대한 제 1 액세스를 수행한 후 상기 데이터 클럭 인에이블 신호(WCKS)를 인에이블시키고, 상기 제 1 및 제 2 칩 선택 신호(CS1, CS2) 중 하나를 제공하여 상기 제 1 및 제 2 랭크(720, 730) 중 하나에 대한 제 2 액세스가 수행되기 전에 상기 데이터 클럭 인에이블 신호(WCKS)를 디스에이블시킬 수 있다. 일 실시 예에서, 상기 메모리 컨트롤러(710)는 상기 제 2 액세스가 수행되는 것과 동시에 상기 데이터 클럭 인에이블 신호(WCKS)를 디스에이블시킬 수 있다. 일 실시 예에서, 상기 메모리 컨트롤러(710)는 상기 제 1 및 제 2 칩 선택 신호(CS1, CS2) 중 하나를 제공하여 상기 제 1 및 제 2 랭크(720, 730) 중 하나에 대한 제 1 액세스를 수행한 후 상기 데이터 클럭 인에이블 신호(WCKS)를 로우 로직 레벨로부터 하이 로직 레벨로 천이시키고, 상기 제 1 및 제 2 칩 선택 신호(CS1, CS2) 중 다른 하나를 제공하여 제 2 액세스를 수행할 때 상기 데이터 클럭 인에이블 신호(WCKS)를 하이 로직 레벨로부터 로우 로직 레벨로 천이시킬 수 있다. 상기 제 1 및 제 2 랭크(720, 730) 중 상기 하나는 상기 데이터 클럭 인에이블 신호(WCKS)의 라이징 에지에 동기하여 상기 시스템 클럭 신호 및 상기 데이터 클럭 신호(WCK, WCKB)를 동기시킬 수 있다. 상기 제 1 및 제 2 랭크(720, 730) 중 상기 다른 하나는 상기 데이터 클럭 인에이블 신호(WCKS)의 폴링 에지에 동기하여 상기 시스템 클럭 신호 및 상기 데이터 클럭 신호(WCK, WCKB)를 동기시킬 수 있다. 상기 실시 예에서, 상기 메모리 컨트롤러(710)는 상기 제 1 액세스에서 상기 제 1 랭크(720)를 액세스하고 상기 제 2 액세스에서 다시 상기 제 1 랭크(720)를 액세스할 때, 상기 제 1 액세스가 수행된 후 상기 제 2 액세스가 수행되기 이전 또는 상기 제 2 액세스가 수행되는 것과 동시에 상기 데이터 클럭 인에이블 신호(WCKS)를 하이 로직 레벨에서 로우 로직 레벨로 천이시킬 수 있다.

상기 제 1 랭크(720)는 적어도 내부 클럭 생성 회로(721) 및 동기 인에이블 회로(722)를 포함할 수 있다. 상기 내부 클럭 생성 회로(721)는 상기 데이터 클럭 신호(WCK, WCKB)를 수신하고, 상기 데이터 클럭 신호(WCK, WCKB)에 기초하여 상기 복수의 내부 클럭 신호(INCK)를 생성할 수 있다. 상기 동기 인에이블 회로(722)는 상기 제 1 칩 선택 신호(CS1) 및 상기 데이터 클럭 인에이블 신호(WCKS)를 수신하고, 상기 제 1 칩 선택 신호(CS1) 및 상기 데이터 클럭 인에이블 신호(WCKS)에 기초하여 제 1 인에이블 신호(EN1) 및 제 2 인에이블 신호(EN2)를 생성할 수 있다. 상기 내부 클럭 생성 회로(721)는 상기 제 1 및 제 2 인에이블 신호(EN1, EN2)에 기초하여 활성화되었을 때, 상기 데이터 클럭 신호(WCK, WCKB)로부터 상기 복수의 내부 클럭 신호(INCK)를 생성할 수 있다. 상기 내부 클럭 생성 회로(721) 및 상기 동기 인에이블 회로(722)는 도 4에 도시된 내부 클럭 생성 회로(321) 및 동기 인에이블 회로(322)와 실질적으로 동일한 구성을 갖고 실질적으로 동일한 기능을 수행할 수 있다.

상기 제 2 랭크(730)는 적어도 내부 클럭 생성 회로(731) 및 동기 인에이블 회로(732)를 포함할 수 있다. 상기 내부 클럭 생성 회로(731)는 상기 데이터 클럭 신호(WCK, WCKB)를 수신하고, 상기 데이터 클럭 신호(WCK, WCKB)에 기초하여 상기 복수의 내부 클럭 신호(INCK)를 생성할 수 있다. 상기 동기 인에이블 회로(732)는 상기 제 2 칩 선택 신호(CS2) 및 상기 데이터 클럭 인에이블 신호(WCKS)를 수신하고, 상기 제 2 칩 선택 신호(CS2) 및 상기 데이터 클럭 인에이블 신호(WCKS)에 기초하여 제 1 인에이블 신호(EN1) 및 제 2 인에이블 신호(EN2)를 생성할 수 있다. 상기 내부 클럭 생성 회로(731)는 상기 제 1 및 제 2 인에이블 신호(EN1, EN2)에 기초하여 활성화되었을 때, 상기 데이터 클럭 신호(WCK, WCKB)로부터 상기 복수의 내부 클럭 신호(INCK)를 생성할 수 있다. 상기 내부 클럭 생성 회로(731) 및 상기 동기 인에이블 회로(732)는 도 4에 도시된 내부 클럭 생성 회로(321) 및 동기 인에이블 회로(322)와 실질적으로 동일한 구성을 갖고 실질적으로 동일한 기능을 수행할 수 있다.

도 8은 도 7에 도시된 메모리 시스템(700)의 동작을 보여주는 타이밍도이다. 도 7 및 도 8을 참조하여 본 발명의 실시 예에 따른 메모리 시스템(700)의 동작을 설명하면 다음과 같다. 상기 메모리 컨트롤러(700)는 상기 제 1 랭크(720)를 액세스하기 위해 상기 제 1 칩 선택 신호(CS1)를 제공하고, 상기 제 1 랭크(720)의 상기 동기 인에이블 회로(722)는 상기 제 1 칩 선택 신호(CS1)에 기초하여 제 1 인에이블 신호(EN1)를 인에이블시킬 수 있다. 상기 제 1 랭크(720)의 상기 내부 클럭 생성 회로(721)는 상기 제 1 인에이블 신호(EN1)가 인에이블되었을 때 상기 데이터 클럭 신호(WCK, WCKB)를 수신할 수 있다. 상기 메모리 컨트롤러(710)는 상기 제 1 랭크(720)를 액세스한 이후 상기 데이터 클럭 인에이블 신호(WCKS)를 인에이블시킬 수 있다. 상기 제 1 랭크(720)의 상기 동기 인에이블 회로(722)는 상기 데이터 클럭 인에이블 신호(WCKS)에 기초하여 상기 제 2 인에이블 신호(EN2(제 1 랭크))를 인에이블 시킬 수 있다. 상기 제 1 랭크(720)의 상기 내부 클럭 생성 회로(721)는 상기 제 2 인에이블 신호(EN2(제 1 랭크))가 인에이블되었을 때 상기 데이터 클럭 신호(WCK, WCKB)로부터 상기 복수의 내부 클럭 신호(INCK)를 생성하므로, 상기 시스템 클럭 신호(SCK), 상기 데이터 클럭 신호(WCK) 및 상기 복수의 내부 클럭 신호(INCK)는 모두 동기될 수 있다. 상기 제 1 랭크(720)가 액세스 되는 중에 상기 메모리 컨트롤러(710)는 상기 제 2 칩 선택 신호(CS2)를 제공하여 상기 제 2 랭크(730)를 액세스할 수 있다. 상기 메모리 컨트롤러(710)는 상기 제 2 칩 선택 신호(CS2)를 제공하기 전에 상기 데이터 클럭 인에이블 신호(WCKS)를 디스에이블시킬 수 있다. 상기 메모리 컨트롤러(710)는 상기 제 2 칩 선택 신호(CS2)가 제공되기 전이라면 어느 때라도 상기 데이터 클럭 인에이블 신호(WCKS)를 디스에이블시킬 수 있다. 상기 메모리 컨트롤러(710)는 제 1 액세스 이후에 인에이블되었던 상기 데이터 클럭 인에이블 신호(WCKS)를 제 2 액세스 이전에 디스에이블시킬 수 있다. 상기 제 2 랭크(730)의 상기 동기 인에이블 회로(732)는 상기 제 2 칩 선택 신호(CS2)에 기초하여 제 1 인에이블 신호(EN1)를 인에이블시킬 수 있다. 상기 제 2 랭크(730)의 상기 내부 클럭 생성 회로(731)는 상기 제 1 인에이블 신호(EN1)가 인에이블되었을 때 상기 데이터 클럭 신호(WCK, WCKB)를 수신할 수 있다. 상기 메모리 컨트롤러(710)는 상기 제 2 랭크(730)를 액세스한 이후 상기 데이터 클럭 인에이블 신호(WCKS)를 인에이블시킬 수 있다. 상기 제 2 랭크(730)의 상기 동기 인에이블 회로(732)는 상기 데이터 클럭 인에이블 신호(WCKS)에 기초하여 상기 제 2 인에이블 신호(EN2(제 2 랭크))를 인에이블 시킬 수 있다. 상기 제 2 랭크(730)의 상기 내부 클럭 생성 회로(731)는 상기 제 2 인에이블 신호(EN2(제 2 랭크))가 인에이블되었을 때 상기 데이터 클럭 신호(WCK, WCKB)로부터 상기 복수의 내부 클럭 신호(INCK)를 생성하므로, 상기 시스템 클럭 신호(SCK), 상기 데이터 클럭 신호(WCK) 및 상기 복수의 내부 클럭 신호(INCK)는 모두 동기될 수 있다. 상기 메모리 컨트롤러(710)는 다음 액세스가 수행되기 전에 상기 데이터 클럭 인에이블 신호(WCKS)를 디스에이블시킬 수 있다.

도 9는 도 7에 도시된 제 1 랭크(720)의 내부 클럭 생성 회로(721) 및 동기 인에이블 회로(722)의 구성요소 및 연결관계를 보여주는 도면이다. 도 9를 참조하면, 상기 내부 클럭 생성 회로(721)는 클럭 버퍼(911) 및 클럭 분주 회로(912)를 포함할 수 있다. 상기 클럭 버퍼(911)는 상기 데이터 클럭 신호(WCK, WCKB)를 수신하고, 상기 클럭 분주 회로(912)는 상기 클럭 버퍼(911)를 통해 수신된 상기 데이터 클럭 신호(WCK, WCKB)를 주파수 분주하여 상기 복수의 내부 클럭 신호(INCK)를 생성할 수 있다. 상기 클럭 버퍼(911) 및 상기 클럭 분주 회로(912)는 도 4에 도시된 클럭 버퍼(411) 및 클럭 분주 회로(412)와 실질적으로 동일한 기능을 수행할 수 있다.

상기 동기 인에이블 회로(722)는 버퍼 인에이블 회로(921), 클럭 인에이블 제어 회로(922) 및 레벨 결정 회로(923)를 포함할 수 있다. 상기 버퍼 인에이블 회로(921)는 상기 제 1 칩 선택 신호(CS1)를 수신하여 제 1 인에이블 신호(EN1) 및 인에이블 펄스 신호(EN1P)를 생성할 수 있다. 상기 버퍼 인에이블 회로(921)는 도 4에 도시된 버퍼 인에이블 회로(421)와 실질적으로 동일한 기능을 수행할 수 있다. 상기 클럭 인에이블 제어 회로(922)는 제 1 내부 데이터 클럭 인에이블 신호(WCKS1)를 수신하고, 상기 제 1 내부 데이터 클럭 인에이블 신호(WCKS1)에 기초하여 상기 제 2 인에이블 신호(EN2)를 생성할 수 있다. 상기 클럭 인에이블 제어 회로(922)는 상기 데이터 클럭 인에이블 신호(WCKS) 대신 상기 제 1 내부 데이터 클럭 인에이블 신호(WCKS1)를 수신하는 것을 제외하고는 도 4에 도시된 클럭 인에이블 제어 회로(422)와 실질적으로 동일한 기능을 수행할 수 있다. 상기 레벨 결정 회로(923)는 상기 데이터 클럭 인에이블 신호(WCKS)를 수신하여 상기 제 1 내부 데이터 클럭 인에이블 신호(WCKS1)를 생성할 수 있다. 상기 레벨 결정 회로(923)는 상기 레벨 결정 회로(923)를 구비하는 랭크의 순번에 따라 상기 제 1 내부 데이터 클럭 인에이블 신호(WCKS1)의 로직 레벨을 변화시킬 수 있다. 상기 레벨 결정 회로(923)는 랭크 정보 신호(RS)에 기초하여 상기 데이터 클럭 인에이블 신호(WCKS)와 반전된 데이터 클럭 인에이블 신호 중 하나를 상기 제 1 내부 데이터 클럭 인에이블 신호(WCKS1)로 출력할 수 있다. 상기 랭크 정보 신호(RS)는 랭크를 식별하는 신호로서, 예를 들어, 상기 제 1 랭크(720)의 랭크 정보 신호(RS)는 로우 로직 레벨을 가질 수 있고, 상기 제 2 랭크(730)의 랭크 정보 신호는 하이 로직 레벨을 가질 수 있다. 상기 랭크 정보 신호(RS)는 상기 메모리 컨트롤러(710)로부터 제공되는 신호일 수도 있고, 상기 제 1 및 제 2 랭크(720, 730)가 상기 메모리 컨트롤러(710)와 장착되면서 로직 레벨이 확정되는 신호일 수 있다. 예를 들어, 상기 랭크 정보 신호(RS)는 테스트 모드 신호, 퓨즈 신호 또는 와이어 본딩 신호를 포함할 수 있다. 상기 레벨 결정 회로(923)는 상기 랭크 정보 신호(RS)에 기초하여 상기 데이터 클럭 인에이블 신호(WCKS)와 동일한 로직 레벨을 갖는 상기 제 1 내부 데이터 클럭 신호(WCKS1)를 출력할 수 있다. 도 7에 도시된 상기 제 2 랭크(730)의 상기 내부 클럭 생성 회로(731) 및 상기 동기 인에이블 회로(732)는 제 1 칩 선택 신호(CS1) 대신 제 2 칩 선택 신호(CS2)를 수신하는 것을 제외하고, 도 9에 도시된 상기 내부 클럭 생성 회로(721) 및 상기 동기 인에이블 회로(722)와 실질적으로 동일한 구성을 갖고 실질적으로 동일한 기능을 수행할 수 있다. 상기 제 2 랭크(730)의 상기 동기 인에이블 회로(732)의 레벨 결정 회로는 하이 로직 레벨을 갖는 랭크 정보 신호를 수신할 수 있고, 상기 데이터 클럭 인에이블 신호(WCKS)와 반대되는 로직 레벨을 갖는 제 2 내부 데이터 클럭 인에이블 신호를 생성할 수 있을 것이다.

상기 레벨 결정 회로(923)는 인버터(923-1) 및 멀티플렉서(923-2)를 포함할 수 있다. 상기 인버터(923-1)는 상기 데이터 클럭 인에이블 신호(WCKS)를 수신하고, 상기 데이터 클럭 인에이블 신호(WCKS)를 반전 구동할 수 있다. 상기 멀티플렉서(923-2)는 상기 데이터 클럭 인에이블 신호(WCKS)와 상기 인버터(923-1)의 출력 신호를 수신하고, 상기 랭크 정보 신호(RS)를 제어 신호로서 수신할 수 있다. 상기 멀티플렉서(923-2)는 상기 랭크 정보 신호(RS)에 기초하여 상기 데이터 클럭 인에이블 신호(WCKS)와 상기 인버터(923-1)에 의해 반전된 데이터 클럭 인에이블 신호 중 하나를 상기 제 1 내부 데이터 클럭 인에이블 신호(WCKS1)로 출력할 수 있다. 상기 랭크 정보 신호(RS)가 로우 로직 레벨일 때, 상기 멀티플렉서(923-1)는 상기 데이터 클럭 인에이블 신호(WCKS)를 제 1 내부 데이터 클럭 인에이블 신호(WCKS1)로 출력할 수 있다. 상기 제 2 랭크(730)의 레벨 결정부에 구비되는 멀티플렉서는 하이 로직 레벨을 갖는 랭크 정보 신호에 기초하여 상기 반전된 데이터 클럭 인에이블 신호를 상기 제 2 내부 데이터 클럭 인에이블 신호로 출력할 것이다.

도 10은 본 발명의 실시 예에 따른 메모리 시스템(700)의 동작을 보여주는 도면이다. 도 10은 상기 제 1 및 제 2 랭크(720, 730)가 각각 도 9에 도시된 내부 클럭 생성 회로(721)와 클럭 분주 회로(722)의 구성을 구비할 때 상기 메모리 시스템(700)의 동작을 보여줄 수 있다. 도 7, 도 9 및 도 10을 참조하여, 본 발명의 실시 예에 따른 메모리 시스템(700)의 동작을 설명하면 다음과 같다. 상기 메모리 컨트롤러(710)는 상기 제 1 랭크(720)를 액세스하기 위해 상기 제 1 칩 선택 신호(CS1)를 제공하고, 상기 제 1 랭크(720)의 상기 버퍼 인에이블 회로(921)는 상기 제 1 칩 선택 신호(CS1)에 기초하여 제 1 인에이블 신호(EN1)를 인에이블시킬 수 있다. 상기 제 1 랭크(720)의 상기 클럭 버퍼(911)는 상기 제 1 인에이블 신호(EN1)가 인에이블되었을 때 상기 데이터 클럭 신호(WCK, WCKB)를 수신할 수 있다. 상기 메모리 컨트롤러(710)는 상기 제 1 랭크(720)를 액세스한 이후 상기 데이터 클럭 인에이블 신호(WCKS)를 로우 로직 레벨에서 하이 로직 레벨로 천이시킬 수 있다. 상기 제 1 랭크(720)의 상기 레벨 결정 회로(923)는 상기 데이터 클럭 인에이블 신호(WCKS)와 동일한 로직 레벨을 갖는 상기 제 1 내부 데이터 클럭 인에이블 신호(WCKS1)를 출력하고, 상기 제 1 랭크(720)의 상기 클럭 인에이블 제어 회로(922)는 상기 제 1 내부 데이터 클럭 인에이블 신호(WCKS1)에 기초하여 상기 제 2 인에이블 신호(EN2(제 1 랭크))를 인에이블시킬 수 있다. 상기 제 1 랭크(720)의 상기 클럭 분주 회로(912)는 상기 제 2 인에이블 신호(EN2(제 1 랭크))가 인에이블되었을 때 상기 데이터 클럭 신호(WCK, WCKB)로부터 상기 복수의 내부 클럭 신호(INCK)를 생성하므로, 상기 시스템 클럭 신호(SCK), 상기 데이터 클럭 신호(WCK) 및 상기 복수의 내부 클럭 신호(INCK)는 모두 동기될 수 있다. 상기 제 1 랭크(720)가 액세스 되는 중에 상기 메모리 컨트롤러(710)는 상기 제 2 칩 선택 신호(CS2)를 제공하여 상기 제 2 랭크(730)를 액세스할 수 있다. 상기 메모리 컨트롤러(710)는 상기 제 2 랭크(730)가 액세스된 이후 상기 데이터 클럭 인에이블 신호(WCKS)를 하이 로직 레벨에서 로우 로직 레벨로 천이시킬 수 있다. 상기 제 2 랭크(730)의 레벨 결정 회로는 상기 데이터 클럭 인에이블 신호(WCKS)와 반대되는 로직 레벨을 갖는 상기 제 2 내부 데이터 클럭 인에이블 신호를 출력하고, 상기 제 2 내부 데이터 클럭 인에이블 신호는 로우 로직 레벨에서 하이 로직 레벨로 천이될 수 있다. 상기 제 2 랭크(730)의 동기 인에이블 회로(732)는 상기 제 2 내부 데이터 클럭 인에이블 신호에 기초하여 상기 제 2 인에이블 신호(EN2(제 2 랭크))를 인에이블시킬 수 있다. 상기 제 2 랭크(730)의 상기 내부 클럭 생성 회로(731)는 상기 제 2 인에이블 신호(EN2(제 2 랭크))가 인에이블되었을 때 기초하여 상기 데이터 클럭 신호(WCK)로부터 상기 복수의 내부 클럭 신호(INCK)를 생성하므로, 상기 시스템 클럭 신호(SCK), 상기 데이터 클럭 신호(WCK) 및 상기 복수의 내부 클럭 신호(INCK)는 모두 동기될 수 있다. 상기 메모리 컨트롤러(710)는 제 1 액세스를 수행한 후 상기 데이터 클럭 인에이블 신호(WCKS)를 로우 로직 레벨에서 하이 로직 레벨로 천이시키고, 제 2 액세스를 수행한 후 상기 데이터 클럭 인에이블 신호(WCKS)를 하이 로직 레벨에서 로우 로직 레벨로 천이시킬 수 있다. 상기 메모리 컨트롤러(710)는 상기 제 1 및 제 2 랭크(720, 730) 중 어느 하나에 대해 액세스를 수행한 후 상기 제 1 및 제 2 랭크(720, 730) 중 어느 다른 하나에 대해 액세스가 수행될 때까지 상기 데이터 클럭 인에이블 신호(WCKS)를 디스에이블시킬 필요가 없을 수 있다. 상기 데이터 클럭 인에이블 신호(WCKS)를 상기 제 1 및 제 2 랭크에 대한 레벨 신호로 사용하는 경우, 상기 메모리 컨트롤러(710)가 상기 데이터 클럭 인에이블 신호(WCKS)의 상태를 보다 간단하게 제어 할 수 있다.

도 11은 본 발명의 실시 예에 따른 메모리 시스템의 동작을 보여주는 타이밍도이다. 도 11은 상기 제 1 및 제 2 랭크(720, 730)가 각각 도 9에 도시된 내부 클럭 생성 회로(721)와 클럭 분주 회로(722)의 구성을 구비하고, 상기 메모리 컨트롤러(710)가 제 1 액세스에서 상기 제 1 랭크(720)를 액세스하고, 다음에 수행되는 제 2 액세스에서 다시 상기 제 1 랭크(720)를 액세스할 때의 상기 메모리 시스템(700)의 동작을 도시할 수 있다. 상기 메모리 컨트롤러(710)는 제 1 칩 선택 신호(CS1)를 제공하여 상기 제 1 랭크(720)를 액세스하고, 상기 제 1 랭크(720)가 액세스된 이후 상기 데이터 클럭 인에이블 신호(WCKS)가 로우 로직 레벨에서 하이 로직 레벨로 천이될 수 있다. 상기 제 1 랭크(720)는 상기 데이터 클럭 인에이블 신호(WCKS)에 기초하여 상기 제 2 인에이블 신호(EN2(제 1 랭크))를 인에이블시키고, 상기 시스템 클럭 신호(SCK), 상기 데이터 클럭 신호(WCK) 및 상기 복수의 내부 클럭 신호(INCK)를 동기시킬 수 있다. 상기 메모리 컨트롤러(710)가 다시 제 1 칩 선택 신호(CS1)를 제공하여 상기 제 1 랭크(720)를 다시 액세스하기 위해서, 상기 메모리 컨트롤러(710)는 상기 제 1 칩 선택 신호(CS1)를 다시 제공하기 전 또는 상기 제 1 칩 선택 신호(CS1)를 다시 제공하는 것과 동시에 상기 데이터 클럭 인에이블 신호(WCKS)를 하이 로직 레벨에서 로우 로직 레벨로 천이시킬 수 있다. 상기 제 1 랭크(720)에 대한 액세스가 다시 수행된 후 상기 메모리 컨트롤러(710)는 상기 데이터 클럭 인에이블 신호(WCKS)를 다시 로우 로직 레벨에서 하이 로직 레벨로 천이시키고, 상기 제 1 랭크(720)는 정상적으로 상기 데이터 클럭 인에이블 신호(WCKS)에 기초하여 상기 제 2 인에이블 신호(EN2(제 1 랭크))를 인에이블시키고, 상기 제 상기 시스템 클럭 신호(SCK), 상기 데이터 클럭 신호(WCK)를 동기시킬 수 있다.

도 12는 본 발명의 실시 예에 따른 메모리 시스템(1200)의 구성을 보여주는 도면이다. 도 12를 참조하면, 상기 메모리 시스템(1200)은 메모리 컨트롤러(1210), 제 1 랭크(1220), 제 2 랭크(1230), 제 3 랭크(1240) 및 제 4 랭크(1250)를 포함할 수 있다. 상기 제 1 및 제 2 랭크(1220, 1230)는 우측 랭크일 수 있고, 상기 메모리 컨트롤러(1210)의 우측에 배치될 수 있다. 상기 제 3 및 제 4 랭크(1240, 1250)는 좌측 랭크일 수 있고, 상기 메모리 컨트롤러(1210)의 좌측에 배치될 수 있다. 하지만, 상기 랭크들이 배치되는 위치를 한정하려는 것은 아니며, 상기 랭크들이 배치되는 위치는 다양하게 변화될 수 있다. 상기 메모리 컨트롤러(1210)는 데이터 클럭 신호(WCK, WCKB), 제 1 칩 선택 신호(CS1), 제 2 칩 선택 신호(CS2), 제 1 데이터 클럭 인에이블 신호(WCKSR), 및 제 2 데이터 클럭 인에이블 신호(WCKSL)를 제공하여 상기 제 1 랭크(1220), 상기 제 2 랭크(1230), 상기 제 3 랭크(1240) 및 상기 제 4 랭크(1250)를 액세스할 수 있다. 상기 메모리 컨트롤러(1210)는 상기 데이터 클럭 신호(WCK, WCKB)를 상기 제 1 내지 제 4 랭크(1220, 1230, 1240, 1250)로 공통 제공할 수 있다. 상기 메모리 컨트롤러(1210)는 상기 제 1 및 제 3 랭크(1220, 1240)로 상기 제 1 칩 선택 신호(CS1)를 제공하고, 상기 제 2 및 제 4 랭크(1230, 1250)로 상기 제 2 칩 선택 신호(CS2)를 제공할 수 있다. 상기 메모리 컨트롤러(1210)는 상기 제 1 및 제 2 랭크(1220, 1230)로 상기 제 1 데이터 클럭 인에이블 신호(WCKSR)를 제공하고, 상기 제 3 및 제 4 랭크(1240, 1250)로 상기 제 2 데이터 클럭 인에이블 신호(WCKSL)를 제공할 수 있다.

상기 제 1 랭크(1220)는 상기 데이터 클럭 신호(WCK, WCKB), 상기 제 1 칩 선택 신호(CS1) 및 상기 제 1 데이터 클럭 인에이블 신호(WCKSR)에 기초하여 상기 메모리 컨트롤러(1210)와 통신할 수 있다. 상기 제 2 랭크(1230)는 상기 데이터 클럭 신호(WCK, WCKB), 상기 제 2 칩 선택 신호(CS2) 및 상기 제 1 데이터 클럭 인에이블 신호(WCKSR)에 기초하여 상기 메모리 컨트롤러(1210)와 통신할 수 있다. 상기 제 3 랭크(1240)는 상기 데이터 클럭 신호(WCK, WCKB), 상기 제 1 칩 선택 신호(CS1) 및 상기 제 2 데이터 클럭 인에이블 신호(WCKSL)에 기초하여 상기 메모리 컨트롤러(1210)와 통신할 수 있다. 상기 제 4 랭크(1250)는 상기 데이터 클럭 신호(WCK, WCKB), 상기 제 2 칩 선택 신호(CS2) 및 상기 제 2 데이터 클럭 인에이블 신호(WCKSL)에 기초하여 상기 메모리 컨트롤러(1210)와 통신할 수 있다.

상기 메모리 컨트롤러(1210)는 상기 제 1 칩 선택 신호(CS1)를 상기 제 1 랭크(1220)로 제공하여 상기 제 1 랭크(1220)를 액세스 한 후 상기 제 1 데이터 클럭 인에이블 신호(WCKSR)를 상기 제 1 랭크(1220)로 제공할 수 있다. 상기 제 1 랭크(1220)는 상기 제 1 데이터 클럭 인에이블 신호(WCKSR)에 기초하여 시스템 클럭 신호와 상기 데이터 클럭 신호(WCK, WCKB)를 동기시킬 수 있다. 상기 메모리 컨트롤러(1210)는 상기 제 2 칩 선택 신호(CS2)를 상기 제 2 랭크(1230)로 제공하여 상기 제 2 랭크(1230)를 액세스 한 후 상기 제 1 데이터 클럭 인에이블 신호(WCKSR)를 상기 제 2 랭크(1230)로 제공할 수 있다. 상기 제 2 랭크(1230)는 상기 제 1 데이터 클럭 인에이블 신호(WCKSR)에 기초하여 상기 시스템 클럭 신호와 상기 데이터 클럭 신호(WCK, WCKB)를 동기시킬 수 있다. 상기 메모리 컨트롤러(1210)는 상기 제 1 칩 선택 신호(CS1)를 상기 제 3 랭크(1240)로 제공하여 상기 제 3 랭크(1240)를 액세스 한 후 상기 제 2 데이터 클럭 인에이블 신호(WCKSL)를 상기 제 3 랭크(1240)로 제공할 수 있다. 상기 제 3 랭크(1240)는 상기 제 2 데이터 클럭 인에이블 신호(WCKSL)에 기초하여 상기 시스템 클럭 신호와 상기 데이터 클럭 신호(WCK, WCKB)를 동기시킬 수 있다. 상기 메모리 컨트롤러(1210)는 상기 제 2 칩 선택 신호(CS2)를 상기 제 4 랭크(1250)로 제공하여 상기 제 4 랭크(1250)를 액세스 한 후 상기 제 2 데이터 클럭 인에이블 신호(WCKSL)를 상기 제 4 랭크(1250)로 제공할 수 있다. 상기 제 4 랭크(1250)는 상기 제 2 데이터 클럭 인에이블 신호(WCKSL)에 기초하여 상기 시스템 클럭 신호와 상기 데이터 클럭 신호(WCK, WCKB)를 동기시킬 수 있다.

상기 제 1 랭크(1220)는 내부 클럭 생성 회로(1221) 및 동기 인에이블 회로(1222)를 포함할 수 있다. 상기 내부 클럭 생성 회로(1221)는 상기 데이터 클럭 신호(WCK, WCKB)에 기초하여 복수의 내부 클럭 신호(INCK)를 생성할 수 있다. 상기 동기 인에이블 회로(1222)는 상기 제 1 칩 선택 신호(CS1) 및 상기 제 1 데이터 클럭 인에이블 신호(WCKSR)에 기초하여 상기 내부 클럭 생성 회로(1221)의 활성화 여부 및 활성화 시점을 제어할 수 있다. 상기 제 2 랭크(1230)는 내부 클럭 생성 회로(1231) 및 동기 인에이블 회로(1232)를 포함할 수 있다. 상기 내부 클럭 생성 회로(1231)는 상기 데이터 클럭 신호(WCK, WCKB)에 기초하여 복수의 내부 클럭 신호(INCK)를 생성할 수 있다. 상기 동기 인에이블 회로(1232)는 상기 제 2 칩 선택 신호(CS2) 및 상기 제 1 데이터 클럭 인에이블 신호(WCKSR)에 기초하여 상기 내부 클럭 생성 회로(1231)의 활성화 여부 및 활성화 시점을 제어할 수 있다. 상기 제 3 랭크(1240)는 내부 클럭 생성 회로(1241) 및 동기 인에이블 회로(1242)를 포함할 수 있다. 상기 내부 클럭 생성 회로(1241)는 상기 데이터 클럭 신호(WCK, WCKB)에 기초하여 복수의 내부 클럭 신호(INCK)를 생성할 수 있다. 상기 동기 인에이블 회로(1242)는 상기 제 1 칩 선택 신호(CS1) 및 상기 제 2 데이터 클럭 인에이블 신호(WCKSL)에 기초하여 상기 내부 클럭 생성 회로(1241)의 활성화 여부 및 활성화 시점을 제어할 수 있다. 상기 제 4 랭크(1250)는 내부 클럭 생성 회로(1251) 및 동기 인에이블 회로(1252)를 포함할 수 있다. 상기 내부 클럭 생성 회로(1251)는 상기 데이터 클럭 신호(WCK, WCKB)에 기초하여 복수의 내부 클럭 신호(INCK)를 생성할 수 있다. 상기 동기 인에이블 회로(1252)는 상기 제 2 칩 선택 신호(CS2) 및 상기 제 2 데이터 클럭 인에이블 신호(WCKSL)에 기초하여 상기 내부 클럭 생성 회로(1251)의 활성화 여부 및 활성화 시점을 제어할 수 있다.

상기 제 1 내지 제 4 랭크(1220, 1230, 1240, 1250)의 내부 클럭 생성 회로(1221, 1231, 1241, 1251) 및 동기 인에이블 회로(1222, 1232, 1242, 1252)는 각각 도 4에 도시된 내부 클럭 생성 회로(321) 및 동기 인에이블 회로(322) 또는 상기 도 9에 도시된 내부 클럭 생성 회로(721) 및 동기 인에이블 회로(722)와 실질적으로 동일한 구성을 갖고 실질적으로 동일한 기능을 수행할 수 있다. 아울러, 상기 메모리 컨트롤러(1210), 상기 제 1 랭크(1220) 및 상기 제 2 랭크(1230)는 도 8과 실질적으로 동일하게 동작하거나 도 10 및 도 11과 실질적으로 동일하게 동작할 수 있다. 상기 메모리 컨트롤러(1210), 상기 제 3 랭크(1240) 및 상기 제 4 랭크(1250)는 도 8과 실질적으로 동일하게 동작하거나 도 10 및 도 11과 실질적으로 동일하게 동작할 수 있다. 예를 들어, 상기 메모리 시스템(1210)의 동작은 다음과 같을 수 있다. 상기 메모리 컨트롤러(1210)는 상기 제 1 칩 선택 신호(CS1)를 제공하여 상기 제 1 랭크(1220)를 액세스 한 후 상기 제 1 데이터 클럭 인에이블 신호(WCKSR)를 인에이블시키고, 상기 제 1 및 제 2 칩 선택 신호(CS1, CS2) 중 하나를 제공하여 상기 제 1 및 제 2 랭크(1220, 1230) 중 하나를 액세스 하기 이전에 상기 제 1 데이터 클럭 인에이블 신호(WCKSR)를 디스에이블시킬 수 있다. 상기 메모리 컨트롤러(1210)는 상기 제 1 칩 선택 신호(CS1)를 제공하여 상기 제 1 랭크(1220)를 액세스 한 후 상기 제 1 데이터 클럭 인에이블 신호(WCKSR)를 인에이블시키고, 상기 제 2 칩 선택 신호(CS2)를 상기 제 2 랭크(1230)로 제공할 때 상기 제 1 데이터 클럭 인에이블 신호(WCKSR)를 디스에이블시킬 수 있고, 상기 제 2 칩 선택 신호(CS2)를 제공한 후에 상기 제 1 데이터 클럭 인에이블 신호(WCKSR)를 다시 인에이블시킬 수 있다. 상기 메모리 컨트롤러(1210)는 상기 제 1 칩 선택 신호(CS1)를 제공하여 상기 제 3 랭크(1240)를 액세스 한 후 상기 제 2 데이터 클럭 인에이블 신호(WCKSL)를 인에이블시키고, 상기 제 1 및 제 2 칩 선택 신호(CS1, CS2) 중 하나를 제공하여 상기 제 3 및 제 4 랭크(1240, 1250) 중 하나를 액세스 하기 이전에 상기 제 2 데이터 클럭 인에이블 신호(WCKSL)를 디스에이블시킬 수 있다. 상기 메모리 컨트롤러(1210)는 상기 제 1 칩 선택 신호(CS1)를 제공하여 상기 제 3 랭크(1240)를 액세스 한 후 상기 제 2 데이터 클럭 인에이블 신호(WCKSL)를 인에이블시키고, 상기 제 2 칩 선택 신호(CS2)를 상기 제 4 랭크(1250)로 제공할 때 상기 제 2 데이터 클럭 인에이블 신호(WCKSL)를 디스에이블시킬 수 있고, 상기 제 2 칩 선택 신호(CS2)를 제공한 후에 상기 제 2 데이터 클럭 인에이블 신호(WCKSL)를 다시 인에이블시킬 수 있다. 상기 메모리 컨트롤러(1210)는 상기 제 1 칩 선택 신호(CS1)를 제공하여 상기 제 1 랭크(1220)를 액세스 한 후 상기 제 1 데이터 클럭 인에이블 신호(WCKSR)를 로우 로직 레벨에서 하이 로직 레벨로 천이시키고, 상기 제 2 칩 선택 신호(CS2)를 제공하여 상기 제 2 랭크(1230)를 액세스 한 후 상기 제 1 데이터 클럭 인에이블 신호(WCKSR)를 하이 로직 레벨로부터 로우 로직 레벨로 천이시킬 수 있다. 상기 제 1 랭크(1220)는 상기 제 1 데이터 클럭 인에이블 신호(WCKSR)의 라이징 에지에 기초하여 상기 시스템 클럭 신호(SCK)와 상기 데이터 클럭 신호(WCK)를 동기시키고, 상기 제 2 랭크(1230)는 상기 제 1 데이터 클럭 인에이블 신호(WCKSR)의 폴링 에지에 기초하여 상기 시스템 클럭 신호(SCK)와 상기 데이터 클럭 신호(WCK)를 동기시킬 수 있다. 상기 메모리 컨트롤러(1210)는 상기 제 1 칩 선택 신호(CS1)를 제공하여 상기 제 3 랭크(1240)를 액세스 한 후 상기 제 2 데이터 클럭 인에이블 신호(WCKSL)를 로우 로직 레벨에서 하이 로직 레벨로 천이시키고, 상기 제 2 칩 선택 신호(CS2)를 제공하여 상기 제 4 랭크(1250)를 액세스 한 후 상기 제 2 데이터 클럭 인에이블 신호(WCKSL)를 하이 로직 레벨로부터 로우 로직 레벨로 천이시킬 수 있다. 상기 제 3 랭크(1240)는 상기 제 2 데이터 클럭 인에이블 신호(WCKSL)의 라이징 에지에 기초하여 상기 시스템 클럭 신호(SCK)와 상기 데이터 클럭 신호(WCK)를 동기시키고, 상기 제 4 랭크(1250)는 상기 제 2 데이터 클럭 인에이블 신호(WCKSL)의 폴링 에지에 기초하여 상기 시스템 클럭 신호(SCK)와 상기 데이터 클럭 신호(WCK)를 동기시킬 수 있다.

도 13은 본 발명의 실시 예에 따른 메모리 시스템(1300)의 구성을 보여주는 도면이다. 도 13을 참조하면, 상기 메모리 시스템(1300)은 메모리 컨트롤러(1310), 제 1 랭크(1320), 제 2 랭크(1330), 제 3 랭크(1340), 및 제 4 랭크(1350)를 포함할 수 있다. 상기 메모리 컨트롤러(1310)는 상기 제 1 내지 제 4 랭크(1320, 1330, 1340, 1350)로 서로 다른 클럭 인에이블 신호를 제공할 수 있다. 상기 메모리 컨트롤러(1310)는 데이터 클럭 신호(WCK, WCKB), 제 1 칩 선택 신호(CS1), 제 2 칩 선택 신호(CS2), 제 1 데이터 클럭 인에이블 신호(WCKSR1), 제 2 데이터 클럭 인에이블 신호(WCKSR2), 제 3 데이터 클럭 인에이블 신호(WCKSL1), 및 제 4 데이터 클럭 인에이블 신호(WCKSL2)를 제공하여 상기 제 1 랭크(1320), 상기 제 2 랭크(1330), 상기 제 3 랭크(1340) 및 상기 제 4 랭크(1340)를 액세스할 수 있다. 상기 메모리 컨트롤러(1310)는 상기 데이터 클럭 신호(WCK, WCKB)를 상기 제 1 내지 제 4 랭크(1320, 1330, 1340, 1350)로 공통 제공할 수 있다. 상기 메모리 컨트롤러(1310)는 상기 제 1 및 제 3 랭크(1320, 1340)로 상기 제 1 칩 선택 신호(CS1)를 제공하고, 상기 제 2 및 제 4 랭크(1330, 1350)로 상기 제 2 칩 선택 신호(CS2)를 제공할 수 있다. 상기 메모리 컨트롤러(1310)는 상기 제 1 랭크(1320)로 상기 제 1 데이터 클럭 인에이블 신호(WCKSR1)를 제공하고, 상기 제 2 랭크(1330)로 상기 제 2 데이터 클럭 인에이블 신호(WCKSR2)를 제공하며, 상기 제 3 랭크(1340)로 상기 제 3 데이터 클럭 인에이블 신호(WCKSL1)를 제공하고, 상기 제 4 랭크(1350)로 상기 제 4 데이터 클럭 인에이블 신호(WCKSL2)를 제공할 수 있다.

상기 제 1 랭크(1320)는 상기 데이터 클럭 신호(WCK, WCKB), 상기 제 1 칩 선택 신호(CS1) 및 상기 제 1 데이터 클럭 인에이블 신호(WCKSR1)에 기초하여 상기 메모리 컨트롤러(1310)와 통신할 수 있다. 상기 제 2 랭크(1330)는 상기 데이터 클럭 신호(WCK, WCKB), 상기 제 2 칩 선택 신호(CS2) 및 상기 제 2 데이터 클럭 인에이블 신호(WCKSR2)에 기초하여 상기 메모리 컨트롤러(1310)와 통신할 수 있다. 상기 제 3 랭크(1340)는 상기 데이터 클럭 신호(WCK, WCKB), 상기 제 1 칩 선택 신호(CS1) 및 상기 제 3 데이터 클럭 인에이블 신호(WCKSL1)에 기초하여 상기 메모리 컨트롤러(1310)와 통신할 수 있다. 상기 제 4 랭크(1350)는 상기 데이터 클럭 신호(WCK, WCKB), 상기 제 2 칩 선택 신호(CS2) 및 상기 제 4 데이터 클럭 인에이블 신호(WCKSL2)에 기초하여 상기 메모리 컨트롤러(1310)와 통신할 수 있다.

상기 메모리 컨트롤러(1310)는 상기 제 1 칩 선택 신호(CS1)를 상기 제 1 랭크(1320)로 제공하여 상기 제 1 랭크(1320)를 액세스 한 후 상기 제 1 데이터 클럭 인에이블 신호(WCKSR1)를 상기 제 1 랭크(1320)로 제공할 수 있다. 상기 제 1 랭크(1320)는 상기 제 1 데이터 클럭 인에이블 신호(WCKSR1)에 기초하여 시스템 클럭 신호와 상기 데이터 클럭 신호(WCK, WCKB)를 동기시킬 수 있다. 상기 메모리 컨트롤러(1310)는 상기 제 1 칩 선택 신호(CS1)를 제공하여 상기 제 1 랭크(1320)를 다시 액세스하기 전에 상기 제 1 데이터 클럭 인에이블 신호(WCKSR1)를 디스에이블시킬 수 있다. 상기 메모리 컨트롤러(1310)는 상기 제 2 칩 선택 신호(CS2)를 상기 제 2 랭크(1330)로 제공하여 상기 제 2 랭크(1330)를 액세스 한 후 상기 제 2 데이터 클럭 인에이블 신호(WCKSR2)를 상기 제 2 랭크(1330)로 제공할 수 있다. 상기 제 2 랭크(1330)는 상기 제 2 데이터 클럭 인에이블 신호(WCKSR2)에 기초하여 상기 시스템 클럭 신호와 상기 데이터 클럭 신호(WCK, WCKB)를 동기시킬 수 있다. 상기 메모리 컨트롤러(1310)는 상기 제 2 칩 선택 신호(CS2)를 제공하여 상기 제 2 랭크(1330)를 다시 액세스하기 전에 상기 제 2 데이터 클럭 인에이블 신호(WCKSR2)를 디스에이블시킬 수 있다. 상기 메모리 컨트롤러(1310)는 상기 제 1 칩 선택 신호(CS1)를 상기 제 3 랭크(1340)로 제공하여 상기 제 3 랭크(1340)를 액세스 한 후 상기 제 3 데이터 클럭 인에이블 신호(WCKSL1)를 상기 제 3 랭크(1340)로 제공할 수 있다. 상기 제 3 랭크(1340)는 상기 제 3 데이터 클럭 인에이블 신호(WCKSL1)에 기초하여 상기 시스템 클럭 신호와 상기 데이터 클럭 신호(WCK, WCKB)를 동기시킬 수 있다. 상기 메모리 컨트롤러(1310)는 상기 제 1 칩 선택 신호(CS1)를 제공하여 상기 제 3 랭크(1330)를 다시 액세스하기 전에 상기 제 3 데이터 클럭 인에이블 신호(WCKSL1)를 디스에이블시킬 수 있다. 상기 메모리 컨트롤러(1310)는 상기 제 2 칩 선택 신호(CS2)를 상기 제 4 랭크(1350)로 제공하여 상기 제 4 랭크(1350)를 액세스 한 후 상기 제 4 데이터 클럭 인에이블 신호(WCKSL2)를 상기 제 4 랭크(1350)로 제공할 수 있다. 상기 제 4 랭크(1350)는 상기 제 4 데이터 클럭 인에이블 신호(WCKSL2)에 기초하여 상기 시스템 클럭 신호와 상기 데이터 클럭 신호(WCK, WCKB)를 동기시킬 수 있다. 상기 메모리 컨트롤러(1310)는 상기 제 2 칩 선택 신호(CS2)를 제공하여 상기 제 4 랭크(1350)를 다시 액세스하기 전에 상기 제 4 데이터 클럭 인에이블 신호(WCKSL2)를 디스에이블시킬 수 있다.

상기 제 1 랭크(1320)는 내부 클럭 생성 회로(1321) 및 동기 인에이블 회로(1322)를 포함할 수 있다. 상기 내부 클럭 생성 회로(1321)는 상기 데이터 클럭 신호(WCK, WCKB)에 기초하여 복수의 내부 클럭 신호(INCK)를 생성할 수 있다. 상기 동기 인에이블 회로(1322)는 상기 제 1 칩 선택 신호(CS1) 및 상기 제 1 데이터 클럭 인에이블 신호(WCKRS1)에 기초하여 상기 내부 클럭 생성 회로(1321)의 활성화 여부 및 활성화 시점을 제어할 수 있다. 상기 제 2 랭크(1330)는 내부 클럭 생성 회로(1331) 및 동기 인에이블 회로(1332)를 포함할 수 있다. 상기 내부 클럭 생성 회로(1331)는 상기 데이터 클럭 신호(WCK, WCKB)에 기초하여 복수의 내부 클럭 신호(INCK)를 생성할 수 있다. 상기 동기 인에이블 회로(1332)는 상기 제 2 칩 선택 신호(CS2) 및 상기 제 2 데이터 클럭 인에이블 신호(WCKSR2)에 기초하여 상기 내부 클럭 생성 회로(1331)의 활성화 여부 및 활성화 시점을 제어할 수 있다. 상기 제 3 랭크(1340)는 내부 클럭 생성 회로(1341) 및 동기 인에이블 회로(1342)를 포함할 수 있다. 상기 내부 클럭 생성 회로(1341)는 상기 데이터 클럭 신호(WCK, WCKB)에 기초하여 복수의 내부 클럭 신호(INCK)를 생성할 수 있다. 상기 동기 인에이블 회로(1342)는 상기 제 1 칩 선택 신호(CS1) 및 상기 제 3 데이터 클럭 인에이블 신호(WCKSL1)에 기초하여 상기 내부 클럭 생성 회로(1341)의 활성화 여부 및 활성화 시점을 제어할 수 있다. 상기 제 4 랭크(1350)는 내부 클럭 생성 회로(1351) 및 동기 인에이블 회로(1352)를 포함할 수 있다. 상기 내부 클럭 생성 회로(1351)는 상기 데이터 클럭 신호(WCK, WCKB)에 기초하여 복수의 내부 클럭 신호(INCK)를 생성할 수 있다. 상기 동기 인에이블 회로(1352)는 상기 제 2 칩 선택 신호(CS2) 및 상기 제 4 데이터 클럭 인에이블 신호(WCKSL2)에 기초하여 상기 내부 클럭 생성 회로(1351)의 활성화 여부 및 활성화 시점을 제어할 수 있다. 상기 제 1 내지 제 4 랭크(1320, 1330, 1340, 1350)의 내부 클럭 생성 회로(1321, 1331, 1341, 1351) 및 동기 인에이블 회로(1322, 1332, 1342, 1352)는 도 4에 도시된 내부 클럭 생성 회로(321) 및 동기 인에이블 회로(322)와 실질적으로 동일한 구성을 갖고 실질적으로 동일한 기능을 수행할 수 있다. 아울러, 상기 메모리 컨트롤러(1310), 상기 제 1 랭크(1320), 상기 제 2 랭크(1330), 상기 제 3 랭크(1340), 및 상기 제 4 랭크(1350)는 도 5 및 도 8과 실질적으로 동일하게 동작할 수 있다.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims

시스템 클럭 신호, 데이터 클럭 신호 및 칩 선택 신호를 제공하여 메모리 액세스를 수행하고, 메모리 액세스 이후에 데이터 클럭 인에이블 신호를 제공하는 메모리 컨트롤러; 및
상기 시스템 클럭 신호, 상기 데이터 클럭 신호, 상기 칩 선택 신호 및 상기 데이터 클럭 인에이블 신호에 기초하여 상기 메모리 컨트롤러와 통신하는 메모리 장치를 포함하는 메모리 시스템.
제 1 항에 있어서,
상기 메모리 컨트롤러는 상기 시스템 클럭 신호 및 상기 데이터 클럭 신호가 모두 로우 로직 레벨인 구간에서 상기 데이터 클럭 인에이블 신호를 인에이블시키는 메모리 시스템.
제 1 항에 있어서,
상기 메모리 컨트롤러는 상기 시스템 클럭 신호가 로우 로직 레벨로 천이한 후 0.5UI (Unit Interval) 가 경과된 시점부터 상기 시스템 클럭 신호가 하이 로직 레벨로 천이한 후 0.5UI 가 경과된 시점까지의 구간 사이에서 상기 데이터 클럭 인에이블 신호를 인에이블시키고,
1UI 는 상기 데이터 클럭 신호의 반 주기에 해당하는 메모리 시스템.
제 1 항에 있어서,
상기 메모리 장치는 상기 데이터 클럭 인에이블 신호에 기초하여 상기 시스템 클럭 신호와 상기 데이터 클럭 신호를 동기시키는 메모리 시스템.
제 1 항에 있어서,
상기 메모리 장치는, 상기 데이터 클럭 신호를 수신하고, 상기 데이터 클럭 신호에 기초하여 복수의 내부 클럭 신호를 생성하는 내부 클럭 생성 회로; 및
상기 칩 선택 신호 및 상기 데이터 클럭 인에이블 신호에 기초하여 상기 내부 클럭 생성 회로를 활성화시키는 동기 인에이블 회로를 포함하는 메모리 시스템.
제 5 항에 있어서,
상기 내부 클럭 생성 회로는 상기 데이터 클럭 신호를 버퍼링하는 클럭 버퍼; 및
상기 클럭 버퍼의 출력 신호를 주파수 분주하여 상기 복수의 내부 클럭 신호를 생성하는 클럭 분주 회로를 포함하는 메모리 시스템.
제 6 항에 있어서,
상기 동기 인에이블 회로는, 상기 칩 선택 신호에 기초하여 제 1 인에이블 신호를 생성하는 버퍼 인에이블 회로; 및
상기 데이터 클럭 인에이블 신호에 기초하여 제 2 인에이블 신호를 생성하는 클럭 인에이블 제어 회로를 포함하는 메모리 시스템.
제 7 항에 있어서,
상기 클럭 버퍼는 상기 제 1 인에이블 신호에 기초하여 활성화되고, 상기 클럭 분주 회로는 상기 제 2 인에이블 신호에 기초하여 활성화되는 메모리 시스템.
제 7 항에 있어서,
상기 클럭 버퍼는 상기 제 1 인에이블 신호에 기초하여 부분적으로 활성화되고, 상기 제 2 인에이블 신호에 기초하여 완전하게 활성화되는 메모리 시스템.
제 7 항에 있어서,
상기 클럭 분주 회로는 상기 제 1 인에이블 신호에 기초하여 부분적으로 활성화되고, 상기 제 2 인에이블 신호에 기초하여 완전하게 활성화되는 메모리 시스템.
시스템 클럭 신호, 데이터 클럭 신호, 제 1 칩 선택 신호, 제 2 칩 선택 신호 및 데이터 클럭 인에이블 신호를 제공하는 메모리 컨트롤러;
상기 시스템 클럭 신호, 상기 데이터 클럭 신호, 상기 제 1 칩 선택 신호 및 상기 데이터 클럭 인에이블 신호에 기초하여 상기 메모리 컨트롤러와 통신하는 제 1 랭크; 및
상기 시스템 클럭 신호, 상기 데이터 클럭 신호, 상기 제 2 칩 선택 신호 및 상기 데이터 클럭 인에이블 신호에 기초하여 상기 메모리 컨트롤러와 통신하는 제 2 랭크를 포함하고,
상기 메모리 컨트롤러는 상기 제 1 및 제 2 랭크 중 적어도 하나를 액세스 한 후에 상기 데이터 클럭 인에이블 신호를 제공하는 메모리 시스템.
제 11 항에 있어서,
상기 메모리 컨트롤러는 상기 시스템 클럭 신호 및 상기 데이터 클럭 신호가 모두 로우 로직 레벨인 구간에서 상기 데이터 클럭 인에이블 신호를 인에이블시키는 메모리 시스템.
제 11 항에 있어서,
상기 메모리 컨트롤러는 상기 시스템 클럭 신호가 로우 로직 레벨로 천이한 후 0.5UI (Unit Interval) 가 경과된 시점부터 상기 시스템 클럭 신호가 하이 로직 레벨로 천이한 후 0.5UI 가 경과된 시점까지의 구간 사이에서 상기 데이터 클럭 인에이블 신호를 인에이블시키고,
1UI 는 상기 데이터 클럭 신호의 반 주기에 해당하는 메모리 시스템.
제 11 항에 있어서,
상기 메모리 컨트롤러는 상기 제 1 및 제 2 칩 선택 신호 중 하나를 제공하여 제 1 액세스를 수행한 후에 상기 데이터 클럭 인에이블 신호를 인에이블시키고, 상기 제 1 및 제 2 칩 선택 신호 중 하나를 제공하여 제 2 액세스를 수행하기 이전 또는 상기 제 2 액세스를 수행하는 것과 동시에 상기 데이터 클럭 인에이블 신호를 디스에이블시키는 메모리 시스템.
제 11 항에 있어서,
상기 제 1 랭크는 상기 제 1 칩 선택 신호를 수신한 후에 상기 데이터 클럭 인에이블 신호에 기초하여 상기 시스템 클럭 신호와 상기 데이터 클럭 신호를 동기시키는 메모리 시스템.
제 11 항에 있어서,
상기 제 2 랭크는 상기 제 2 칩 선택 신호를 수신한 후에 상기 데이터 클럭 인에이블 신호에 기초하여 상기 시스템 클럭 신호와 상기 데이터 클럭 신호를 동기시키는 메모리 시스템.
제 11 항에 있어서,
상기 메모리 컨트롤러는 상기 제 1 및 제 2 칩 선택 신호 중 하나를 제공한 후 상기 데이터 클럭 인에이블 신호를 로우 로직 레벨에서 하이 로직 레벨로 천이시키고, 상기 제 1 및 제 2 칩 선택 신호 중 다른 하나를 제공한 후 상기 데이터 클럭 인에이블 신호를 하이 로직 레벨로부터 로우 로직 레벨로 천이시키는 메모리 시스템.
제 17 항에 있어서,
상기 제 1 및 제 2 랭크 중 상기 하나는 상기 데이터 클럭 인에이블 신호의 라이징 에지에 기초하여 상기 시스템 클럭 신호와 상기 데이터 클럭 신호를 동기시키고,
상기 제 1 및 제 2 랭크 중 상기 다른 하나는 상기 데이터 클럭 인에이블 신호의 폴링 에지에 기초하여 상기 시스템 클럭 신호와 상기 데이터 클럭 신호를 동기시키는 메모리 시스템.
시스템 클럭 신호, 데이터 클럭 신호, 제 1 칩 선택 신호, 제 2 칩 선택 신호, 제 1 데이터 클럭 인에이블 신호 및 제 2 데이터 클럭 인에이블 신호를 제공하는 메모리 컨트롤러;
상기 시스템 클럭 신호, 상기 데이터 클럭 신호, 상기 제 1 칩 선택 신호 및 상기 제 1 데이터 클럭 인에이블 신호에 기초하여 상기 메모리 컨트롤러와 통신하는 제 1 랭크;
상기 시스템 클럭 신호, 상기 데이터 클럭 신호, 상기 제 2 칩 선택 신호 및 상기 제 1 데이터 클럭 인에이블 신호에 기초하여 상기 메모리 컨트롤러와 통신하는 제 2 랭크;
상기 시스템 클럭 신호, 상기 데이터 클럭 신호, 상기 제 1 칩 선택 신호 및 상기 제 2 데이터 클럭 인에이블 신호에 기초하여 상기 메모리 컨트롤러와 통신하는 제 3 랭크; 및
상기 시스템 클럭 신호, 상기 데이터 클럭 신호, 상기 제 2 칩 선택 신호 및 상기 제 2 데이터 클럭 인에이블 신호에 기초하여 상기 메모리 컨트롤러와 통신하는 제 4 랭크를 포함하는 메모리 시스템.
제 19 항에 있어서,
상기 메모리 컨트롤러는 상기 제 1 및 제 2 랭크 중 적어도 하나를 액세스 한 후에 상기 제 1 데이터 클럭 인에이블 신호를 제공하고,
상기 제 3 및 제 4 랭크 중 적어도 하나를 액세스 한 후에 상기 제 2 데이터 클럭 인에이블 신호를 제공하는 메모리 시스템.
제 19 항에 있어서,
상기 메모리 컨트롤러는 상기 시스템 클럭 신호 및 상기 데이터 클럭 신호가 모두 로우 로직 레벨인 구간에서 상기 제 1 데이터 클럭 인에이블 신호 및 상기 제 2 데이터 클럭 인에이블 신호를 인에이블시키는 메모리 시스템.
제 19 항에 있어서,
상기 메모리 컨트롤러는 상기 시스템 클럭 신호가 로우 로직 레벨로 천이한 후 0.5UI (Unit Interval) 가 경과된 시점부터 상기 시스템 클럭 신호가 하이 로직 레벨로 천이한 후 0.5UI 가 경과된 시점까지의 구간 사이에서 상기 제 1 데이터 클럭 인에이블 신호 및 상기 제 2 데이터 클럭 인에이블 신호를 인에이블시키고,
1UI 는 상기 데이터 클럭 신호의 반 주기에 해당하는 메모리 시스템.
제 19 항에 있어서,
상기 제 1 랭크는 상기 제 1 칩 선택 신호를 수신한 후 상기 제 1 데이터 클럭 인에이블 신호에 기초하여 상기 시스템 클럭 신호 및 상기 데이터 클럭 신호를 동기시키는 메모리 시스템.
제 19 항에 있어서,
상기 제 2 랭크는 상기 제 2 칩 선택 신호를 수신한 후 상기 제 1 데이터 클럭 인에이블 신호에 기초하여 상기 시스템 클럭 신호 및 상기 데이터 클럭 신호를 동기시키는 메모리 시스템.
제 19 항에 있어서,
상기 제 3 랭크는 상기 제 1 칩 선택 신호를 수신한 후 상기 제 2 데이터 클럭 인에이블 신호에 기초하여 상기 시스템 클럭 신호 및 상기 데이터 클럭 신호를 동기시키는 메모리 시스템.
제 19 항에 있어서,
상기 제 4 랭크는 상기 제 2 칩 선택 신호를 수신한 후 상기 제 2 데이터 클럭 인에이블 신호에 기초하여 상기 시스템 클럭 신호 및 상기 데이터 클럭 신호를 동기시키는 메모리 시스템.
제 19 항에 있어서,
상기 메모리 컨트롤러는 상기 제 1 칩 선택 신호를 제공하여 상기 제 1 랭크를 액세스 한 후 상기 제 1 데이터 클럭 인에이블 신호를 인에이블시키고, 상기 제 1 및 제 2 칩 선택 신호 중 하나를 제공하여 상기 제 1 및 제 2 랭크 중 하나를 액세스 하기 이전에 상기 제 1 데이터 클럭 인에이블 신호를 디스에이블시키는 메모리 시스템.
제 19 항에 있어서,
상기 메모리 컨트롤러는 상기 제 1 칩 선택 신호를 제공하여 상기 제 1 랭크를 액세스 한 후 상기 제 1 데이터 클럭 인에이블 신호를 인에이블시키고, 상기 제 2 칩 선택 신호를 상기 제 2 랭크로 제공할 때 상기 제 1 데이터 클럭 인에이블 신호를 디스에이블시키는 메모리 시스템.
제 19 항에 있어서,
상기 메모리 컨트롤러는 상기 제 1 칩 선택 신호를 제공하여 상기 제 3 랭크를 액세스 한 후 상기 제 2 데이터 클럭 인에이블 신호를 인에이블시키고, 상기 제 1 및 제 2 칩 선택 신호 중 하나를 제공하여 상기 제 3 및 제 4 랭크 중 하나를 액세스 하기 이전에 상기 제 2 데이터 클럭 인에이블 신호를 디스에이블시키는 메모리 시스템.
제 19 항에 있어서,
상기 메모리 컨트롤러는 상기 제 1 칩 선택 신호를 제공하여 상기 제 3 랭크를 액세스 한 후 상기 제 2 데이터 클럭 인에이블 신호를 인에이블시키고, 상기 제 2 칩 선택 신호를 상기 제 4 랭크로 제공할 때 상기 제 2 데이터 클럭 인에이블 신호를 디스에이블시키는 메모리 시스템.
제 19 항에 있어서,
상기 메모리 컨트롤러는 상기 제 1 및 제 2 칩 선택 신호 중 하나를 제공하여 상기 제 1 및 제 2 랭크 중 하나를 액세스 한 후 상기 제 1 데이터 클럭 인에이블 신호를 로우 로직 레벨에서 하이 로직 레벨로 천이시키고, 상기 제 1 및 제 2 칩 선택 신호 중 다른 하나를 제공하여 상기 제 1 및 제 2 랭크 중 다른 하나를 액세스 한 후 상기 제 1 데이터 클럭 인에이블 신호를 하이 로직 레벨로부터 로우 로직 레벨로 천이시키는 메모리 시스템.
제 31 항에 있어서,
상기 제 1 및 제 2 랭크 중 상기 하나는 상기 제 1 데이터 클럭 인에이블 신호의 라이징 에지에 기초하여 상기 시스템 클럭 신호와 상기 데이터 클럭 신호를 동기시키고,
상기 제 1 및 제 2 랭크 중 상기 다른 하나는 상기 제 1 데이터 클럭 인에이블 신호의 폴링 에지에 기초하여 상기 시스템 클럭 신호와 상기 데이터 클럭 신호를 동기시키는 메모리 시스템.
제 19 항에 있어서,
상기 메모리 컨트롤러는 상기 제 1 및 제 2 칩 선택 신호 중 하나를 제공하여 상기 제 3 및 제 4 랭크 중 하나를 액세스 한 후 상기 제 2 데이터 클럭 인에이블 신호를 로우 로직 레벨에서 하이 로직 레벨로 천이시키고, 상기 제 1 및 제 2 칩 선택 신호 중 다른 하나를 제공하여 상기 제 3 및 제 4 랭크 중 다른 하나를 액세스 한 후 상기 제 2 데이터 클럭 인에이블 신호를 하이 로직 레벨로부터 로우 로직 레벨로 천이시키는 메모리 시스템.
제 33 항에 있어서,
상기 제 3 및 제 4 랭크 중 상기 하나는 상기 제 2 데이터 클럭 인에이블 신호의 라이징 에지에 기초하여 상기 시스템 클럭 신호와 상기 데이터 클럭 신호를 동기시키고,
상기 제 3 및 제 4 랭크 중 상기 다른 하나는 상기 제 2 데이터 클럭 인에이블 신호의 폴링 에지에 기초하여 상기 시스템 클럭 신호와 상기 데이터 클럭 신호를 동기시키는 메모리 시스템.
시스템 클럭 신호, 데이터 클럭 신호, 제 1 칩 선택 신호, 제 2 칩 선택 신호, 제 1 데이터 클럭 인에이블 신호 및 제 2 데이터 클럭 인에이블 신호를 제공하는 메모리 컨트롤러;
상기 시스템 클럭 신호, 상기 데이터 클럭 신호, 상기 제 1 칩 선택 신호 및 상기 제 1 데이터 클럭 인에이블 신호에 기초하여 상기 메모리 컨트롤러와 통신하는 제 1 랭크; 및
상기 시스템 클럭 신호, 상기 데이터 클럭 신호, 상기 제 2 칩 선택 신호 및 상기 제 2 데이터 클럭 인에이블 신호에 기초하여 상기 메모리 컨트롤러와 통신하는 제 2 랭크를 포함하는 메모리 시스템.
제 35 항에 있어서,
상기 메모리 컨트롤러는 상기 제 1 랭크를 액세스 한 후에 상기 제 1 데이터 클럭 인에이블 신호를 제공하고,
상기 제 2 랭크를 액세스 한 후에 상기 제 2 데이터 클럭 인에이블 신호를 제공하는 메모리 시스템.
제 35 항에 있어서,
상기 메모리 컨트롤러는 상기 시스템 클럭 신호 및 상기 데이터 클럭 신호가 모두 로우 로직 레벨인 구간에서 상기 제 1 데이터 클럭 인에이블 신호 및 상기 제 2 데이터 클럭 인에이블 신호를 인에이블시키는 메모리 시스템.
제 35 항에 있어서,
상기 메모리 컨트롤러는 상기 시스템 클럭 신호가 로우 로직 레벨로 천이한 후 0.5UI (Unit Interval) 가 경과된 시점부터 상기 시스템 클럭 신호가 하이 로직 레벨로 천이한 후 0.5UI 가 경과된 시점까지의 구간 사이에서 상기 제 1 데이터 클럭 인에이블 신호 및 상기 제 2 데이터 클럭 인에이블 신호를 인에이블시키고,
1UI 는 상기 데이터 클럭 신호의 반 주기에 해당하는 메모리 시스템.
제 35 항에 있어서,
상기 메모리 컨트롤러는 상기 제 1 랭크를 액세스 한 후 상기 제 1 데이터 클럭 인에이블 신호를 인에이블시키고, 상기 제 1 랭크를 다시 액세스 하기 이전에 상기 제 1 데이터 클럭 인에이블 신호를 디스에이블시키는 메모리 시스템.
제 35 항에 있어서,
상기 메모리 컨트롤러는 상기 제 2 랭크를 액세스 한 후 상기 제 2 데이터 클럭 인에이블 신호를 인에이블시키고, 상기 제 2 랭크를 다시 액세스 하기 이전에 상기 제 2 데이터 클럭 인에이블 신호를 디스에이블시키는 메모리 시스템.
제 35 항에 있어서,
상기 제 1 랭크는 상기 제 1 칩 선택 신호를 수신한 후 상기 제 1 데이터 클럭 인에이블 신호에 기초하여 상기 시스템 클럭 신호 및 상기 데이터 클럭 신호를 동기시키는 메모리 시스템.
제 35 항에 있어서,
상기 제 2 랭크는 상기 제 2 칩 선택 신호를 수신한 후 상기 제 2 데이터 클럭 인에이블 신호에 기초하여 상기 시스템 클럭 신호 및 상기 데이터 클럭 신호를 동기시키는 메모리 시스템.