KR20150116109A - 메모리 시스템 - Google Patents

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KR20150116109A
KR20150116109A KR1020140040605A KR20140040605A KR20150116109A KR 20150116109 A KR20150116109 A KR 20150116109A KR 1020140040605 A KR1020140040605 A KR 1020140040605A KR 20140040605 A KR20140040605 A KR 20140040605A KR 20150116109 A KR20150116109 A KR 20150116109A
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최민석
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에스케이하이닉스 주식회사
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Abstract

본 기술은 메모리 시스템에 관한 것으로서, 자신의 공정 스큐 정보를 생성하는 메모리 컨트롤러 및 상기 공정 스큐 정보에 응답하여 내부 회로의 동작을 제어하기 위한 반도체 메모리가 제공된다.

Description

메모리 시스템{MEMORY SYSTEM}
본 특허 문헌은 반도체 설계 기술에 관한 것으로, 더욱 구체적으로는 반도체 메모리와 메모리 컨트롤러간 인터페이스 구조를 갖는 메모리 시스템에 관한 것이다.
메모리 컨트롤러와 반도체 메모리간 통신을 하는 메모리 시스템에서 일반적으로 메모리 컨트롤러가 반도체 메모리에 데이터를 쓰거나 반도체 메모리로부터 데이터를 읽기 위해 메모리 컨트롤러가 반도체 메모리에 주는 주요한 신호는 어드레스(Address), 커맨드(Command), 데이터(Data) 등이 있다.
메모리 컨트롤러와 반도체 메모리가 각각 제작된 공정환경의 스큐가 티피컬(Typical)인 경우 각각의 칩 내부의 트랜지스터 성능은 서로 동일한 수준을 갖게 될 것이며, 각각의 칩은 설계자가 의도한 입출력 신호 마진, 내부 신호 마진, 동작속도 및 전력소모의 특성을 갖게 될 것이다. 이 경우, 반도체 메모리는 메모리 컨트롤러가 주는 신호를 입력버퍼 또는 내부회로에서 지연 또는 앞서감 없이 처리함으로써 메모리 셀에 정보를 쓰거나 메모리 셀로부터 정보를 읽어내는 동작이 메모리 컨트롤러가 의도하는 속도로 원활하게 이루어질 수 있다.
그러나 현실적으로 메모리 컨트롤러나 반도체 메모리는 제작시 공정 스큐(Process skew)를 갖게 되므로 이를 보완하기 위한 방법이 필요하다.
본 발명의 실시예들이 해결하고자 하는 과제는, 공정 스큐에 따라 내부 회로의 동작 제어가 가능한 메모리 시스템을 제공하고자 한다.
본 발명의 실시예에 따른 메모리 시스템은, 자신의 공정 스큐 정보를 생성하는 메모리 컨트롤러; 및 상기 공정 스큐 정보에 응답하여 내부 회로의 동작을 제어하기 위한 반도체 메모리를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 메모리 시스템은, 제1 모드에서 입력된 제1 공정 스큐 정보에 따라 내부 회로의 동작이 조절되고, 제2 모드에서 자신의 동작 속도에 대응하는 제2 공정 스큐 정보를 생성하여 출력하는 반도체 메모리; 및 커맨드 및 어드레스를 상기 반도체 메모리로 전송하여 상기 반도체 메모리로 데이터를 입력하거나 상기 반도체 메모리로부터 상기 데이터를 출력하되, 상기 제1 모드에서 자신의 동작 속도에 대응하는 상기 제1 공정 스큐 정보를 생성하여 상기 반도체 메모리로 전송하고, 상기 제2 모드에서 상기 제2 공정 스큐 정보를 입력받아 저장하는 메모리 컨트롤러를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 시스템은, 자신의 공정 스큐 정보를 생성하여 출력하기 위한 제1 디바이스; 및 상기 공정 스큐 정보에 응답하여 내부 회로의 동작을 조절하기 위한 제2 디바이스를 포함할 수 있다.
상술한 실시예들에 의한 메모리 시스템에 의하면, 메모리 컨트롤러 및 반도체 메모리는 상대방의 공정 스큐 정보에 따라 내부 회로의 동작을 제어함으로써 상호간의 데이터 통신환경을 최적화할 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 도시한 블록 다이어그램이다.
도 2는 본 발명의 실시예에 따른 도 1에 도시된 반도체 메모리를 상세히 도시한 블록 다이어그램이다.
도 3은 본 발명의 실시예에 따른 도 2에 도시된 반도체 메모리의 구성요소 중 스큐 제어부를 상세히 도시한 블록 다이어그램이다.
도 4는 본 발명의 실시예에 따른 도 2에 도시된 반도체 메모리의 구성요소 중 스큐 검출부를 상세히 도시한 블록 다이어그램이다.
도 5는 본 발명의 실시예에 따른 메모리 시스템을 도시한 블록 다이어그램이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 도시한 블록 다이어그램이다.
도 1을 참조하면, 메모리 시스템은 메모리 컨트롤러 및 반도체 메모리를 포함할 수 있다.
메모리 컨트롤러(110)는 자신의 동작 속도에 대응하는 제1 공정 스큐 정보(INF_SK1)를 생성하여 반도체 메모리(120)로 전송하고, 반도체 메모리(120)로부터 반도체 메모리(120)의 제2 공정 스큐 정보(INF_SK2)를 입력받는다. 여기서는 제1 및 제2 공정 스큐 정보(INF_SK1, INF_SK2)가 별도의 전송라인을 통해 송수신되는 것을 일례로 하였지만 별도의 전송라인 이외에 기존의 전송라인을 사용하는 것도 가능하다. 즉, 메모리 컨트롤러(110)는 제1 공정 스큐 정보(INF_SK1)를 커맨드(CMD) 또는 어드레스(ADD) 또는 데이터(DAT)에 포함시켜 반도체 메모리(120)로 전송할 수 있고, 제2 공정 스큐 정보는 데이터(DAT)에 포함되어 반도체 메모리(120)로부터 제공받을 수 있다.
이하, 설명의 편의를 위하여 제1 공정 스큐 정보(INF_SK1)가 전달되는 구간을 제1 모드로 정의하고, 제2 공정 스큐 정보(INF_SK2)가 전달되는 구간을 제2 모드로 정의하기로 한다.
즉, 반도체 메모리(120)는 제1 모드에서 생성된 제1 공정 스큐 정보(INF_SK1)에 따라 내부 회로의 동작을 조절한다. 그리고, 반도체 메모리(120)는 제2 모드에서 자신의 동작 속도에 대응하는 제2 공정 스큐 정보(INF_SK2)를 생성하여 출력하고, 메모리 컨트롤러(110)는 제2 공정 스큐 정보(INF_SK2)에 따라 내부 회로의 동작을 조절한다.
이하, 메모리 시스템의 동작에 대하여 살펴보기로 한다.
제1 모드일 경우, 메모리 컨트롤러(110)는 자신의 동작 속도에 대응하는 제1 공정 스큐 정보(INF_SK1)를 생성하여 출력하고, 반도체 메모리(120)는 제1 공정 스큐 정보(INF_SK1)를 제공받아 내부 회로의 동작을 조절한다. 예컨대, 제1 공정 스큐 정보에 따라서 내부 회로에 사용되는 내부 전압의 전압 레벨을 조절하거나 내부 회로의 동작 속도를 조절할 수 있다. 이에 대한 상세한 동작 설명은 도 2에서 하기로 한다.
제2 모드일 경우, 반도체 메모리(120)는 자신의 동작 속도에 대응하는 제2 공정 스큐 정보(INF_SK2)를 생성하여 출력하고, 메모리 컨트롤러(110)는 제2 공정 스큐 정보(INF_SK2)를 제공받아 내부 회로의 동작을 조절한다. 반도체 메모리(120)와 마찬가지로 내부 회로에 사용되는 내부 전압의 전압 레벨을 조절하거나 내부 회로의 동작 속도를 조절할 수 있다.
본 발명의 실시예에 따른 메모리 시스템은 제1 모드 및 제2 모드에 따라서 제1 공정 스큐 정보(INF_SK1) 또는 제2 공정 스큐 정보(INF_SK2)를 입력받아 메모리 컨트롤러(110) 및 반도체 메모리(120) 각각의 내부 회로의 동작 속도를 조절하는 것이 가능하다.
도 2는 본 발명의 실시예에 따른 도 1에 도시된 반도체 메모리를 상세히 도시한 블록 다이어그램이다.
도 2를 참조하면, 반도체 메모리(120)는 내부 회로(210), 모드 레지스터 셋(220), 스큐 검출부(230), 스큐 제어부(240), 입출력 및 디코더 제어부(250) 및 디코더부(260)를 포함할 수 있다.
도 2에서 반도체 메모리(120)는 커맨드(CMD)에 의해 제1 모드 및 제2 모드가 설정되고, 어드레스(ADD)로부터 제1 공정 스큐 정보(SKW1)를 입력받으며, 데이터(DAT)를 통해 제2 공정 스큐 정보(SKW2)를 출력하는 것을 일례로 설명하기로 한다.
내부 회로(210)는 데이터(DAT)의 읽기/쓰기 동작을 위한 것으로 신호 입력부(211), 데이터 입출력부(212) 및 코어부(213)를 포함할 수 있다.
신호 입력부(211)는 커맨드(CMD) 및 어드레스(ADD)를 입력으로 받으며, 데이터 입출력부(212)는 데이터(DAT)를 입출력한다. 여기서 신호 입력부(211)는 입력받은 커맨드(CMD) 및 어드레스(ADD)를 버퍼링 동작 및 래칭 동작을 통해 래치된 커맨드(CMD_LAT) 및 래치된 어드레스(ADD_LAT)로 출력한다. 여기서 래치된 커맨드(CMD_LAT)에 따라서 제1 모드 또는 제2 모드 동작을 수행할 수 있다. 제1 모드시에는 모드 레지스터 셋(220)을 구동하고, 제2 모드시에는 스큐 검출부(230)를 구동한다.
코어부(213)는 다수의 메모리 셀을 포함하고, 래치된 커맨드(CMD_LAT)에 응답하여 래치된 어드레스(ADD_LAT)에 의해 지정된 메모리 셀을 액세스한다.
한편, 도 2에서는 신호 입력부(211), 데이터 입출력부(212) 및 코어부(213) 등의 내부 회로(210)를 도시하였지만, 이 외에도 다양한 내부 회로(210)를 포함할 수 있다.
모드 레지스터 셋(220)은 래치된 커맨드(CMD_LAT)에 응답하여 래치된 어드레스(ADD_LAT)로부터 입력된 제1 공정 스큐 정보(SKW1)를 저장한다. 여기서 제1 공정 스큐 정보(SKW1)는 도 1에 도시된 메모리 컨트롤러(110)의 동작 속도에 대응하는 제1 공정 스큐 정보(INF_SK1)이다.
한편, 도 2에서는 스큐를 저장하기 위한 저장부의 일례로 모드 레지스터 셋(220)을 사용하였지만, 모드 레지스터 셋(220)이 아닌 다른 종류의 레지스터를 사용하는 것도 가능하다.
스큐 검출부(230)는 래치된 커맨드(CMD_LAT)에 응답하여 반도체 메모리(120) 자체의 동작 속도에 대응하는 제2 공정 스큐 정보(SKW2)를 생성한다. 생성된 제2 공정 스큐 정보(SKW2)는 데이터 입출력부(212)로 입력되어 데이터(DAT)에 포함되어 메모리 컨트롤러(110)로 전송된다. 여기서 스큐 검출부(230)는 오실레이터나 다양한 로직 회로의 조합으로 구현될 수 있다. 이에 대한 상세한 설명은 도 4에서 하기로 한다.
스큐 제어부(240)는 제1 공정 스큐 정보(SKW1)에 응답하여 내부 회로(210)의 동작 속도를 조절한다. 내부 회로(210)의 동작 속도를 조절하기 위해 내부 회로(210)에 공급되는 내부 전압(VINT)의 전압 레벨을 제1 공정 스큐 정보(SKW1)에 따라서 조절한다. 전압 레벨이 조절된 내부 전압(VINT)은 내부 회로(210)로 공급되어진다. 그리고 제1 공정 스큐 정보(SKW1)에 따라서 신호 입력부(211)의 셋업/홀드 타임을 제어하거나 데이터 입출력부(212) 및 코어부(213)의 딜레이 타이밍을 제어하기 위한 복수의 제어신호(BUF_CTL, DRV_CTRL, IO_DEC_CTRL)를 생성한다. 따라서 스큐 제어부(240)를 통해 제1 공정 스큐 정보(SKW1)에 따라서 내부 전압(VINT)의 전압 레벨을 조절하거나, 복수의 제어신호(BUF_CTL, DRV_CTRL, IO_DEC_CTRL)를 통해 내부 회로(210)의 동작 속도를 조절하는 것이 가능하다. 이에 대한 상세한 설명은 도 3에서 하기로 한다.
입출력 및 디코더 제어부(250)는 로우 디코더 제어부(251), 컬럼 디코더 제어부(252) 및 입출력 제어부(253)를 포함할 수 있다.
로우 디코더 제어부(251), 컬럼 디코더 제어부(252) 및 입출력 제어부(253) 각각은 래치된 어드레스(ADD_LAT)에 응답하여 입출력 및 디코더 제어신호(IO_DEC_CTRL)에 따라 딜레이 타이밍을 조절하여 로우 디코더(261), 컬럼 디코더(262) 및 데이터 입출력부(212)의 동작 속도를 제어하는 것이 가능하다.
디코더부(260)는 로우 디코더(261) 및 컬럼 디코더(262)를 포함할 수 있다. 여기서 로우 디코더(261)는 로우 디코더 제어부(251)로부터 조절된 딜레이 타이밍에 따라 코어부(213) 내 메모리 셀의 접근하고자 하는 비트라인을 선택하고, 컬럼 디코더(262)는 컬럼 디코더 제어부(252)로부터 조절된 딜레이 타이밍에 따라 코어부(213) 내 메모리 셀의 접근하고자 하는 워드라인을 선택한다.
따라서 코어부(213)는 래치된 어드레스(ADD_LAT)에 의해 지정된 메모리 셀을 메모리 컨트롤러(110)의 동작 속도에 대응하는 제1 공정 스큐 정보(SKW1)에 따라 액세스하는 것이 가능하다.
본 발명의 실시예에 따른 메모리 시스템은 메모리 컨트롤러(110)와 반도체 메모리(120)가 상대방의 공정 스큐 정보에 따라 내부회로의 동작을 제어함으로써 상호간의 데이터 통신환경을 제어하고 불량을 방지하는 것이 가능하다.
도 3은 본 발명의 실시예에 따른 도 2에 도시된 반도체 메모리의 구성요소 중 스큐 제어부를 상세히 도시한 블록 다이어그램이다.
도 2 및 도 3을 참조하면, 스큐 제어부(240)는 전압 제어부(310) 및 딜레이 제어부(320)를 포함할 수 있다.
전압 제어부(310)는 전압 제어신호 생성부(311) 및 내부 전압 생성부(312)를 포함할 수 있다. 여기서 전압 제어신호 생성부(311)는 제1 공정 스큐 정보(SKW1)에 응답하여 내부 전압(VINT)의 전압 레벨을 조절하기 위해 전압 제어신호(VOL_CTRL)를 출력하고, 이에 따라서 내부 전압 생성부(312)는 내부 전압(VINT)의 전압 레벨을 제1 공정 스큐 정보(SKW1)에 따라 제어하여 생성한다. 예컨대, 제1 공정 스큐 정보(SKW1)를 통해 알 수 있는 도 1에 도시된 메모리 컨트롤러(110)의 공정 스큐가 패스트(Fast)이면 반도체 메모리(120)의 내부 전압(VINT)의 전압 레벨을 높여 반도체 메모리(120)의 동작 환경을 패스트 스큐에 대응하여 동작할 수 있도록 제어하고, 반대로 메모리 컨트롤러(110)의 공정 스큐가 슬로우(Slow)이면 반도체 메모리(120)의 내부 전압(VINT)의 전압 레벨을 낮춰 반도체 메모리(120)의 동작 환경을 슬로우 스큐에 대응하여 동작할 수 있도록 제어한다. 이와 같이 생성된 내부 전압(VINT)은 도 2에 도시된 신호 입력부(211), 데이터 입출력부(212) 및 코어부(213) 등의 내부 회로(210)의 공급 전원으로 인가되어 각 회로의 동작 속도를 조절하는 것이 가능하다.
딜레이 제어부(320)는 제1 공정 스큐 정보(SKW1)에 응답하여 신호 입력부(211)의 셋업/홀드 타임을 제어하기 위한 버퍼 제어신호(BUF_CTRL), 데이터 입출력부(212)의 딜레이 타이밍을 제어하기 위한 드라이브 제어신호(DRV_CTRL) 및 코어부(213)의 딜레이 타이밍을 제어하기 위한 입출력 및 디코더 제어신호(IO_DEC_CTRL)를 출력한다.
여기서 버퍼 제어신호(BUF_CTRL)는 신호 입력부(211) 내부의 버퍼링 동작을 하는 버퍼회로의 셋업/홀드 타임을 조절한다. 이때 버퍼 제어신호(BUF_CTRL)에 포함된 제1 공정 스큐 정보(SKW1)에 따라서 버퍼회로에 사용된 커패시터나 저항의 크기를 변경함으로써 셋업/홀드 타임을 조절할 수 있다. 결론적으로, 제1 공정 스큐 정보(SKW1)에 대응하여 신호 입력부(211)의 셋업/홀드 타임을 조절하여 신호 입력부(211)의 동작 속도를 조절하는 것이 가능하다.
드라이브 제어신호(DRV_CTRL)는 데이터 입출력부(212) 내부에 구비되는 데이터(DAT) 입출력을 위한 입출력 드라이버의 딜레이 타이밍을 조절한다. 다시 말하면, 입출력 드라이버의 딜레이 타이밍을 조절하기 위한 딜레이 회로를 제1 공정 스큐 정보(SKW1)에 대응하도록 조절한다. 예컨대, 딜레이 회로에 사용된 커패시터나 저항의 크기를 조절하여 메모리 컨트롤러(110)의 공정 스큐에 따라 공정 스큐가 패스트이면 커패시터나 저항의 크기를 감소시키고, 공정 스큐가 슬로우이면 커패시터나 저항의 크기를 증가시킴으로써 데이터(DAT)의 입출력 타이밍을 메모리 컨트롤러(110)의 동작 속도에 대응하도록 조절할 수 있다. 결론적으로, 제1 공정 스큐 정보(SKW1)에 대응하여 입출력 드라이버의 딜레이 타이밍을 조절하여 데이터 입출력부(212)의 동작 속도를 조절하는 것이 가능하다.
입출력 및 디코더 제어신호(IO_DEC_CTRL)는 로우 디코더 제어부(251), 컬럼 디코더 제어부(252) 및 입출력 제어부(253)의 딜레이 타임을 조절한다. 딜레이 타이밍을 조절함에 있어서, 드라이브 제어신호(DRV_CTRL)와 마찬가지로 각각의 딜레이 회로에 사용된 커패시터나 저항의 크기를 조절하여 메모리 컨트롤러(110)의 동작 속도에 대응하도록 조절할 수 있다. 결론적으로, 입출력 및 디코더 제어부(250)는 래치된 어드레스(ADD_LAT)에 응답하여 제1 공정 스큐 정보(SKW1)에 따라 딜레이 타이밍을 조절하여 로우 디코더(261), 컬럼 디코더(262) 및 데이터 입출력부(212)의 동작 속도를 제어하는 것이 가능하다.
본 발명의 실시예에 따른 스큐 제어부(240)는 제1 공정 스큐 정보(SKW1)에 따라서 내부 전압(VINT)의 전압 레벨을 조절하거나, 복수의 제어신호(BUF_CTRL, DRV_CTRL, IO_DEC_CTRL)를 통해 내부 회로(210)의 동작 속도를 조절하는 것이 가능하다.
도 4는 본 발명의 실시예에 따른 도 2에 도시된 반도체 메모리의 구성요소 중 스큐 검출부를 상세히 도시한 블록 다이어그램이다.
도 2 및 도 4를 참조하면, 스큐 검출부(230)는 스큐 디텍트 회로(410), 링 오실레이터(420), 먹스부(430) 및 디지털 컨버터(440)를 포함할 수 있다.
스큐 디텍트 회로(410)는 래치된 커맨드(CMD_LAT)에 응답하여 반도체 메모리(120) 자체의 스큐 정보를 검출한다. 도 4에는 도시하지 않았지만, 스큐 디텍트 회로(230)는 다양한 로직 회로들의 조합으로 구현될 수 있다. 예컨대, 반도체 메모리(120)에서 주로 사용되는 로직 회로들을 직/병렬로 연결해 놓은 회로들을 사용할 수 있다. 센스 앰프(Sense Amplifier), 인버터(Inverter)로 구성된 드라이버(Driver), 저항-커패시터 딜레이(RC Delay), 워드 라인 드라이버(Word Line Driver), 플립 플롭(Flip Flop) 및 레벨 쉬프터(Level Shifter) 등을 예로 들 수 있다. 이와 같이 내부 신호가 실제로 통과하는 회로를 사용하여 반도체 메모리(120)의 자체 스큐 정보를 정확하게 측정할 수 있다.
링 오실레이터(420)는 래치된 커맨드(CMD_LAT)에 응답하여 반도체 메모리(120) 자체의 스큐 정보를 검출한다. 여기서 링 오실레이터(420)는 복수개의 인버터로 구성되어 딜레이 시간을 측정하여 스큐 정보를 검출할 수 있다.
먹스부(430)는 셀렉트 신호(SEL)에 응답하여 스큐 디텍트 회로(410) 또는 링 오실레이터(420)를 통해 검출된 스큐 정보를 출력한다. 링 오실레이터(420)는 인버터만의 조합으로 구성되어 있기 때문에 반도체 메모리(120) 자체의 스큐 정보를 정확하게 반영하지 못하는 경우가 발생할 수 있다. 이러한 경우, 셀렉트 신호(SEL)에 응답하여 스큐 디텍트 회로(410)를 통해 정확히 측정된 스큐 정보를 출력할 수 있다.
디지털 컨버터(440)는 먹스부(430)를 통해 스큐 디텍트 회로(410) 또는 링 오실레이터(420)로부터 검출된 스큐 정보를 디지털 코드로 변환하여 출력한다. 스큐 디텍트 회로(410) 및 링 오실레이터(420)를 통해 검출된 스큐 정보는 연속적인 펄스로 출력되므로 이를 디지털 코드로 변환해 주어야 한다. 이와 같이 출력된 제2 공정 스큐 정보(SKW2)는 데이터 입출력부(212)로 입력되어 데이터(DAT)에 포함되어 도 1에 도시된 메모리 컨트롤러(110)로 전송된다.
본 발명의 실시예에 따른 스큐 검출부(230)는 반도체 메모리(120)의 동작 속도에 대응하는 제2 공정 스큐 정보(SKW2)를 검출하여 데이터(DAT)를 통해 메모리 컨트롤러(110)로 전송하는 것이 가능하다.
도 5는 본 발명의 실시예에 따른 메모리 시스템을 도시한 블록 다이어그램이다.
도 5를 참조하면, 메모리 시스템(510) 및 반도체 메모리(520) 각각은 스큐 검출부(511, 524), 스큐 저장부(512, 521), 스큐 제어부(513, 522) 및 내부 회로(514, 523)를 포함할 수 있다.
스큐 검출부(511, 524)는 메모리 컨트롤러(510) 및 반도체 메모리(520) 각각의 동작 속도에 대응하는 제1 공정 스큐 정보(SKW1) 및 제2 공정 스큐 정보(SKW2)를 상대방으로 전송한다. 메모리 컨트롤러(510)의 스큐 검출부(511)는 커맨드(CMD) 또는 어드레스(ADD) 또는 데이터(DAT)에 제1 공정 스큐 정보(SKW1)를 포함하여 전송할 수 있으며, 반도체 메모리(520)의 스큐 검출부(524)는 데이터(DAT)에 제2 공정 스큐 정보(SKW2)를 포함하여 전송할 수 있다.
스큐 저장부(512, 521)는 상대방으로부터 전송된 제2 공정 스큐 정보(SKW2) 또는 제1 공정 스큐 정보(SKW1)를 저장한다.
스큐 제어부(513, 522)는 각각의 공정 스큐 정보(SKW2, SKW1)에 응답하여 내부 회로(514, 523)의 동작 속도를 조절하기 위한 복수의 제어신호(CTRL2, CTRL1)를 생성하여 출력한다. 여기서 복수의 제어신호(CTRL2, CTRL1)는 예컨대, 도 2에 도시된 내부 전압(VINT), 버퍼 제어신호(BUF_CTRL), 드라이브 제어신호(DRV_CTRL) 및 입출력 및 디코더 제어신호(IO_DEC_CTRL) 등을 포함할 수 있다. 따라서 내부 회로(514, 523)는 복수의 제어신호(CTRL2, CTRL1)에 따라서 내부 동작 속도가 조절될 수 있다.
본 발명의 실시예에 따른 메모리 시스템은 제1 공정 스큐 정보(SKW1) 또는 제2 공정 스큐 정보(SKW2)를 입력받아 각각의 내부 회로(523, 514)의 동작 속도를 조절하는 것이 가능하다. 따라서 상호간의 데이터 통신환경을 제어하고 불량을 방지하는 것이 가능하다.
한편, 본 발명의 실시예에 따른 메모리 시스템은 메모리 컨트롤러(510) 및 반도체 메모리(520)가 상대방의 공정 스큐 정보를 상호 통신함으로써 내부 회로(514, 523)의 동작 속도를 조절하는 것을 개시하였으나, 공정 스큐 정보 외에도 내부 동작 상황 및 내부 온도 정보 등을 상호통신 대상으로 포함시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
110 : 메모리 컨트롤러 120 : 반도체 메모리
210 : 내부 회로 211 : 신호 입력부
212 : 데이터 입출력부 213 : 코어부
220 : 모드 레지스터 셋 230 : 스큐 검출부
240 : 스큐 제어부 250 : 입출력 및 디코더 제어부
251 : 로우 디코더 제어부 252 : 컬럼 디코더 제어부
253 : 입출력 제어부 260 : 디코더부
261 : 로우 디코더 262 : 컬럼 디코더

Claims (20)

  1. 자신의 공정 스큐 정보를 생성하는 메모리 컨트롤러; 및
    상기 공정 스큐 정보에 응답하여 내부 회로의 동작을 제어하기 위한 반도체 메모리
    를 포함하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 내부 회로는,
    커맨드 및 어드레스를 입력받는 신호 입력부;
    데이터를 입출력하는 데이터 입출력부; 및
    다수의 메모리 셀을 포함하고, 상기 커맨드에 응답하여 상기 어드레스에 의해 지정된 메모리 셀을 액세스하는 코어부
    를 포함하는 메모리 시스템.
  3. 제2항에 있어서,
    상기 반도체 메모리는,
    상기 공정 스큐 정보를 저장하기 위한 스큐 저장부를 포함하는 메모리 시스템.
  4. 제3항에 있어서,
    상기 스큐 저장부는 모드 레지스터 셋 또는 레지스터부인 것을 특징으로 하는 메모리 시스템.
  5. 제3항에 있어서,
    상기 반도체 메모리는,
    상기 공정 스큐 정보에 응답하여 상기 내부 회로의 동작 속도를 제어하기 위한 스큐 제어부를 더 포함하는 메모리 시스템.
  6. 제5항에 있어서,
    상기 스큐 제어부는,
    상기 공정 스큐 정보에 응답하여 상기 신호 입력부의 셋업/홀드 타임을 제어하고, 상기 데이터 입출력부 및 상기 코어부의 딜레이 타이밍을 제어하기 위한 딜레이 제어부; 및
    상기 공정 스큐 정보에 응답하여 상기 내부 전압의 전압 레벨을 조절하기 위한 전압 제어부
    를 포함하는 메모리 시스템.
  7. 제6항에 있어서,
    상기 전압 제어부는,
    상기 공정 스큐 정보에 응답하여 상기 내부 회로에 공급되는 내부 전압의 전압 레벨을 조절하기 위한 전압 제어신호를 생성하는 전압 제어신호 생성부; 및
    상기 전압 제어신호에 응답하여 상기 내부 전압을 생성하는 내부 전압 생성부
    를 포함하는 메모리 시스템.
  8. 제1 모드에서 입력된 제1 공정 스큐 정보에 따라 내부 회로의 동작이 조절되고, 제2 모드에서 자신의 동작 속도에 대응하는 제2 공정 스큐 정보를 생성하여 출력하는 반도체 메모리; 및
    커맨드 및 어드레스를 상기 반도체 메모리로 전송하여 상기 반도체 메모리로 데이터를 입력하거나 상기 반도체 메모리로부터 상기 데이터를 출력하되, 상기 제1 모드에서 자신의 동작 속도에 대응하는 상기 제1 공정 스큐 정보를 생성하여 상기 반도체 메모리로 전송하고, 상기 제2 모드에서 상기 제2 공정 스큐 정보를 입력받아 저장하는 메모리 컨트롤러
    를 포함하는 메모리 시스템.
  9. 제8항에 있어서,
    상기 내부 회로는,
    상기 커맨드 및 상기 어드레스를 입력받는 신호 입력부;
    상기 데이터를 입출력하는 데이터 입출력부; 및
    다수의 메모리 셀을 포함하고, 상기 커맨드에 응답하여 상기 어드레스에 의해 지정된 메모리 셀을 액세스하는 코어부
    를 포함하는 메모리 시스템.
  10. 제9항에 있어서,
    상기 반도체 메모리는,
    상기 제1 공정 스큐 정보를 저장하기 위한 스큐 저장부를 포함하는 메모리 시스템.
  11. 제10항에 있어서,
    상기 스큐 저장부는 모드 레지스터 셋 또는 레지스터부인 것을 특징으로 하는 메모리 시스템.
  12. 제10항에 있어서,
    상기 반도체 메모리는,
    상기 제1 모드시 상기 제1 공정 스큐 정보에 응답하여 상기 내부 회로의 동작 속도를 조절하기 위한 스큐 제어부; 및
    상기 제2 모드시 상기 제2 공정 스큐 정보를 검출하기 위한 스큐 검출부
    를 더 포함하는 메모리 시스템.
  13. 제12항에 있어서,
    상기 스큐 제어부는,
    상기 제1 공정 스큐 정보에 응답하여 상기 신호 입력부의 셋업/홀드 타임을 제어하고, 상기 데이터 입출력부 및 상기 코어부의 딜레이 타이밍을 제어하기 위한 딜레이 제어부; 및
    상기 제1 공정 스큐 정보에 응답하여 상기 내부 전압의 전압 레벨을 조절하기 위한 전압 제어부
    를 포함하는 메모리 시스템.
  14. 제13항에 있어서,
    상기 전압 제어부는,
    상기 제1 공정 스큐 정보에 응답하여 상기 내부 회로에 공급되는 내부 전압의 전압 레벨을 조절하기 위한 전압 제어신호를 생성하는 전압 제어신호 생성부; 및
    상기 전압 제어신호에 응답하여 상기 내부 전압을 생성하는 내부 전압 생성부
    를 포함하는 메모리 시스템.
  15. 제12항에 있어서,
    상기 스큐 검출부는,
    상기 커맨드에 응답하여 제2 공정 스큐 정보를 검출하기 위한 스큐 디텍트 회로;
    상기 커맨드에 응답하여 제2 공정 스큐 정보를 검출하기 위한 링 오실레이터;
    선택 신호에 응답하여 상기 스큐 디텍트 회로 또는 상기 링 오실레이터로부터 검출된 상기 제2 공정 스큐 정보를 선택적으로 출력하기 위한 먹스부; 및
    상기 먹스부로부터 선택된 상기 제2 공정 스큐 정보를 디지털 코드로 변환하기 위한 디지털 컨버터
    를 포함하는 메모리 시스템.
  16. 제8항에 있어서,
    상기 메모리 컨트롤러는,
    상기 제2 공정 스큐 정보를 저장하기 위한 스큐 저장부; 및
    상기 스큐 저장부에 저장된 상기 제2 공정 스큐 정보에 응답하여 내부회로의 동작 속도를 제어하기 위한 스큐 제어부
    를 포함하는 메모리 시스템.
  17. 제8항에 있어서,
    상기 제1 모드 및 상기 제2 모드는 상기 커맨드에 응답하여 설정되는 것을 특징으로 하는 메모리 시스템.
  18. 제8항에 있어서,
    상기 메모리 컨트롤러 및 상기 반도체 메모리는 상기 제1 공정 스큐 정보 및 상기 제2 공정 스큐 정보를 전달하는 공통라인에 연결된 것을 특징으로 하는 메모리 시스템.
  19. 자신의 공정 스큐 정보를 생성하여 출력하기 위한 제1 디바이스; 및
    상기 공정 스큐 정보에 응답하여 내부 회로의 동작을 조절하기 위한 제2 디바이스
    를 포함하는 반도체 시스템.
  20. 제19항에 있어서,
    상기 제2 디바이스는,
    상기 공정 스큐 정보를 저장하기 위한 스큐 정보 저장부; 및
    상기 공정 스큐 정보에 응답하여 상기 내부 회로로 입력되는 내부 전압의 전압 레벨을 조절하거나 상기 내부 회로의 동작 속도를 조절하기 위한 스큐 제어부
    를 포함하는 반도체 시스템.
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