JP2002108693A - データ読み出し方法、メモリコントローラ及び半導体集積回路装置 - Google Patents
データ読み出し方法、メモリコントローラ及び半導体集積回路装置Info
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- JP2002108693A JP2002108693A JP2000303554A JP2000303554A JP2002108693A JP 2002108693 A JP2002108693 A JP 2002108693A JP 2000303554 A JP2000303554 A JP 2000303554A JP 2000303554 A JP2000303554 A JP 2000303554A JP 2002108693 A JP2002108693 A JP 2002108693A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4239—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with asynchronous protocol
Abstract
(57)【要約】
【課題】周囲状況の変化やクロック周波数の変化に因ら
ず安定に外部に接続した装置からの信号をクロック信号
に同期してデータを取り込むことができるメモリコント
ローラを提供すること。 【解決手段】メモリコントローラ２１の制御回路２２
は、タイミング較正処理において、メモリにリードコマ
ンドを発行し、遅延データ選択回路２５は、較正信号Ｃ
ＡＬに応答して実施するタイミング較正処理において、
リードコマンドに応答したメモリ１からの入力信号を入
力し、該信号を機能マクロが取り込み可能なタイミング
で出力するためのタイミング情報を記憶し、通常動作時
にタイミング情報に基づいてメモリ１からの入力信号に
基づくリードデータＲＤＡＴＡ−７：０の出力タイミン
グを調整して機能マクロに出力する。
ず安定に外部に接続した装置からの信号をクロック信号
に同期してデータを取り込むことができるメモリコント
ローラを提供すること。 【解決手段】メモリコントローラ２１の制御回路２２
は、タイミング較正処理において、メモリにリードコマ
ンドを発行し、遅延データ選択回路２５は、較正信号Ｃ
ＡＬに応答して実施するタイミング較正処理において、
リードコマンドに応答したメモリ１からの入力信号を入
力し、該信号を機能マクロが取り込み可能なタイミング
で出力するためのタイミング情報を記憶し、通常動作時
にタイミング情報に基づいてメモリ１からの入力信号に
基づくリードデータＲＤＡＴＡ−７：０の出力タイミン
グを調整して機能マクロに出力する。
Description
【０００１】
【発明の属する技術分野】本発明はデータ読み出し方
法、メモリコントローラ及び半導体集積回路装置に関す
るものである。
法、メモリコントローラ及び半導体集積回路装置に関す
るものである。
【０００２】近年、半導体集積回路装置は、その動作速
度の高速化とともに低消費電力化が進められている。こ
のような半導体集積回路装置とともに使用される半導体
記憶装置の動作速度を高速化するために、外部クロック
に同期して動作する半導体記憶装置（メモリ）が使用さ
れ、半導体集積回路装置にはそのメモリに対して書き込
み／読み出しを行う機能マクロとともに、それらを制御
する制御回路（メモリコントローラ）が搭載される。メ
モリからのデータを取り込むタイミングは、周囲状況の
変動やアクセスクロックの周波数の変更により変化す
る。そのため、このような半導体集積回路装置におい
て、メモリからの読み出しの安定化が求められている。
度の高速化とともに低消費電力化が進められている。こ
のような半導体集積回路装置とともに使用される半導体
記憶装置の動作速度を高速化するために、外部クロック
に同期して動作する半導体記憶装置（メモリ）が使用さ
れ、半導体集積回路装置にはそのメモリに対して書き込
み／読み出しを行う機能マクロとともに、それらを制御
する制御回路（メモリコントローラ）が搭載される。メ
モリからのデータを取り込むタイミングは、周囲状況の
変動やアクセスクロックの周波数の変更により変化す
る。そのため、このような半導体集積回路装置におい
て、メモリからの読み出しの安定化が求められている。
【０００３】
【従来の技術】従来、図１２に示すように、メモリ１が
接続された半導体集積回路装置（ＬＳＩ）２のチップ上
には、ＣＰＵ３と、メモリ１をアクセスする周辺回路等
の内部回路としての機能マクロ４と、そのアクセスを制
御する制御回路（メモリコントローラ）５が搭載されて
いる。
接続された半導体集積回路装置（ＬＳＩ）２のチップ上
には、ＣＰＵ３と、メモリ１をアクセスする周辺回路等
の内部回路としての機能マクロ４と、そのアクセスを制
御する制御回路（メモリコントローラ）５が搭載されて
いる。
【０００４】メモリコントローラ５と外部接続されたメ
モリ１は所定の信号を送受するように、ＬＳＩの内部配
線と外部配線により接続されている。機能マクロ４は、
メモリコントローラ５に対し、アクセス方法を決定する
リードライト信号Ｗ／Ｒ、アクセス要求のためのリクエ
スト信号ＲＥＱ、ライトデータＷＤＡＴＡ７：０（７：
０は、７〜０を示す）、及びアドレス信号Ａ２２：０を
出力し、メモリコントローラ５は機能マクロ４に対し、
リードデータＲＤＡＴＡ７〜０とその出力タイミング
（機能マクロにとっては入力タイミング）であるアクノ
リッジ信号ＡＣＫを出力する。
モリ１は所定の信号を送受するように、ＬＳＩの内部配
線と外部配線により接続されている。機能マクロ４は、
メモリコントローラ５に対し、アクセス方法を決定する
リードライト信号Ｗ／Ｒ、アクセス要求のためのリクエ
スト信号ＲＥＱ、ライトデータＷＤＡＴＡ７：０（７：
０は、７〜０を示す）、及びアドレス信号Ａ２２：０を
出力し、メモリコントローラ５は機能マクロ４に対し、
リードデータＲＤＡＴＡ７〜０とその出力タイミング
（機能マクロにとっては入力タイミング）であるアクノ
リッジ信号ＡＣＫを出力する。
【０００５】図１３は、従来のメモリコントローラ５の
ブロック回路図を示す。メモリコントローラ５は、制御
回路１１、出力バッファ１２、入力バッファ１３、フリ
ップフロップ１４を含む。
ブロック回路図を示す。メモリコントローラ５は、制御
回路１１、出力バッファ１２、入力バッファ１３、フリ
ップフロップ１４を含む。
【０００６】制御回路１１は、リードライト信号Ｗ／Ｒ
に基づいて、出力データと入力データが衝突しないよう
にスリーステートバッファである出力バッファ１２を制
御する。また、制御回路１１は、クロック信号ＣＬＫ＿
ＣＯＮに基づいて生成した内部クロック信号ＩＣＬＫを
フリップフロップ１４に出力する。フリップフロップ１
４は、内部クロック信号ＩＣＬＫに応答して入力バッフ
ァ１３からの入力データをラッチし、そのラッチした入
力データをリードデータＲＤＡＴＡ７：０として図１２
の機能マクロ４に出力する。更に、制御回路１１は、ア
クノリッジ信号ＡＣＫを出力する。
に基づいて、出力データと入力データが衝突しないよう
にスリーステートバッファである出力バッファ１２を制
御する。また、制御回路１１は、クロック信号ＣＬＫ＿
ＣＯＮに基づいて生成した内部クロック信号ＩＣＬＫを
フリップフロップ１４に出力する。フリップフロップ１
４は、内部クロック信号ＩＣＬＫに応答して入力バッフ
ァ１３からの入力データをラッチし、そのラッチした入
力データをリードデータＲＤＡＴＡ７：０として図１２
の機能マクロ４に出力する。更に、制御回路１１は、ア
クノリッジ信号ＡＣＫを出力する。
【０００７】図１４は、キャスレイテンシ（ＣＬ）が２
に設定されたメモリ１（ＤＲＡＭ）からデータを読み出
す場合のタイミング図である。尚、図では、メモリ１と
メモリコントローラ５の間で授受される各種信号のタイ
ミングを、それぞれの端子におけるレベルの変化として
表し、各種信号を端子の符号を用いて説明する。
に設定されたメモリ１（ＤＲＡＭ）からデータを読み出
す場合のタイミング図である。尚、図では、メモリ１と
メモリコントローラ５の間で授受される各種信号のタイ
ミングを、それぞれの端子におけるレベルの変化として
表し、各種信号を端子の符号を用いて説明する。
【０００８】タイミング（−１）でリクエスト信号ＲＥ
Ｑを受け取ったメモリコントローラ５は、クロック信号
ＣＬＫ＿ＣＯＮの立ち上がりに応答してＴ１サイクルで
最初のリードコマンド（ＲＤ１）が発行される。メモリ
１は、クロック信号ＣＬＫ＿ＤＲやリードコマンドＲＤ
１等を受け取り、リードコマンドＲＤ１に応答してリー
ドアドレスＢＡ１のデータ（Ｄ１）をデータ信号Ｄ＿Ｄ
Ｒとしてクロック信号ＣＬＫ＿ＤＲの立ち上がりから出
力の動作に必要な時間ｔACだけ遅れて出力する。メモリ
コントローラ５は、データ信号Ｄ＿ＣＯＮによりデータ
Ｄ１を受け取る。
Ｑを受け取ったメモリコントローラ５は、クロック信号
ＣＬＫ＿ＣＯＮの立ち上がりに応答してＴ１サイクルで
最初のリードコマンド（ＲＤ１）が発行される。メモリ
１は、クロック信号ＣＬＫ＿ＤＲやリードコマンドＲＤ
１等を受け取り、リードコマンドＲＤ１に応答してリー
ドアドレスＢＡ１のデータ（Ｄ１）をデータ信号Ｄ＿Ｄ
Ｒとしてクロック信号ＣＬＫ＿ＤＲの立ち上がりから出
力の動作に必要な時間ｔACだけ遅れて出力する。メモリ
コントローラ５は、データ信号Ｄ＿ＣＯＮによりデータ
Ｄ１を受け取る。
【０００９】ＬＳＩ２の内部配線及びそのＬＳＩ２とメ
モリ１とを接続する外部配線は、メモリコントローラ５
からメモリ１への各信号に第１遅延時間ｔD1の遅れを生
じさせ、メモリ１からメモリコントローラ５への各信号
に第２遅延時間ｔD2の遅れを生じさせる。
モリ１とを接続する外部配線は、メモリコントローラ５
からメモリ１への各信号に第１遅延時間ｔD1の遅れを生
じさせ、メモリ１からメモリコントローラ５への各信号
に第２遅延時間ｔD2の遅れを生じさせる。
【００１０】クロック信号ＣＬＫ＿ＣＯＮの周期が、第
１及び第２遅延時間ｔD1，ｔD2に比べて十分に大きい場
合、メモリコントローラは２クロック遅れのＴ３サイク
ルからデータ信号Ｄ＿ＣＯＮ（データＤ１）を取り込め
るため、それに合わせてアクノリッジ信号ＡＣＫをアサ
ートする。機能マクロ４は、アクノリッジ信号ＡＣＫが
アサートされると、内部クロック信号ＩＣＬＫの立ち上
がりに応答してデータＤ１を取り込む。
１及び第２遅延時間ｔD1，ｔD2に比べて十分に大きい場
合、メモリコントローラは２クロック遅れのＴ３サイク
ルからデータ信号Ｄ＿ＣＯＮ（データＤ１）を取り込め
るため、それに合わせてアクノリッジ信号ＡＣＫをアサ
ートする。機能マクロ４は、アクノリッジ信号ＡＣＫが
アサートされると、内部クロック信号ＩＣＬＫの立ち上
がりに応答してデータＤ１を取り込む。
【００１１】ＣＰＵ３は、ＬＳＩ２の動作状態等に基づ
いて、モード切替信号ＭＯＤＥを出力する。機能マクロ
間及びメモリコントローラ５は、動作クロックの周波数
を低くする。これにより、ＬＳＩ２の消費電力が低減さ
れる。
いて、モード切替信号ＭＯＤＥを出力する。機能マクロ
間及びメモリコントローラ５は、動作クロックの周波数
を低くする。これにより、ＬＳＩ２の消費電力が低減さ
れる。
【００１２】
【発明が解決しようとする課題】ところで、ＬＳＩ２
は、更なる動作速度の高速化が求められ、それに対応し
てクロック信号ＣＬＫ＿ＣＯＮ，ＣＬＫ＿ＤＲ，ＩＣＬ
Ｋの周波数が高くなる。これに対し、第１及び第２遅延
時間ｔD1，ｔD2はＬＳＩ２及びメモリ１の配置及び接続
配線により決定される。このため、図１５に示すよう
に、データ（Ｄ＿ＣＯＮ）を取り込めるのはＴ４サイク
ル以降になるので、制御回路１１は、アクノリッジ信号
ＡＣＫのアサートを１クロック遅らせる必要がある。
は、更なる動作速度の高速化が求められ、それに対応し
てクロック信号ＣＬＫ＿ＣＯＮ，ＣＬＫ＿ＤＲ，ＩＣＬ
Ｋの周波数が高くなる。これに対し、第１及び第２遅延
時間ｔD1，ｔD2はＬＳＩ２及びメモリ１の配置及び接続
配線により決定される。このため、図１５に示すよう
に、データ（Ｄ＿ＣＯＮ）を取り込めるのはＴ４サイク
ル以降になるので、制御回路１１は、アクノリッジ信号
ＡＣＫのアサートを１クロック遅らせる必要がある。
【００１３】上記第１及び第２遅延時間ｔD1，ｔD2は、
使用環境の温度変化や製造バラツキにより変動する。遅
延時間ｔD1，ｔD2が大きくなった場合や、更にクロック
信号ＣＬＫ＿ＣＯＮの周波数が高くなった場合には、図
１６に示すように、データ（Ｄ＿ＣＯＮ）の変化点がメ
モリコントローラの内部クロック信号ＩＣＬＫの変化点
と時間的に近くなることがある。これにより、内部クロ
ック信号ＩＣＬＫの立ち上がりに対してデータ信号Ｄ＿
ＣＯＮのセットアップ時間を規定時間だけ確保すること
ができなくなり、データを各サイクルで安定して取り込
むことができないという問題がある。
使用環境の温度変化や製造バラツキにより変動する。遅
延時間ｔD1，ｔD2が大きくなった場合や、更にクロック
信号ＣＬＫ＿ＣＯＮの周波数が高くなった場合には、図
１６に示すように、データ（Ｄ＿ＣＯＮ）の変化点がメ
モリコントローラの内部クロック信号ＩＣＬＫの変化点
と時間的に近くなることがある。これにより、内部クロ
ック信号ＩＣＬＫの立ち上がりに対してデータ信号Ｄ＿
ＣＯＮのセットアップ時間を規定時間だけ確保すること
ができなくなり、データを各サイクルで安定して取り込
むことができないという問題がある。
【００１４】図１７に示すように、更に配線遅延時間ｔ
D1，ｔD2が大きくなるかクロック信号ＣＬＫ＿ＣＯＮの
周波数が高くなった場合には、Ｔ５サイクル以降でデー
タを安定して取り込める。しかし、図１５のアクノリッ
ジ信号ＡＣＫのタイミングでは、データＤ１を取り込む
ことができないため、データを安定して取り込めるよう
に、アクノリッジ信号ＡＣＫをアサートするタイミング
を変更しなければならないという問題がある。
D1，ｔD2が大きくなるかクロック信号ＣＬＫ＿ＣＯＮの
周波数が高くなった場合には、Ｔ５サイクル以降でデー
タを安定して取り込める。しかし、図１５のアクノリッ
ジ信号ＡＣＫのタイミングでは、データＤ１を取り込む
ことができないため、データを安定して取り込めるよう
に、アクノリッジ信号ＡＣＫをアサートするタイミング
を変更しなければならないという問題がある。
【００１５】このように、配線遅延時間の変動やクロッ
ク信号の周波数変更に対するデータの取り込み点（ＡＣ
Ｋ信号をアサートする）タイミングは、従来ＣＰＵ３に
よるメモリコントローラ５内部のレジスタ設定やスイッ
チの切り替え等により行われてきた。
ク信号の周波数変更に対するデータの取り込み点（ＡＣ
Ｋ信号をアサートする）タイミングは、従来ＣＰＵ３に
よるメモリコントローラ５内部のレジスタ設定やスイッ
チの切り替え等により行われてきた。
【００１６】しかしながら、データ（Ｄ＿ＣＯＮ）の出
力タイミングは、（チップ、使用環境）温度や製造バラ
ツキによりダイナミック（動的）に、また不規則に変化
する。このため、配線遅延時間ｔD1，ｔD2や、パワーセ
ーブ等の目的でＵＰ／ＤＯＷＮされるＣＬＫ＿ＣＯＮの
周波数の変化に対して常に最適な取り込み点（ＡＣＫ信
号をアサートするタイミング）を設定するのは困難であ
った。
力タイミングは、（チップ、使用環境）温度や製造バラ
ツキによりダイナミック（動的）に、また不規則に変化
する。このため、配線遅延時間ｔD1，ｔD2や、パワーセ
ーブ等の目的でＵＰ／ＤＯＷＮされるＣＬＫ＿ＣＯＮの
周波数の変化に対して常に最適な取り込み点（ＡＣＫ信
号をアサートするタイミング）を設定するのは困難であ
った。
【００１７】本発明は上記問題点を解決するためになさ
れたものであって、その目的は周囲状況の変化やクロッ
ク周波数の変化に因らず安定に外部に接続した装置から
の信号をクロック信号に同期してデータを取り込むこと
ができるデータ読み出し方法、メモリコントローラ及び
半導体集積回路装置を提供することにある。
れたものであって、その目的は周囲状況の変化やクロッ
ク周波数の変化に因らず安定に外部に接続した装置から
の信号をクロック信号に同期してデータを取り込むこと
ができるデータ読み出し方法、メモリコントローラ及び
半導体集積回路装置を提供することにある。
【００１８】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明によれば、メモリにデータを
読み出すための読み出し信号を出力し、該信号に応答し
たメモリが出力する読み出しデータを入力し、該読み出
しデータを内部回路が取り込み可能なタイミングで出力
するためのタイミング情報を記憶するタイミング較正処
理を実施し、メモリコントローラは、通常動作時にタイ
ミング情報に基づいてメモリからの読み出しデータを内
部回路に出力する。これにより、内部回路は、安定して
読み出しデータが取り込める。
め、請求項１に記載の発明によれば、メモリにデータを
読み出すための読み出し信号を出力し、該信号に応答し
たメモリが出力する読み出しデータを入力し、該読み出
しデータを内部回路が取り込み可能なタイミングで出力
するためのタイミング情報を記憶するタイミング較正処
理を実施し、メモリコントローラは、通常動作時にタイ
ミング情報に基づいてメモリからの読み出しデータを内
部回路に出力する。これにより、内部回路は、安定して
読み出しデータが取り込める。
【００１９】請求項２に記載の発明によれば、タイミン
グ較正処理において、メモリからの入力信号を遅延させ
て遅延時間の異なる複数の遅延信号を生成し、該複数の
遅延信号から内部クロック信号に基づいて内部回路の取
り込みタイミングに適した遅延信号を検出してタイミン
グ情報として記憶し、メモリコントローラは、通常動作
時にタイミング情報に基づいて複数の遅延信号のうちの
１つを選択して内部回路へ出力する。
グ較正処理において、メモリからの入力信号を遅延させ
て遅延時間の異なる複数の遅延信号を生成し、該複数の
遅延信号から内部クロック信号に基づいて内部回路の取
り込みタイミングに適した遅延信号を検出してタイミン
グ情報として記憶し、メモリコントローラは、通常動作
時にタイミング情報に基づいて複数の遅延信号のうちの
１つを選択して内部回路へ出力する。
【００２０】請求項３に記載の発明によれば、タイミン
グ較正処理において、内部クロック信号をカウントし、
メモリへの読み出し信号を出力してから内部クロック信
号に同期して読み出しデータが期待値と一致するまでの
カウント値をタイミング情報として記憶し、メモリコン
トローラは、通常動作時にタイミング情報に基づいて内
部回路が読み出しデータを取り込むタイミングを示す受
け取り信号を出力する。
グ較正処理において、内部クロック信号をカウントし、
メモリへの読み出し信号を出力してから内部クロック信
号に同期して読み出しデータが期待値と一致するまでの
カウント値をタイミング情報として記憶し、メモリコン
トローラは、通常動作時にタイミング情報に基づいて内
部回路が読み出しデータを取り込むタイミングを示す受
け取り信号を出力する。
【００２１】請求項４，８に記載の発明によれば、タイ
ミング較正処理において、期待値の第１データをメモリ
の所定の第１アドレスに書き込むとともに、期待値と異
なる第２データを所定アドレスの前後の第２及び第３ア
ドレスに書き込み、第２アドレスから第３アドレスまで
連続して読み出しを行い、第１アドレスの読み出し信号
を出力し、メモリから読み出された第１データに基づい
てタイミング情報を記憶する。これにより、タイミング
情報の誤記憶を防止する。
ミング較正処理において、期待値の第１データをメモリ
の所定の第１アドレスに書き込むとともに、期待値と異
なる第２データを所定アドレスの前後の第２及び第３ア
ドレスに書き込み、第２アドレスから第３アドレスまで
連続して読み出しを行い、第１アドレスの読み出し信号
を出力し、メモリから読み出された第１データに基づい
てタイミング情報を記憶する。これにより、タイミング
情報の誤記憶を防止する。
【００２２】請求項５に記載の発明によれば、制御回路
は、メモリにデータを読み出すための読み出し信号をメ
モリへ出力し、遅延データ選択回路は、読み出し信号に
応答したメモリが出力するデータを入力し、該データを
内部回路が取り込み可能なタイミングで出力するための
タイミング情報を記憶し、通常動作時にタイミング情報
に基づいてメモリからの読み出しデータを内部回路に出
力する。これにより、内部回路は、安定して読み出しデ
ータが取り込める。
は、メモリにデータを読み出すための読み出し信号をメ
モリへ出力し、遅延データ選択回路は、読み出し信号に
応答したメモリが出力するデータを入力し、該データを
内部回路が取り込み可能なタイミングで出力するための
タイミング情報を記憶し、通常動作時にタイミング情報
に基づいてメモリからの読み出しデータを内部回路に出
力する。これにより、内部回路は、安定して読み出しデ
ータが取り込める。
【００２３】遅延データ選択回路は、請求項６に記載の
発明のように、メモリからの入力信号を遅延させて遅延
時間の異なる複数の遅延信号を生成する遅延器と、複数
の遅延信号と期待値とを比較し、期待値と一致する遅延
信号から内部回路の取り込みタイミングに最適な遅延信
号を検出して検出信号を出力し、該検出信号に基づく検
出終了信号を出力する最適データ検出回路と、複数の遅
延信号から検出信号に対応する信号を選択して読み出し
データとして出力する選択回路と、検出終了信号に応答
して最適データ検出回路の少なくとも一部の動作を停止
する制御回路と、を備える。
発明のように、メモリからの入力信号を遅延させて遅延
時間の異なる複数の遅延信号を生成する遅延器と、複数
の遅延信号と期待値とを比較し、期待値と一致する遅延
信号から内部回路の取り込みタイミングに最適な遅延信
号を検出して検出信号を出力し、該検出信号に基づく検
出終了信号を出力する最適データ検出回路と、複数の遅
延信号から検出信号に対応する信号を選択して読み出し
データとして出力する選択回路と、検出終了信号に応答
して最適データ検出回路の少なくとも一部の動作を停止
する制御回路と、を備える。
【００２４】制御回路は、請求項７に記載の発明のよう
に、カウンタと記憶回路とを備え、該カウンタは、較正
信号に応答して、タイミング較正処理時に内部クロック
信号をアップカウントするとともに該カウント値を検出
終了信号に応答して記憶回路に出力し、通常動作時にコ
マンド出力信号に応答して記憶回路から読み出したカウ
ント値から内部クロック信号をダウンカウントするとと
もに該カウント値が所定値と一致するときに受け取り信
号を出力する。
に、カウンタと記憶回路とを備え、該カウンタは、較正
信号に応答して、タイミング較正処理時に内部クロック
信号をアップカウントするとともに該カウント値を検出
終了信号に応答して記憶回路に出力し、通常動作時にコ
マンド出力信号に応答して記憶回路から読み出したカウ
ント値から内部クロック信号をダウンカウントするとと
もに該カウント値が所定値と一致するときに受け取り信
号を出力する。
【００２５】請求項９に記載の発明によれば、半導体集
積回路装置には、請求項５〜８のうちの何れか一項記載
のメモリコントローラが備えられ、メモリからの読み出
しデータを内部回路へ出力する出力タイミングが調整さ
れる。
積回路装置には、請求項５〜８のうちの何れか一項記載
のメモリコントローラが備えられ、メモリからの読み出
しデータを内部回路へ出力する出力タイミングが調整さ
れる。
【００２６】
【発明の実施の形態】以下、本発明を具体化した一実施
の形態を図１〜図７に従って説明する。図１は、本実施
形態のメモリコントローラ２１のブロック回路図であ
り、このメモリコントローラ２１は、図１２のメモリコ
ントローラ５に代えて用いられる。
の形態を図１〜図７に従って説明する。図１は、本実施
形態のメモリコントローラ２１のブロック回路図であ
り、このメモリコントローラ２１は、図１２のメモリコ
ントローラ５に代えて用いられる。
【００２７】メモリコントローラ２１は、制御回路２
２、出力バッファ２３、入力バッファ２４、遅延データ
選択回路２５から構成される。制御回路２２は、図１２
の内部回路としての機能マクロ４からクロック信号ＣＬ
ＫＩＮ、リードライト信号Ｗ／Ｒ、リクエスト信号ＲＥ
Ｑ及びアドレス信号Ａ−２０：０を入力する。制御回路
２２は、図１２のメモリ１をアクセス（読み出し／書き
込み）するために、入力信号に基づいて生成したクロッ
ク信号ＤＲＡＭＣＬＫ、コマンドを与えるための各種信
号ＸＲＡＳ，ＸＣＡＳ，ＸＷＥ、アドレス信号ＢＡ−１
１：０を出力する。
２、出力バッファ２３、入力バッファ２４、遅延データ
選択回路２５から構成される。制御回路２２は、図１２
の内部回路としての機能マクロ４からクロック信号ＣＬ
ＫＩＮ、リードライト信号Ｗ／Ｒ、リクエスト信号ＲＥ
Ｑ及びアドレス信号Ａ−２０：０を入力する。制御回路
２２は、図１２のメモリ１をアクセス（読み出し／書き
込み）するために、入力信号に基づいて生成したクロッ
ク信号ＤＲＡＭＣＬＫ、コマンドを与えるための各種信
号ＸＲＡＳ，ＸＣＡＳ，ＸＷＥ、アドレス信号ＢＡ−１
１：０を出力する。
【００２８】制御回路２２は、リードライト信号Ｗ／Ｒ
に基づいて生成したゲート制御信号ＷＴＣＴＬを出力バ
ッファ２３に出力する。出力バッファ２３はスリーステ
ートバッファであり、制御信号ＷＴＣＴＬに応答して、
メモリ１へデータを書き込む（ライトする）場合には機
能マクロ４からのライトデータＷＤＡＴＡ７：０を増幅
して出力し、メモリ１からデータを読み込む（リードす
る）場合には出力端子をハイインピーダンスにする。
に基づいて生成したゲート制御信号ＷＴＣＴＬを出力バ
ッファ２３に出力する。出力バッファ２３はスリーステ
ートバッファであり、制御信号ＷＴＣＴＬに応答して、
メモリ１へデータを書き込む（ライトする）場合には機
能マクロ４からのライトデータＷＤＡＴＡ７：０を増幅
して出力し、メモリ１からデータを読み込む（リードす
る）場合には出力端子をハイインピーダンスにする。
【００２９】入力バッファ２４はメモリ１からのデータ
Ｄ−７：０を増幅して遅延データ選択回路２５に出力す
る。制御回路２２は、クロック信号ＣＬＫＩＮに基づい
て生成した内部クロック信号ＩＣＬＫを遅延データ選択
回路２５に出力する。また、制御回路２２は、ＬＳＩの
動作開始時や所定時間毎に所定レベル（例えばＨレベ
ル）の補正信号ＣＡＬを遅延データ選択回路２５に出力
する。更に、制御回路２２は、メモリ１に対してリード
コマンドを発行する時に同タイミングで遅延データ選択
回路２５に出力するコマンド発行信号ＲＤをアクティブ
にする。
Ｄ−７：０を増幅して遅延データ選択回路２５に出力す
る。制御回路２２は、クロック信号ＣＬＫＩＮに基づい
て生成した内部クロック信号ＩＣＬＫを遅延データ選択
回路２５に出力する。また、制御回路２２は、ＬＳＩの
動作開始時や所定時間毎に所定レベル（例えばＨレベ
ル）の補正信号ＣＡＬを遅延データ選択回路２５に出力
する。更に、制御回路２２は、メモリ１に対してリード
コマンドを発行する時に同タイミングで遅延データ選択
回路２５に出力するコマンド発行信号ＲＤをアクティブ
にする。
【００３０】遅延データ選択回路２５は、入力バッファ
２４からの入力信号をリードデータＲＤＡＴＡ−７：０
として機能マクロ４に出力するともに、アクノリッジ信
号ＡＣＫをアサートする。遅延データ選択回路２５は、
補正信号ＣＡＬに応答してリードデータＲＤＡＴＡ−
７：０及びアクノリッジ信号ＡＣＫのタイミング較正処
理を実施する。
２４からの入力信号をリードデータＲＤＡＴＡ−７：０
として機能マクロ４に出力するともに、アクノリッジ信
号ＡＣＫをアサートする。遅延データ選択回路２５は、
補正信号ＣＡＬに応答してリードデータＲＤＡＴＡ−
７：０及びアクノリッジ信号ＡＣＫのタイミング較正処
理を実施する。
【００３１】タイミング較正処理において、制御回路２
２は、予めメモリ１に期待値を持つデータを所定アドレ
スに書き込む。次に、制御回路２２は、補正信号ＣＡＬ
を遅延データ選択回路に出力し、メモリ１に所定アドレ
スに対するリードコマンドを発行し、コマンド発行信号
ＲＤをアクティブにする。
２は、予めメモリ１に期待値を持つデータを所定アドレ
スに書き込む。次に、制御回路２２は、補正信号ＣＡＬ
を遅延データ選択回路に出力し、メモリ１に所定アドレ
スに対するリードコマンドを発行し、コマンド発行信号
ＲＤをアクティブにする。
【００３２】遅延データ選択回路２５は、入力バッファ
２４からの入力信号（メモリ１から読み出された期待値
を持つリード信号）から遅延時間の異なる複数の遅延信
号を生成する。そして、遅延データ選択回路２５は、複
数の遅延信号から機能マクロ４の入力タイミングに適し
た信号を選択するとともに、その選択情報とタイミング
情報を記憶する。
２４からの入力信号（メモリ１から読み出された期待値
を持つリード信号）から遅延時間の異なる複数の遅延信
号を生成する。そして、遅延データ選択回路２５は、複
数の遅延信号から機能マクロ４の入力タイミングに適し
た信号を選択するとともに、その選択情報とタイミング
情報を記憶する。
【００３３】通常動作時に、遅延データ選択回路２５
は、入力バッファ２４からの入力信号から生成した複数
の遅延信号のうち、記憶した選択情報に対応する１つの
遅延信号をリードデータＲＤＡＴＡ−７：０として出力
し、記憶したタイミング情報に基づいてアクノリッジ信
号ＡＣＫをアサートする。
は、入力バッファ２４からの入力信号から生成した複数
の遅延信号のうち、記憶した選択情報に対応する１つの
遅延信号をリードデータＲＤＡＴＡ−７：０として出力
し、記憶したタイミング情報に基づいてアクノリッジ信
号ＡＣＫをアサートする。
【００３４】このように、メモリコントローラ２１は、
タイミング較正処理を実施して機能マクロ４の入力タイ
ミングに合わせてリードデータＲＤＡＴＡ−７：０を出
力するとともにアクノリッジ信号ＡＣＫをアサートす
る。従って、タイミング較正処理を適宜実施すること
で、配線遅延時間の変動やクロック信号の周波数変更に
因るリードデータＲＤＡＴＡ−７：０及びアクノリッジ
信号ＡＣＫのタイミングと機能マクロ４の読み取りタイ
ミングの相対的なズレを補正する。これにより、機能マ
クロ４は、リードデータＲＤＡＴＡ−７：０を安定して
取り込むことができる。
タイミング較正処理を実施して機能マクロ４の入力タイ
ミングに合わせてリードデータＲＤＡＴＡ−７：０を出
力するとともにアクノリッジ信号ＡＣＫをアサートす
る。従って、タイミング較正処理を適宜実施すること
で、配線遅延時間の変動やクロック信号の周波数変更に
因るリードデータＲＤＡＴＡ−７：０及びアクノリッジ
信号ＡＣＫのタイミングと機能マクロ４の読み取りタイ
ミングの相対的なズレを補正する。これにより、機能マ
クロ４は、リードデータＲＤＡＴＡ−７：０を安定して
取り込むことができる。
【００３５】次に、遅延データ選択回路２５の構成を説
明する。図２は、遅延データ選択回路２５のブロック回
路図である。遅延データ選択回路２５は、遅延器３１、
レジスタ３２、最適データ検出回路３３、制御回路３
４、選択回路３５から構成される。
明する。図２は、遅延データ選択回路２５のブロック回
路図である。遅延データ選択回路２５は、遅延器３１、
レジスタ３２、最適データ検出回路３３、制御回路３
４、選択回路３５から構成される。
【００３６】図３に示すように、遅延器３１は直列に接
続された複数（本実施形態では（ｎ−１）個）の遅延セ
ル３１1 〜３１n-1 から構成されている。各遅延セル３
１1〜３１n-1 は、入力信号を所定時間ｔd 遅延させた
信号を出力する。
続された複数（本実施形態では（ｎ−１）個）の遅延セ
ル３１1 〜３１n-1 から構成されている。各遅延セル３
１1〜３１n-1 は、入力信号を所定時間ｔd 遅延させた
信号を出力する。
【００３７】初段の第１遅延セル３１1 には信号Ｓin
（入力バッファ２４の出力信号であり、８ビットの信
号）が入力され、その入力信号Ｓinは第１の遅延信号Ｓ
Ｄ0 として出力される。そして、第１遅延セル３１1 の
出力信号が第２の遅延信号ＳＤ1として出力される。同
様に、第２遅延セル３１2 の出力信号が第３の遅延信号
ＳＤ2 として出力され、第n-1 遅延セル３１n-1 の出力
信号が第ｎの遅延信号ＳＤn-1 として出力される。
（入力バッファ２４の出力信号であり、８ビットの信
号）が入力され、その入力信号Ｓinは第１の遅延信号Ｓ
Ｄ0 として出力される。そして、第１遅延セル３１1 の
出力信号が第２の遅延信号ＳＤ1として出力される。同
様に、第２遅延セル３１2 の出力信号が第３の遅延信号
ＳＤ2 として出力され、第n-1 遅延セル３１n-1 の出力
信号が第ｎの遅延信号ＳＤn-1 として出力される。
【００３８】このように、遅延器３１は、入力信号Ｓin
に基づいて、入力信号Ｓinに対する遅延時間がそれぞれ
異なるｎ個の遅延信号ＳＤ0 〜ＳＤn-1 を生成し、それ
ら第１〜第ｎ遅延信号ＳＤ0 〜ＳＤn-1 を最適データ検
出回路３３に出力する。
に基づいて、入力信号Ｓinに対する遅延時間がそれぞれ
異なるｎ個の遅延信号ＳＤ0 〜ＳＤn-1 を生成し、それ
ら第１〜第ｎ遅延信号ＳＤ0 〜ＳＤn-1 を最適データ検
出回路３３に出力する。
【００３９】レジスタ３２には、予めメモリ１にセット
する期待値が記憶され、その期待値はキャリブレーショ
ン時に読み出されて最適データ検出回路３３に８ビット
の比較信号ＲＥＦとして入力される。
する期待値が記憶され、その期待値はキャリブレーショ
ン時に読み出されて最適データ検出回路３３に８ビット
の比較信号ＲＥＦとして入力される。
【００４０】図４に示すように、最適データ検出回路３
３は、ｎ個の一致回路４１1 〜４１n 、（ｎ−２）個の
アンド回路４２1 〜４２n-1 、フリップフロップ４３、
優先回路４４、オア回路４５から構成される。
３は、ｎ個の一致回路４１1 〜４１n 、（ｎ−２）個の
アンド回路４２1 〜４２n-1 、フリップフロップ４３、
優先回路４４、オア回路４５から構成される。
【００４１】各一致回路４１1 〜４１n はＥＯＲ回路で
あり、２つの入力端子Ａ，Ｂから入力する８ビットの入
力信号をＥＯＲ演算し、その演算結果を出力端子Ｘから
１ビットの信号として出力する。
あり、２つの入力端子Ａ，Ｂから入力する８ビットの入
力信号をＥＯＲ演算し、その演算結果を出力端子Ｘから
１ビットの信号として出力する。
【００４２】各一致回路４１1 〜４１n の入力端子Ａに
は遅延信号ＳＤ0 〜ＳＤn-1 が入力され、入力端子Ｂに
は共通に比較信号ＲＥＦが入力される。従って、各一致
回路４１1 〜４１n は、遅延信号ＳＤ0 〜ＳＤn-1 と比
較信号ＲＥＦが一致する場合にＨレベルの信号を出力す
る。
は遅延信号ＳＤ0 〜ＳＤn-1 が入力され、入力端子Ｂに
は共通に比較信号ＲＥＦが入力される。従って、各一致
回路４１1 〜４１n は、遅延信号ＳＤ0 〜ＳＤn-1 と比
較信号ＲＥＦが一致する場合にＨレベルの信号を出力す
る。
【００４３】各遅延信号ＳＤ0 〜ＳＤn-1 は、第１遅延
信号ＳＤ0 から第ｎ遅延信号ＳＤn-1 にかけて遅延時間
ｔd だけその立ち上がり及び立ち下がりが遅延している
信号である。従って、一致回路４１1 〜４１n は、この
順番でＨレベル又はＬレベルの信号を出力する。
信号ＳＤ0 から第ｎ遅延信号ＳＤn-1 にかけて遅延時間
ｔd だけその立ち上がり及び立ち下がりが遅延している
信号である。従って、一致回路４１1 〜４１n は、この
順番でＨレベル又はＬレベルの信号を出力する。
【００４４】各アンド回路４２1 〜４２n-1 は３入力ア
ンド回路であり、対応する３つの一致回路の出力信号が
入力される。即ち、第１アンド回路４２1 には、対応す
る第１〜第３一致回路４１1 〜４１3 の出力信号が入力
され、第２アンド回路４２2には、対応する第２〜第４
一致回路４１2 〜４１4 の出力信号が入力される。そし
て、第n-2 アンド回路には、対応する第n-2 〜第n 一致
回路４１n-2 〜４１nの出力信号が入力される。各アン
ド回路４２1 〜４２n-2 の出力信号ＳＡ1 〜ＳＡn-2 は
フリップフロップ回路４３に入力される。
ンド回路であり、対応する３つの一致回路の出力信号が
入力される。即ち、第１アンド回路４２1 には、対応す
る第１〜第３一致回路４１1 〜４１3 の出力信号が入力
され、第２アンド回路４２2には、対応する第２〜第４
一致回路４１2 〜４１4 の出力信号が入力される。そし
て、第n-2 アンド回路には、対応する第n-2 〜第n 一致
回路４１n-2 〜４１nの出力信号が入力される。各アン
ド回路４２1 〜４２n-2 の出力信号ＳＡ1 〜ＳＡn-2 は
フリップフロップ回路４３に入力される。
【００４５】各アンド回路４２1 〜４２n-1 の出力、例
えば、アンド回路４２3 の出力信号ＳＡ3 が「１」とな
ることは、即ち遅延器３１の出力信号ＳＤ2 ，ＳＤ3 ，
ＳＤ4 が全て期待値と一致していることである。「１」
を出力するアンド回路の数は、クロックの周期Ｔとアン
ド回路４２1 〜４２n-1 の入力数ｍと遅延時間ｔd によ
り、 ｔd ≧Ｔ−ｍｔd ＞０ のとき；１個、 ２ｔd ≧Ｔ−ｍｔd ＞ｔd のとき；２個、 ３ｔd ≧Ｔ−ｍｔd ＞２ｔd のとき；３個、 ４ｔd ≧Ｔ−ｍｔd ＞３ｔd のとき；４個、 ５ｔd ≧Ｔ−ｍｔd ＞４ｔd のとき；５個、 と概算できる。
えば、アンド回路４２3 の出力信号ＳＡ3 が「１」とな
ることは、即ち遅延器３１の出力信号ＳＤ2 ，ＳＤ3 ，
ＳＤ4 が全て期待値と一致していることである。「１」
を出力するアンド回路の数は、クロックの周期Ｔとアン
ド回路４２1 〜４２n-1 の入力数ｍと遅延時間ｔd によ
り、 ｔd ≧Ｔ−ｍｔd ＞０ のとき；１個、 ２ｔd ≧Ｔ−ｍｔd ＞ｔd のとき；２個、 ３ｔd ≧Ｔ−ｍｔd ＞２ｔd のとき；３個、 ４ｔd ≧Ｔ−ｍｔd ＞３ｔd のとき；４個、 ５ｔd ≧Ｔ−ｍｔd ＞４ｔd のとき；５個、 と概算できる。
【００４６】フリップフロップ４３はラッチ用クロック
信号ＳＣＫを入力し、そのラッチ用クロック信号ＳＣＫ
に応答して入力信号ＳＡ1 〜ＳＡn-2 をラッチして生成
した出力信号をＳＢ1 〜ＳＢn-2 を優先回路４４に出力
する。
信号ＳＣＫを入力し、そのラッチ用クロック信号ＳＣＫ
に応答して入力信号ＳＡ1 〜ＳＡn-2 をラッチして生成
した出力信号をＳＢ1 〜ＳＢn-2 を優先回路４４に出力
する。
【００４７】優先回路４４は、入力する信号ＳＢ1 〜Ｓ
Ｂn-2 の数より１つ少ない数のゲート回路４４1 〜４４
n-3 から構成され、各ゲート回路４４1 〜４４n-3 は、
第１番目からそれぞれに対応する第２〜第n-2 番目まで
の信号ＳＢ1 〜ＳＢn-2 を入力する。即ち、第１ゲート
回路４４1 は第１及び第２番目の信号ＳＢ1 ，ＳＢ2を
入力し、第２ゲート４４2 は第１〜第３番目の信号ＳＢ
1 〜ＳＢ3 を入力する。
Ｂn-2 の数より１つ少ない数のゲート回路４４1 〜４４
n-3 から構成され、各ゲート回路４４1 〜４４n-3 は、
第１番目からそれぞれに対応する第２〜第n-2 番目まで
の信号ＳＢ1 〜ＳＢn-2 を入力する。即ち、第１ゲート
回路４４1 は第１及び第２番目の信号ＳＢ1 ，ＳＢ2を
入力し、第２ゲート４４2 は第１〜第３番目の信号ＳＢ
1 〜ＳＢ3 を入力する。
【００４８】各ゲート回路４４1 〜４４n-3は、対応す
る第２〜第n-2 番目の信号ＳＢ2 〜ＳＢn-2 と、それよ
り前の信号の反転論理を論理積（ＡＮＤ）演算し、その
演算結果に基づく検出信号ＳＬ1 〜ＳＬn-2 を出力す
る。これにより、各ゲート回路４４1 〜４４n-3 は、対
応する第２〜第n-2 番目の信号ＳＢ2 〜ＳＢn-2 より前
の信号がＨレベルであれば、Ｌレベルの検出信号ＳＬ1
〜ＳＬn-2 を出力する。例えば、第１ゲート回路４４1
は、第１及び第２番目の信号ＳＢ1 ，ＳＢ2 がＨレベル
の場合にＬレベルの検出信号ＳＬ2 を出力し、第１番目
の信号ＳＢ1 がＬレベル、第２番目の信号ＳＢ2 がＨレ
ベルの場合にＨレベルの検出信号ＳＬ2 を出力する。
る第２〜第n-2 番目の信号ＳＢ2 〜ＳＢn-2 と、それよ
り前の信号の反転論理を論理積（ＡＮＤ）演算し、その
演算結果に基づく検出信号ＳＬ1 〜ＳＬn-2 を出力す
る。これにより、各ゲート回路４４1 〜４４n-3 は、対
応する第２〜第n-2 番目の信号ＳＢ2 〜ＳＢn-2 より前
の信号がＨレベルであれば、Ｌレベルの検出信号ＳＬ1
〜ＳＬn-2 を出力する。例えば、第１ゲート回路４４1
は、第１及び第２番目の信号ＳＢ1 ，ＳＢ2 がＨレベル
の場合にＬレベルの検出信号ＳＬ2 を出力し、第１番目
の信号ＳＢ1 がＬレベル、第２番目の信号ＳＢ2 がＨレ
ベルの場合にＨレベルの検出信号ＳＬ2 を出力する。
【００４９】このように、優先回路４４は、信号ＳＢ1
〜ＳＢn-2 を入力し、それら信号ＳＢ1 〜ＳＢn-2 に基
づいて、１つの信号のみを優先してＨレベルとした検出
信号ＳＬ1 〜ＳＬn-2 を出力する。優先順位は、入力信
号ＳＢ1 〜ＳＢn-2 の変化する順番に対応している。即
ち、入力信号ＳＢ1 〜ＳＢn-2 は、各遅延信号ＳＤ0〜
ＳＤn-1 のうちの複数の信号が比較信号ＲＥＦと一致す
ることで、その一致する順番にＨレベルとなる。更に、
入力信号ＳＢ1 〜ＳＢn-2 は、各遅延信号ＳＤ0 〜ＳＤ
n-1 それぞれの遅延時間ｔd とパルス幅との関係によ
り、複数の信号がＨレベルとなる。これら複数のＨレベ
ルの信号のうち、最も早くＨレベルとなった信号を優先
し、その優先信号にてＨレベルの検出信号を出力する。
このことは、複数の遅延信号ＳＤ0 〜ＳＤn-1 のうち、
入力信号Ｓinにからの遅れが少ない遅延信号を選択する
ように、各検出信号ＳＬ1 〜ＳＬn-2 を生成する。
〜ＳＢn-2 を入力し、それら信号ＳＢ1 〜ＳＢn-2 に基
づいて、１つの信号のみを優先してＨレベルとした検出
信号ＳＬ1 〜ＳＬn-2 を出力する。優先順位は、入力信
号ＳＢ1 〜ＳＢn-2 の変化する順番に対応している。即
ち、入力信号ＳＢ1 〜ＳＢn-2 は、各遅延信号ＳＤ0〜
ＳＤn-1 のうちの複数の信号が比較信号ＲＥＦと一致す
ることで、その一致する順番にＨレベルとなる。更に、
入力信号ＳＢ1 〜ＳＢn-2 は、各遅延信号ＳＤ0 〜ＳＤ
n-1 それぞれの遅延時間ｔd とパルス幅との関係によ
り、複数の信号がＨレベルとなる。これら複数のＨレベ
ルの信号のうち、最も早くＨレベルとなった信号を優先
し、その優先信号にてＨレベルの検出信号を出力する。
このことは、複数の遅延信号ＳＤ0 〜ＳＤn-1 のうち、
入力信号Ｓinにからの遅れが少ない遅延信号を選択する
ように、各検出信号ＳＬ1 〜ＳＬn-2 を生成する。
【００５０】オア回路４５は検出信号ＳＬ1 〜ＳＬn-2
を入力し、それらの論理和演算した結果に基づく検出終
了信号ＳＥＬを出力する。この検出終了信号ＳＥＬは、
検出信号ＳＬ1 〜ＳＬn-2 の何れかがＨレベルにて出力
されるとＨレベルとなる。
を入力し、それらの論理和演算した結果に基づく検出終
了信号ＳＥＬを出力する。この検出終了信号ＳＥＬは、
検出信号ＳＬ1 〜ＳＬn-2 の何れかがＨレベルにて出力
されるとＨレベルとなる。
【００５１】図２の制御回路３４は、内部クロック信号
ＩＣＬＫ、補正信号ＣＡＬ、コマンド発行信号ＲＤ、検
出終了信号ＳＥＬを入力し、それらに基づいて生成した
ラッチ用クロック信号ＳＣＫ、アクノリッジ信号ＡＣＫ
を出力する。
ＩＣＬＫ、補正信号ＣＡＬ、コマンド発行信号ＲＤ、検
出終了信号ＳＥＬを入力し、それらに基づいて生成した
ラッチ用クロック信号ＳＣＫ、アクノリッジ信号ＡＣＫ
を出力する。
【００５２】図５に示すように、制御回路３４は、アッ
プ／ダウンカウンタ４６と記憶回路４７とから構成され
る。アップ／ダウンカウンタ４６は、内部クロック信号
ＩＣＬＫ、補正信号ＣＡＬ、コマンド発行信号ＲＤが入
力される。
プ／ダウンカウンタ４６と記憶回路４７とから構成され
る。アップ／ダウンカウンタ４６は、内部クロック信号
ＩＣＬＫ、補正信号ＣＡＬ、コマンド発行信号ＲＤが入
力される。
【００５３】カウンタ４６は、補正信号ＣＡＬに基づい
て、タイミング較正時にはアップカウンタとして動作
し、通常動作時にはダウンカウンタとして動作する。そ
して、タイミング較正時に、カウンタ４６は、コマンド
発行信号ＲＤに基づくリードコマンド発行から入力する
内部クロック信号ＩＣＬＫをアップカウントするととも
に、クロック信号ＩＣＬＫをラッチ用クロック信号ＳＣ
Ｋとして出力する。
て、タイミング較正時にはアップカウンタとして動作
し、通常動作時にはダウンカウンタとして動作する。そ
して、タイミング較正時に、カウンタ４６は、コマンド
発行信号ＲＤに基づくリードコマンド発行から入力する
内部クロック信号ＩＣＬＫをアップカウントするととも
に、クロック信号ＩＣＬＫをラッチ用クロック信号ＳＣ
Ｋとして出力する。
【００５４】このラッチ用クロック信号ＳＣＫによっ
て、図４のフリップフロップ４３は、その信号ＳＣＫ即
ち内部クロック信号ＩＣＬＫに同期して各アンド回路４
２1 〜４２n-2 の出力信号ＳＡ1 〜ＳＡn-2 をラッチす
る。そして、検出信号ＳＬ1 〜ＳＬn-2 は、内部クロッ
ク信号ＩＣＬＫのタイミングに応じた一つの信号のみが
Ｈレベルとして出力され、Ｈレベルの検出終了信号ＳＥ
Ｌを出力する。
て、図４のフリップフロップ４３は、その信号ＳＣＫ即
ち内部クロック信号ＩＣＬＫに同期して各アンド回路４
２1 〜４２n-2 の出力信号ＳＡ1 〜ＳＡn-2 をラッチす
る。そして、検出信号ＳＬ1 〜ＳＬn-2 は、内部クロッ
ク信号ＩＣＬＫのタイミングに応じた一つの信号のみが
Ｈレベルとして出力され、Ｈレベルの検出終了信号ＳＥ
Ｌを出力する。
【００５５】図５のカウンタ４６は、Ｈレベルの検出終
了信号ＳＥＬに応答してラッチ用クロック信号ＳＣＫを
停止し、その時のカウント値を記憶回路４７に記憶す
る。図４のフリップフロップ４３はそのラッチ用クロッ
ク信号ＳＣＫに応答してラッチ信号即ち出力信号ＳＢ1
〜ＳＢn-2 を保持する。従って、制御回路３４は、検出
終了信号ＳＥＬに応答してラッチ用クロック信号ＳＣＫ
を停止することで、最適データ検出回路３３のフリップ
フロップ４３のラッチ動作を停止させ、その時の出力信
号ＳＢ1 〜ＳＢn-2 を記憶させる。
了信号ＳＥＬに応答してラッチ用クロック信号ＳＣＫを
停止し、その時のカウント値を記憶回路４７に記憶す
る。図４のフリップフロップ４３はそのラッチ用クロッ
ク信号ＳＣＫに応答してラッチ信号即ち出力信号ＳＢ1
〜ＳＢn-2 を保持する。従って、制御回路３４は、検出
終了信号ＳＥＬに応答してラッチ用クロック信号ＳＣＫ
を停止することで、最適データ検出回路３３のフリップ
フロップ４３のラッチ動作を停止させ、その時の出力信
号ＳＢ1 〜ＳＢn-2 を記憶させる。
【００５６】通常動作時において、カウンタ４６は、コ
マンド発行信号ＲＤに基づくリードコマンド発行から、
記憶回路４７に記憶したカウント値を読み込み、内部ク
ロック信号ＩＣＬＫに応答してダウンカウントする。そ
して、カウンタ４６は、カウント値が「０」になるとア
クノリッジ信号ＡＣＫをアサートする。即ち、カウンタ
４６は、記憶回路４７に記憶したカウント値に基づい
て、Ｈレベルの検出終了信号ＳＥＬの入力タイミングで
アクノリッジ信号ＡＣＫをアサートする。
マンド発行信号ＲＤに基づくリードコマンド発行から、
記憶回路４７に記憶したカウント値を読み込み、内部ク
ロック信号ＩＣＬＫに応答してダウンカウントする。そ
して、カウンタ４６は、カウント値が「０」になるとア
クノリッジ信号ＡＣＫをアサートする。即ち、カウンタ
４６は、記憶回路４７に記憶したカウント値に基づい
て、Ｈレベルの検出終了信号ＳＥＬの入力タイミングで
アクノリッジ信号ＡＣＫをアサートする。
【００５７】図２の選択回路３５は、第２〜第n-1 番目
の遅延信号ＳＤ1 〜ＳＤn-2 と、選択回路ＳＬ1 〜ＳＬ
n-2 が入力され、Ｈレベルの検出信号ＳＬ1 〜ＳＬn-2
に対応する遅延信号ＳＤ1 〜ＳＤn-2 を選択し、その選
択信号を出力信号Ｓ１として出力する。例えば、第１検
出信号ＳＬ1 がＨレベルの場合、それに対応する第２番
目の遅延信号ＳＤ1 を選択してそれを信号Ｓ１とする。
この信号Ｓ１が図１のリードデータＲＤＡＴＡ−７：０
となる。
の遅延信号ＳＤ1 〜ＳＤn-2 と、選択回路ＳＬ1 〜ＳＬ
n-2 が入力され、Ｈレベルの検出信号ＳＬ1 〜ＳＬn-2
に対応する遅延信号ＳＤ1 〜ＳＤn-2 を選択し、その選
択信号を出力信号Ｓ１として出力する。例えば、第１検
出信号ＳＬ1 がＨレベルの場合、それに対応する第２番
目の遅延信号ＳＤ1 を選択してそれを信号Ｓ１とする。
この信号Ｓ１が図１のリードデータＲＤＡＴＡ−７：０
となる。
【００５８】このように、遅延データ選択回路２５は、
遅延器３１にて生成した複数の遅延信号ＳＤ0 〜ＳＤn-
1 から最適データ検出回路３３にて期待値と一致しかつ
内部クロック信号ＩＣＬＫに対応する遅延信号を選択
し、それをリードデータＲＤＡＴＡ−７：０として出力
する。このリードデータＲＤＡＴＡ−７：０は、入力信
号Ｓinより遅れ、内部クロック信号ＩＣＬＫに対応して
いる。従って、内部クロック信号ＩＣＬＫの周波数が変
更されても、それのタイミングこのリードデータＲＤＡ
ＴＡ−７：０は対応している。従って、図１２の機能マ
クロ４は、内部クロックＩＣＬＫにてリードデータＲＤ
ＡＴＡ−７：０を安定して取り込める。
遅延器３１にて生成した複数の遅延信号ＳＤ0 〜ＳＤn-
1 から最適データ検出回路３３にて期待値と一致しかつ
内部クロック信号ＩＣＬＫに対応する遅延信号を選択
し、それをリードデータＲＤＡＴＡ−７：０として出力
する。このリードデータＲＤＡＴＡ−７：０は、入力信
号Ｓinより遅れ、内部クロック信号ＩＣＬＫに対応して
いる。従って、内部クロック信号ＩＣＬＫの周波数が変
更されても、それのタイミングこのリードデータＲＤＡ
ＴＡ−７：０は対応している。従って、図１２の機能マ
クロ４は、内部クロックＩＣＬＫにてリードデータＲＤ
ＡＴＡ−７：０を安定して取り込める。
【００５９】図６は、メモリコントローラ２１における
タイミング較正処理のフローチャートである。先ず、キ
ャリブレーションが開始されると、メモリコントローラ
２１は、図１２のメモリ１の任意のアドレス（ＢＡ＝
Ｎ）に期待値（ここではＡＡｈだが、他の値でもよい）
を書き込み、その前後のアドレス（ＢＡ＝Ｎ−１，Ｎ＋
１）に期待値の反転（期待値がＡＡｈの場合は５５ｈ）
を書き込む（ステップ５１）。これは、次にこれらライ
トしたデータをリードした時に、期待値がどのタイミン
グで出るかを検出し、誤判定を防ぐ。即ち、期待値を書
き込んだアドレスの前後のアドレスに期待値と同じデー
タが記憶されている場合、それを読み出したタイミング
に間違えて較正することを防ぐためである。
タイミング較正処理のフローチャートである。先ず、キ
ャリブレーションが開始されると、メモリコントローラ
２１は、図１２のメモリ１の任意のアドレス（ＢＡ＝
Ｎ）に期待値（ここではＡＡｈだが、他の値でもよい）
を書き込み、その前後のアドレス（ＢＡ＝Ｎ−１，Ｎ＋
１）に期待値の反転（期待値がＡＡｈの場合は５５ｈ）
を書き込む（ステップ５１）。これは、次にこれらライ
トしたデータをリードした時に、期待値がどのタイミン
グで出るかを検出し、誤判定を防ぐ。即ち、期待値を書
き込んだアドレスの前後のアドレスに期待値と同じデー
タが記憶されている場合、それを読み出したタイミング
に間違えて較正することを防ぐためである。
【００６０】次に、メモリコントローラ２１は、上記の
３つのアドレスにリードコマンドを発行する（ステップ
５２）。そして、メモリコントローラ２１は、図２の最
適データ検出回路３３からの検出終了信号ＳＥＬが
「１」か否かを判断し（ステップ５３）、「１」ではな
い場合は内部クロック信号ＩＣＬＫの１周期分を待機
（ウエイト）し（ステップ５４）、ステップ５３に戻
る。これは、読み出したデータと期待値が一致するのを
待つためである。
３つのアドレスにリードコマンドを発行する（ステップ
５２）。そして、メモリコントローラ２１は、図２の最
適データ検出回路３３からの検出終了信号ＳＥＬが
「１」か否かを判断し（ステップ５３）、「１」ではな
い場合は内部クロック信号ＩＣＬＫの１周期分を待機
（ウエイト）し（ステップ５４）、ステップ５３に戻
る。これは、読み出したデータと期待値が一致するのを
待つためである。
【００６１】そして、検出終了信号ＳＥＬが「１」の場
合、メモリコントローラ２１はその時のリードタイミン
グ（図５のカウンタ４６のカウント値）を記憶する（ス
テップ５５）。
合、メモリコントローラ２１はその時のリードタイミン
グ（図５のカウンタ４６のカウント値）を記憶する（ス
テップ５５）。
【００６２】次に、上記のように構成されたメモリコン
トローラの作用を図７に従って説明する。Ｔ１〜Ｔ３サ
イクルにおいてメモリ１にリードコマンドを発行する
と、そのメモリ１からリードデータＤ＿ＤＲが出力さ
れ、そのデータは第２遅延時間ｔD2遅れてメモリコント
ローラ２１にリードデータＤ＿ＣＯＮとして入力され
る。
トローラの作用を図７に従って説明する。Ｔ１〜Ｔ３サ
イクルにおいてメモリ１にリードコマンドを発行する
と、そのメモリ１からリードデータＤ＿ＤＲが出力さ
れ、そのデータは第２遅延時間ｔD2遅れてメモリコント
ローラ２１にリードデータＤ＿ＣＯＮとして入力され
る。
【００６３】メモリコントローラ２１は、このリードデ
ータＤ＿ＣＯＮを図２の入力信号Ｓin（図３の遅延信号
ＳＤ0 ）とし、それから遅延時間ｔd ずつ遅延させた複
数（図において４つ）の遅延信号ＳＤ1 〜ＳＤ4 を生成
する。これら遅延信号ＳＤ0〜ＳＤ4 と期待値とを比較
し、その比較結果の３つを１つずつずらして論理積（Ａ
ＮＤ）演算して信号ＳＡ1 〜ＳＡ3 を生成する。
ータＤ＿ＣＯＮを図２の入力信号Ｓin（図３の遅延信号
ＳＤ0 ）とし、それから遅延時間ｔd ずつ遅延させた複
数（図において４つ）の遅延信号ＳＤ1 〜ＳＤ4 を生成
する。これら遅延信号ＳＤ0〜ＳＤ4 と期待値とを比較
し、その比較結果の３つを１つずつずらして論理積（Ａ
ＮＤ）演算して信号ＳＡ1 〜ＳＡ3 を生成する。
【００６４】これら信号ＳＡ1 〜ＳＡ3 をラッチ用クロ
ック信号ＳＣＫによりフリップフロップ４３にラッチさ
せ、優先回路４４により検出信号ＳＬ1 を生成する。こ
の時、検出信号の論理和である検出終了信号ＳＥＬによ
り、選択回路４５は遅延信号ＳＤ1 を選択してこれを信
号Ｓ１（リードデータＲＤＡＴＡ−７：０）として出力
する。
ック信号ＳＣＫによりフリップフロップ４３にラッチさ
せ、優先回路４４により検出信号ＳＬ1 を生成する。こ
の時、検出信号の論理和である検出終了信号ＳＥＬによ
り、選択回路４５は遅延信号ＳＤ1 を選択してこれを信
号Ｓ１（リードデータＲＤＡＴＡ−７：０）として出力
する。
【００６５】また、メモリコントローラ２１は、カウン
タ４６のカウント値を記憶し、そのカウント値に基づい
て通常動作においてアクノリッジ信号ＡＣＫをアサート
する。このように出力される信号Ｓ１は、内部クロック
信号ＩＣＬＫに対して、少なくともｔD のセットアッ
プ、ホールドを保証できるため、リードデータＲＤＡＴ
Ａ−７：０を安定に内部クロック信号ＩＣＬＫで取り込
むことができる。
タ４６のカウント値を記憶し、そのカウント値に基づい
て通常動作においてアクノリッジ信号ＡＣＫをアサート
する。このように出力される信号Ｓ１は、内部クロック
信号ＩＣＬＫに対して、少なくともｔD のセットアッ
プ、ホールドを保証できるため、リードデータＲＤＡＴ
Ａ−７：０を安定に内部クロック信号ＩＣＬＫで取り込
むことができる。
【００６６】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 （１）メモリコントローラ２１の制御回路２２は、タイ
ミング較正処理において、メモリ１にリードコマンドを
発行し、遅延データ選択回路２５は、較正信号ＣＡＬに
応答して実施するタイミング較正処理において、リード
コマンドに応答したメモリ１からの入力信号Ｓinを入力
し、該信号Ｓinを機能マクロ４が取り込み可能なタイミ
ングで出力するためのタイミング情報を記憶し、通常動
作時にタイミング情報に基づいてメモリ１からの入力信
号Ｓinに基づくリードデータＲＤＡＴＡ−７：０の出力
タイミングを調整して機能マクロ４に出力するようにし
た。この結果、機能マクロ４は、周囲状況の変化やクロ
ック周波数の変化に因らず安定して読み出しデータを取
り込むことができる。
ば、以下の効果を奏する。 （１）メモリコントローラ２１の制御回路２２は、タイ
ミング較正処理において、メモリ１にリードコマンドを
発行し、遅延データ選択回路２５は、較正信号ＣＡＬに
応答して実施するタイミング較正処理において、リード
コマンドに応答したメモリ１からの入力信号Ｓinを入力
し、該信号Ｓinを機能マクロ４が取り込み可能なタイミ
ングで出力するためのタイミング情報を記憶し、通常動
作時にタイミング情報に基づいてメモリ１からの入力信
号Ｓinに基づくリードデータＲＤＡＴＡ−７：０の出力
タイミングを調整して機能マクロ４に出力するようにし
た。この結果、機能マクロ４は、周囲状況の変化やクロ
ック周波数の変化に因らず安定して読み出しデータを取
り込むことができる。
【００６７】（２）遅延データ選択回路２５は、遅延器
３１、最適データ検出回路３３、制御回路３４、選択回
路３５を備える。遅延器３１は、メモリ１からの入力信
号Ｓinを遅延させて遅延時間の異なる複数の遅延信号Ｓ
Ｄ0 〜ＳＤn-1 を生成する。最適データ検出回路３３
は、複数の遅延信号ＳＤ0 〜ＳＤn-1 と期待値とを比較
し、ラッチ用クロック信号ＳＣＫに同期して期待値と一
致する遅延信号から機能マクロ４の取り込みタイミング
に最適な遅延信号を検出して検出信号ＳＬ1 〜ＳＬn-2
を出力し、該検出信号ＳＬ1 〜ＳＬn-2 に基づく検出終
了信号ＳＥＬを出力する。選択回路３５は、複数の遅延
信号から検出信号に対応する信号を選択した信号Ｓ１を
出力する。制御回路３４は、較正信号ＣＡＬに基づくタ
イミング較正処理において内部クロック信号ＩＣＬＫに
同期したラッチ用クロック信号ＳＣＫを出力するととも
に該ラッチ用クロック信号ＳＣＫを検出終了信号ＳＥＬ
に応答して停止して最適データ検出回路３３の動作を停
止するようにした。その結果、最適なタイミングを容易
に検出することができる。
３１、最適データ検出回路３３、制御回路３４、選択回
路３５を備える。遅延器３１は、メモリ１からの入力信
号Ｓinを遅延させて遅延時間の異なる複数の遅延信号Ｓ
Ｄ0 〜ＳＤn-1 を生成する。最適データ検出回路３３
は、複数の遅延信号ＳＤ0 〜ＳＤn-1 と期待値とを比較
し、ラッチ用クロック信号ＳＣＫに同期して期待値と一
致する遅延信号から機能マクロ４の取り込みタイミング
に最適な遅延信号を検出して検出信号ＳＬ1 〜ＳＬn-2
を出力し、該検出信号ＳＬ1 〜ＳＬn-2 に基づく検出終
了信号ＳＥＬを出力する。選択回路３５は、複数の遅延
信号から検出信号に対応する信号を選択した信号Ｓ１を
出力する。制御回路３４は、較正信号ＣＡＬに基づくタ
イミング較正処理において内部クロック信号ＩＣＬＫに
同期したラッチ用クロック信号ＳＣＫを出力するととも
に該ラッチ用クロック信号ＳＣＫを検出終了信号ＳＥＬ
に応答して停止して最適データ検出回路３３の動作を停
止するようにした。その結果、最適なタイミングを容易
に検出することができる。
【００６８】（３）制御回路３４は、アップ／ダウンカ
ウンタ４６と記憶回路４７とを備える。カウンタ４６
は、較正信号ＣＡＬに応答して、タイミング較正処理時
に内部クロック信号ＩＣＬＫをアップカウントするとと
もに該カウント値を検出終了信号ＳＥＬに応答して記憶
回路４７に出力する。また、カウンタ４６は、通常動作
時にコマンド出力信号ＲＤに応答して記憶回路４７から
読み出したカウント値から内部クロック信号ＩＣＬＫを
ダウンカウントするとともに該カウント値が「０」にな
るとアクノリッジ信号ＡＣＫを出力するようにした。こ
の結果、機能マクロ４がデータを受け取るためのアクノ
リッジ信号ＡＣＫをデータの出力タイミングに容易に合
わせてアサートすることができる。
ウンタ４６と記憶回路４７とを備える。カウンタ４６
は、較正信号ＣＡＬに応答して、タイミング較正処理時
に内部クロック信号ＩＣＬＫをアップカウントするとと
もに該カウント値を検出終了信号ＳＥＬに応答して記憶
回路４７に出力する。また、カウンタ４６は、通常動作
時にコマンド出力信号ＲＤに応答して記憶回路４７から
読み出したカウント値から内部クロック信号ＩＣＬＫを
ダウンカウントするとともに該カウント値が「０」にな
るとアクノリッジ信号ＡＣＫを出力するようにした。こ
の結果、機能マクロ４がデータを受け取るためのアクノ
リッジ信号ＡＣＫをデータの出力タイミングに容易に合
わせてアサートすることができる。
【００６９】（４）メモリコントローラ２１は、期待値
をメモリ１の所定アドレスに書き込むとともに、その期
待値を反転した値を所定アドレスの前後に書き込み、そ
れらを読み出すようにした。その結果、期待値を読み出
すタイミングを正確に検出でき、タイミングの誤調整を
防止することができる。
をメモリ１の所定アドレスに書き込むとともに、その期
待値を反転した値を所定アドレスの前後に書き込み、そ
れらを読み出すようにした。その結果、期待値を読み出
すタイミングを正確に検出でき、タイミングの誤調整を
防止することができる。
【００７０】尚、前記実施形態は、以下の態様に変更し
てもよい。 ・上記実施形態において、タイミング較正処理（キャリ
ブレーション）を、ＬＳＩの初期化時、所定時間毎、ク
ロック周波数変更時、温度変化検出時等の適宜のタイミ
ングで行うようにしてもよい。
てもよい。 ・上記実施形態において、タイミング較正処理（キャリ
ブレーション）を、ＬＳＩの初期化時、所定時間毎、ク
ロック周波数変更時、温度変化検出時等の適宜のタイミ
ングで行うようにしてもよい。
【００７１】・上記実施形態では、タイミング較正時に
メモリコントローラ２１からメモリ１に較正用データを
書き込むようにしたが、図８に示すように、メモリ１の
記憶領域６１に較正用データを保持しておく領域６２，
６３，６４を確保してもよい。このようにすれば、図６
のステップ５１における期待値の書き込みを最初のタイ
ミング較正時のみ行えばよく、任意のタイミングで実行
するタイミング較正処理に要する時間を短縮することが
できる。
メモリコントローラ２１からメモリ１に較正用データを
書き込むようにしたが、図８に示すように、メモリ１の
記憶領域６１に較正用データを保持しておく領域６２，
６３，６４を確保してもよい。このようにすれば、図６
のステップ５１における期待値の書き込みを最初のタイ
ミング較正時のみ行えばよく、任意のタイミングで実行
するタイミング較正処理に要する時間を短縮することが
できる。
【００７２】・上記実施形態において、メモリ１にＤＲ
ＡＭを用い、定期的にタイミング較正処理を実施する場
合、処理毎にロウアドレスを変更してメモリ１をアクセ
スし、一定期間（ＤＲＡＭのリフレッシュ時間の規格）
内に全てのロウアドレスについてタイミング較正処理を
実行する。例えば、図９はロウ数Ｒ、カラム数ＣのＤＲ
ＡＭを示し、この場合、毎回ロウアドレスを変えて計Ｒ
回のキャリブレーションを行う。このことで、メモリ１
のリフレッシュを省略できる。なぜなら、一定期間に全
てのロウアドレスをアクティブにすることが即ちリフレ
ッシュであるからである。
ＡＭを用い、定期的にタイミング較正処理を実施する場
合、処理毎にロウアドレスを変更してメモリ１をアクセ
スし、一定期間（ＤＲＡＭのリフレッシュ時間の規格）
内に全てのロウアドレスについてタイミング較正処理を
実行する。例えば、図９はロウ数Ｒ、カラム数ＣのＤＲ
ＡＭを示し、この場合、毎回ロウアドレスを変えて計Ｒ
回のキャリブレーションを行う。このことで、メモリ１
のリフレッシュを省略できる。なぜなら、一定期間に全
てのロウアドレスをアクティブにすることが即ちリフレ
ッシュであるからである。
【００７３】・上記実施形態では、メモリ１の入出力単
位を８ビット（リードデータＲＤＡＴＡ−７：０）とし
た、８ビット単位でタイミング較正処理を実施したが、
１ビット以上の任意のビット単位でタイミング較正処理
を実施してもよい。
位を８ビット（リードデータＲＤＡＴＡ−７：０）とし
た、８ビット単位でタイミング較正処理を実施したが、
１ビット以上の任意のビット単位でタイミング較正処理
を実施してもよい。
【００７４】・上記実施形態の優先回路４４は、フリッ
プフロップ４３の出力信号ＳＢ1 〜ＳＢn-2 のうち、最
も遅延時間の少ない信号を優先するように較正したが、
例えば２番目のように任意の信号を優先する優先回路を
用いて実施してもよい。このようにすれば、リードデー
タのマージンを増すことができる。
プフロップ４３の出力信号ＳＢ1 〜ＳＢn-2 のうち、最
も遅延時間の少ない信号を優先するように較正したが、
例えば２番目のように任意の信号を優先する優先回路を
用いて実施してもよい。このようにすれば、リードデー
タのマージンを増すことができる。
【００７５】・上記実施形態の遅延データ選択回路２５
の構成を適宜変更しても良い。例えば、図１０に示すよ
うに構成した遅延データ選択回路７１を用いて実施して
もよい。この遅延データ選択回路７１は、遅延器３１、
レジスタ３２、一致検出回路７２、制御回路７３、マイ
コン７４、選択回路７５から構成される。一致検出回路
７２は、図１１に示すように、図４の優先回路４４が省
略されている。即ち、一致検出回路７２は、遅延器３１
にて生成した複数の遅延信号ＳＤ0 〜ＳＤn-1とレジス
タ７２からの期待値とが一致するか否かを検出し、その
検出信号ＳＢ1〜ＳＢn-2 をマイコン７４に出力する。
また、オア回路４５は、検出信号ＳＢ1〜ＳＢn-2 を論
理和した検出終了信号ＳＥＬを制御回路７３に出力す
る。
の構成を適宜変更しても良い。例えば、図１０に示すよ
うに構成した遅延データ選択回路７１を用いて実施して
もよい。この遅延データ選択回路７１は、遅延器３１、
レジスタ３２、一致検出回路７２、制御回路７３、マイ
コン７４、選択回路７５から構成される。一致検出回路
７２は、図１１に示すように、図４の優先回路４４が省
略されている。即ち、一致検出回路７２は、遅延器３１
にて生成した複数の遅延信号ＳＤ0 〜ＳＤn-1とレジス
タ７２からの期待値とが一致するか否かを検出し、その
検出信号ＳＢ1〜ＳＢn-2 をマイコン７４に出力する。
また、オア回路４５は、検出信号ＳＢ1〜ＳＢn-2 を論
理和した検出終了信号ＳＥＬを制御回路７３に出力す
る。
【００７６】制御回路７３は図５の制御回路３４と同様
に構成され、検出終了信号ＳＥＬに応答してラッチ用ク
ロック信号ＳＣＫを停止して一致検出回路７２の一部
（フリップフロップ４３）の動作を停止させる。更に、
制御回路７３は、通常動作時に内部クロック信号ＩＣＬ
Ｋをカウントしてアクノリッジ信号ＡＣＫを出力する。
に構成され、検出終了信号ＳＥＬに応答してラッチ用ク
ロック信号ＳＣＫを停止して一致検出回路７２の一部
（フリップフロップ４３）の動作を停止させる。更に、
制御回路７３は、通常動作時に内部クロック信号ＩＣＬ
Ｋをカウントしてアクノリッジ信号ＡＣＫを出力する。
【００７７】図１０のマイコン７４は、検出信号ＳＢ1
〜ＳＢn-2 に基づいて、どの遅延時間によるデータを選
択するかを判断するプログラムを実行し、その実行結果
に基づくセレクト信号を選択回路７５に出力する。選択
回路７５は、セレクト信号に基づいて、入力する遅延信
号ＳＤ1 〜ＳＤn-2 のうちの１つを選択し、その選択し
た信号を信号Ｓ１として出力する。
〜ＳＢn-2 に基づいて、どの遅延時間によるデータを選
択するかを判断するプログラムを実行し、その実行結果
に基づくセレクト信号を選択回路７５に出力する。選択
回路７５は、セレクト信号に基づいて、入力する遅延信
号ＳＤ1 〜ＳＤn-2 のうちの１つを選択し、その選択し
た信号を信号Ｓ１として出力する。
【００７８】・上記実施形態において、ＬＳＩチップ上
にＣＰＵ３を搭載したが、ＣＰＵ３が別のチップに搭載
されていてもよい。また、機能マクロ４がＣＰＵであっ
てもよい。
にＣＰＵ３を搭載したが、ＣＰＵ３が別のチップに搭載
されていてもよい。また、機能マクロ４がＣＰＵであっ
てもよい。
【００７９】・上記実施形態の補正信号ＣＡＬを制御回
路２２以外、例えばＣＰＵ３（図１２参照）から出力す
る、ＬＳＩ２に信号生成回路を備える、ＬＳＩ２の外部
から供給する、等に変更して実施してもよい。
路２２以外、例えばＣＰＵ３（図１２参照）から出力す
る、ＬＳＩ２に信号生成回路を備える、ＬＳＩ２の外部
から供給する、等に変更して実施してもよい。
【００８０】・上記実施形態の最適データ検出回路３３
（一致検出回路７２）を構成するアンド回路４２1 〜４
２n-2 の入力数を変更して実施してもよい。例えば、４
入力とすると、対応する４つの遅延信号が期待値と一致
する場合にＨレベルの信号を出力する。このように入力
数を増やせば、保証できるセットアップ、ホールド量も
増加させることができる。
（一致検出回路７２）を構成するアンド回路４２1 〜４
２n-2 の入力数を変更して実施してもよい。例えば、４
入力とすると、対応する４つの遅延信号が期待値と一致
する場合にＨレベルの信号を出力する。このように入力
数を増やせば、保証できるセットアップ、ホールド量も
増加させることができる。
【００８１】・上記実施形態では、最適データ検出回路
３３を構成するフリップフロップ４３にてアンド回路４
２1 〜４２n-2 の出力信号、即ち検出信号ＳＬ1 〜ＳＬ
n-2を保持するようにしたが、例えば図２において最適
データ検出回路３３と選択回路３５の間に検出信号ＳＬ
1 〜ＳＬn-2 を保持するフリップフロップを設けてもよ
い。
３３を構成するフリップフロップ４３にてアンド回路４
２1 〜４２n-2 の出力信号、即ち検出信号ＳＬ1 〜ＳＬ
n-2を保持するようにしたが、例えば図２において最適
データ検出回路３３と選択回路３５の間に検出信号ＳＬ
1 〜ＳＬn-2 を保持するフリップフロップを設けてもよ
い。
【００８２】・上記実施形態では、最適データ検出回路
３３のフリップフロップ４３に供給するラッチ用クロッ
ク信号ＳＣＫを最適データ検出後（検出終了信号ＳＥＬ
の入力後）は停止するようにしたが、フリップフロップ
４３と優先回路４４の間、又は優先回路４４の後段にラ
ッチ回路を設け、フリップフロップ４３に内部クロック
信号ＩＣＬＫを供給し、ラッチ回路に検出終了信号ＳＥ
Ｌに基づくラッチ信号を与えて検出信号ＳＬ1 〜ＳＬn-
2 を保持するようにしても良い。
３３のフリップフロップ４３に供給するラッチ用クロッ
ク信号ＳＣＫを最適データ検出後（検出終了信号ＳＥＬ
の入力後）は停止するようにしたが、フリップフロップ
４３と優先回路４４の間、又は優先回路４４の後段にラ
ッチ回路を設け、フリップフロップ４３に内部クロック
信号ＩＣＬＫを供給し、ラッチ回路に検出終了信号ＳＥ
Ｌに基づくラッチ信号を与えて検出信号ＳＬ1 〜ＳＬn-
2 を保持するようにしても良い。
【００８３】・上記実施形態では、レジスタ３２に予め
期待値を記憶したが、これを例えば図１２のＣＰＵ３等
から記憶させるようにしてもよい。また、期待値及びそ
の反転した値を、メモリコントローラ２１がレジスタ３
２に記憶した期待値を読み出してメモリ１に書き込む、
又は例えばＣＰＵ３が期待値をメモリ３に書き込むよう
にしてもよい。
期待値を記憶したが、これを例えば図１２のＣＰＵ３等
から記憶させるようにしてもよい。また、期待値及びそ
の反転した値を、メモリコントローラ２１がレジスタ３
２に記憶した期待値を読み出してメモリ１に書き込む、
又は例えばＣＰＵ３が期待値をメモリ３に書き込むよう
にしてもよい。
【００８４】・上記実施形態において、図２の制御回路
は、最適データ検出回路３３の少なくとも一部の動作を
停止させれば良く、例えば図４の一致回路４１1 〜４１
n の動作を停止させるように構成してもよい。また、フ
リップフロップ４３と一致回路４１1 〜４１n の動作を
停止させるように構成してもよい。
は、最適データ検出回路３３の少なくとも一部の動作を
停止させれば良く、例えば図４の一致回路４１1 〜４１
n の動作を停止させるように構成してもよい。また、フ
リップフロップ４３と一致回路４１1 〜４１n の動作を
停止させるように構成してもよい。
【００８５】以上の様々な実施の形態をまとめると、以
下のようになる。 （付記１） メモリコントローラを介して外部メモリか
ら内部回路へデータを読み出すデータ読み出し方法であ
って、前記メモリにデータを読み出すための読み出し信
号を出力し、該信号に応答したメモリが出力する読み出
しデータを入力し、該読み出しデータを前記内部回路が
取り込み可能なタイミングで出力するためのタイミング
情報を記憶するタイミング較正処理を実施し、前記メモ
リコントローラは、通常動作時に前記タイミング情報に
基づいて前記メモリからの読み出しデータを前記内部回
路に出力することを特徴とするデータ読み出し方法。 （付記２） 前記タイミング較正処理において、前記メ
モリからの入力信号を遅延させて遅延時間の異なる複数
の遅延信号を生成し、該複数の遅延信号から前記内部ク
ロック信号に基づいて前記内部回路の取り込みタイミン
グに適した遅延信号を検出して前記タイミング情報とし
て記憶し、前記メモリコントローラは、通常動作時に前
記タイミング情報に基づいて前記複数の遅延信号のうち
の１つを選択して前記内部回路へ出力することを特徴と
する付記１記載のデータ読み出し方法。 （付記３） 前記タイミング較正処理において、前記内
部クロック信号をカウントし、前記メモリへの読み出し
信号を出力してから前記内部クロック信号に同期して前
記読み出しデータが期待値と一致するまでのカウント値
を前記タイミング情報として記憶し、前記メモリコント
ローラは、通常動作時に前記タイミング情報に基づいて
前記内部回路が前記読み出しデータを取り込むタイミン
グを示す受け取り信号を出力することを特徴とする付記
１記載のデータ読み出し方法。 （付記４） 前記タイミング較正処理において、前記メ
モリからの入力信号を遅延させて遅延時間の異なる複数
の遅延信号を生成し、該複数の遅延信号から前記内部ク
ロック信号に基づいて前記内部回路の取り込みタイミン
グに適した遅延信号を検出した検出信号と、前記内部ク
ロック信号をカウントし、前記メモリへの読み出し信号
を出力してから前記内部クロック信号に同期して前記読
み出しデータが期待値と一致するまでのカウント値を前
記タイミング情報として記憶し、前記メモリコントロー
ラは、通常動作時に前記タイミング情報に基づいて前記
複数の遅延信号のうちの１つを選択して前記内部回路へ
出力するとともに、前記タイミング情報に基づいて前記
内部回路が前記読み出しデータを取り込むタイミングを
示す受け取り信号を出力することを特徴とする付記１記
載のデータ読み出し方法。 （付記５） 前記メモリからの入力信号を遅延させて遅
延時間が異なる複数の遅延信号を生成し、該複数の遅延
信号の値と期待値とを比較し、前記期待値と一致する遅
延信号を前記内部クロック信号に同期して取出し、該取
り出した複数の遅延信号のうちの１つを優先して検出信
号を生成し、該検出信号に対応する前記複数の遅延信号
のうちの１つを前記内部回路へ出力することを特徴とす
る付記１〜４のうちの何れか一項記載のデータ読み出し
方法。 （付記６） 前記タイミング較正処理を、初期化時に実
施することを特徴とする付記１記載のデータ読み出し方
法。 （付記７） 前記タイミング較正処理を、定期的に実施
することを特徴とする付記１記載のデータ読み出し方
法。 （付記８） 前記タイミング較正処理において、期待値
の第１データを前記メモリの所定の第１アドレスに書き
込むとともに、前記期待値と異なる第２データを前記所
定アドレスの前後の第２及び第３アドレスに書き込み、
前記第２アドレスから前記第３アドレスまで連続して読
み出しを行い、第１アドレスの読み出し信号を出力し、
前記メモリから読み出された前記第１データに基づいて
前記タイミング情報を記憶することを特徴とする付記１
〜７のうちの何れか一項記載のデータ読み出し方法。 （付記９） 内部回路とともに１つの半導体チップ上に
搭載され、外部に接続されたメモリから読み出したデー
タを内部クロック信号に同期して取り込む内部回路に出
力するメモリコントローラにおいて、前記メモリにデー
タを読み出すための読み出し信号を前記メモリへ出力す
る制御回路と、前記読み出し信号に応答したメモリが出
力するデータを入力し、該データを前記内部回路が取り
込み可能なタイミングで出力するためのタイミング情報
を記憶し、通常動作時に前記タイミング情報に基づいて
前記メモリからの読み出しデータを前記内部回路に出力
する遅延データ選択回路を備えたことを特徴とするメモ
リコントローラ。 （付記１０） 前記遅延データ選択回路は、前記メモリ
からの入力信号を遅延させて遅延時間の異なる複数の遅
延信号を生成する遅延器と、前記複数の遅延信号と期待
値とを比較し、前記期待値と一致する遅延信号から前記
内部回路の取り込みタイミングに最適な遅延信号を検出
して検出信号を出力し、該検出信号に基づく検出終了信
号を出力する最適データ検出回路と、前記複数の遅延信
号から前記検出信号に対応する信号を選択して出力する
選択回路と、前記検出終了信号に応答して前記最適デー
タ検出回路の少なくとも一部の動作を停止する制御回路
と、を備えたことを特徴とする付記９記載のメモリコン
トローラ。 （付記１１） 前記制御回路は、カウンタと記憶回路と
を備え、該カウンタは、前記較正信号に応答して、タイ
ミング較正処理時に前記内部クロック信号をアップカウ
ントするとともに該カウント値を前記検出終了信号に応
答して前記記憶回路に出力し、通常動作時にコマンド出
力信号に応答して前記記憶回路から読み出したカウント
値から前記内部クロック信号をダウンカウントするとと
もに該カウント値が所定値と一致するときに前記受け取
り信号を出力することを特徴とする付記１０記載のメモ
リコントローラ。 （付記１２） 前記最適データ検出回路は、前記複数の
遅延信号がそれぞれ入力されるとともに前記期待値が入
力される複数の一致回路と、前記複数の一致回路の出力
信号を複数入力するアンド回路と、前記ラッチ用クロッ
ク信号に基づいて前記各アンド回路の出力信号をラッチ
するフリップフロップと、前記遅延信号に対応した優先
順位にて前記フリップフロップの出力信号のうちの１つ
を優先して前記複数の検出信号を生成する優先回路と、
前記複数の検出信号を論理和演算して前記検出終了信号
を生成するオア回路と、を備えたことを特徴とする付記
１０記載のメモリコントローラ。 （付記１３） 前記遅延データ選択回路は、前記メモリ
からの入力信号を遅延させて遅延時間の異なる複数の遅
延信号を生成する遅延器と、前記複数の遅延信号と期待
値とを比較し、前記期待値と一致する遅延信号をラッチ
して複数の検出信号を出力し、該検出信号に基づく検出
終了信号を出力する一致検出回路と、前記複数の検出信
号から前記内部回路の取り込みタイミングに最適な遅延
信号を選択するように生成した選択信号を出力するマイ
コンと、前記選択信号に応答して前記複数の遅延信号か
ら選択した信号を出力する選択回路と、前記検出終了信
号に応答して前記一致検出回路の少なくとも一部の動作
を停止する制御回路と、を備えたことを特徴とする付記
９記載のメモリコントローラ。 （付記１４） 期待値の第１データを前記メモリの所定
の第１アドレスに書き込むとともに、前記期待値と異な
る第２データを前記所定アドレスの前後の第２及び第３
アドレスに書き込み、前記第２アドレスから前記第３ア
ドレスまで連続して読み出しを行い、第１アドレスの読
み出し信号を出力し、前記遅延データ選択回路は前記メ
モリから読み出された前記第１データに基づいて前記タ
イミング情報を記憶することを特徴とする付記９〜１３
のうちの何れか一項記載のメモリコントローラ。 （付記１５） 付記９〜１４のうちの何れか一項記載の
メモリコントローラを備えたことを特徴とする半導体集
積回路装置。
下のようになる。 （付記１） メモリコントローラを介して外部メモリか
ら内部回路へデータを読み出すデータ読み出し方法であ
って、前記メモリにデータを読み出すための読み出し信
号を出力し、該信号に応答したメモリが出力する読み出
しデータを入力し、該読み出しデータを前記内部回路が
取り込み可能なタイミングで出力するためのタイミング
情報を記憶するタイミング較正処理を実施し、前記メモ
リコントローラは、通常動作時に前記タイミング情報に
基づいて前記メモリからの読み出しデータを前記内部回
路に出力することを特徴とするデータ読み出し方法。 （付記２） 前記タイミング較正処理において、前記メ
モリからの入力信号を遅延させて遅延時間の異なる複数
の遅延信号を生成し、該複数の遅延信号から前記内部ク
ロック信号に基づいて前記内部回路の取り込みタイミン
グに適した遅延信号を検出して前記タイミング情報とし
て記憶し、前記メモリコントローラは、通常動作時に前
記タイミング情報に基づいて前記複数の遅延信号のうち
の１つを選択して前記内部回路へ出力することを特徴と
する付記１記載のデータ読み出し方法。 （付記３） 前記タイミング較正処理において、前記内
部クロック信号をカウントし、前記メモリへの読み出し
信号を出力してから前記内部クロック信号に同期して前
記読み出しデータが期待値と一致するまでのカウント値
を前記タイミング情報として記憶し、前記メモリコント
ローラは、通常動作時に前記タイミング情報に基づいて
前記内部回路が前記読み出しデータを取り込むタイミン
グを示す受け取り信号を出力することを特徴とする付記
１記載のデータ読み出し方法。 （付記４） 前記タイミング較正処理において、前記メ
モリからの入力信号を遅延させて遅延時間の異なる複数
の遅延信号を生成し、該複数の遅延信号から前記内部ク
ロック信号に基づいて前記内部回路の取り込みタイミン
グに適した遅延信号を検出した検出信号と、前記内部ク
ロック信号をカウントし、前記メモリへの読み出し信号
を出力してから前記内部クロック信号に同期して前記読
み出しデータが期待値と一致するまでのカウント値を前
記タイミング情報として記憶し、前記メモリコントロー
ラは、通常動作時に前記タイミング情報に基づいて前記
複数の遅延信号のうちの１つを選択して前記内部回路へ
出力するとともに、前記タイミング情報に基づいて前記
内部回路が前記読み出しデータを取り込むタイミングを
示す受け取り信号を出力することを特徴とする付記１記
載のデータ読み出し方法。 （付記５） 前記メモリからの入力信号を遅延させて遅
延時間が異なる複数の遅延信号を生成し、該複数の遅延
信号の値と期待値とを比較し、前記期待値と一致する遅
延信号を前記内部クロック信号に同期して取出し、該取
り出した複数の遅延信号のうちの１つを優先して検出信
号を生成し、該検出信号に対応する前記複数の遅延信号
のうちの１つを前記内部回路へ出力することを特徴とす
る付記１〜４のうちの何れか一項記載のデータ読み出し
方法。 （付記６） 前記タイミング較正処理を、初期化時に実
施することを特徴とする付記１記載のデータ読み出し方
法。 （付記７） 前記タイミング較正処理を、定期的に実施
することを特徴とする付記１記載のデータ読み出し方
法。 （付記８） 前記タイミング較正処理において、期待値
の第１データを前記メモリの所定の第１アドレスに書き
込むとともに、前記期待値と異なる第２データを前記所
定アドレスの前後の第２及び第３アドレスに書き込み、
前記第２アドレスから前記第３アドレスまで連続して読
み出しを行い、第１アドレスの読み出し信号を出力し、
前記メモリから読み出された前記第１データに基づいて
前記タイミング情報を記憶することを特徴とする付記１
〜７のうちの何れか一項記載のデータ読み出し方法。 （付記９） 内部回路とともに１つの半導体チップ上に
搭載され、外部に接続されたメモリから読み出したデー
タを内部クロック信号に同期して取り込む内部回路に出
力するメモリコントローラにおいて、前記メモリにデー
タを読み出すための読み出し信号を前記メモリへ出力す
る制御回路と、前記読み出し信号に応答したメモリが出
力するデータを入力し、該データを前記内部回路が取り
込み可能なタイミングで出力するためのタイミング情報
を記憶し、通常動作時に前記タイミング情報に基づいて
前記メモリからの読み出しデータを前記内部回路に出力
する遅延データ選択回路を備えたことを特徴とするメモ
リコントローラ。 （付記１０） 前記遅延データ選択回路は、前記メモリ
からの入力信号を遅延させて遅延時間の異なる複数の遅
延信号を生成する遅延器と、前記複数の遅延信号と期待
値とを比較し、前記期待値と一致する遅延信号から前記
内部回路の取り込みタイミングに最適な遅延信号を検出
して検出信号を出力し、該検出信号に基づく検出終了信
号を出力する最適データ検出回路と、前記複数の遅延信
号から前記検出信号に対応する信号を選択して出力する
選択回路と、前記検出終了信号に応答して前記最適デー
タ検出回路の少なくとも一部の動作を停止する制御回路
と、を備えたことを特徴とする付記９記載のメモリコン
トローラ。 （付記１１） 前記制御回路は、カウンタと記憶回路と
を備え、該カウンタは、前記較正信号に応答して、タイ
ミング較正処理時に前記内部クロック信号をアップカウ
ントするとともに該カウント値を前記検出終了信号に応
答して前記記憶回路に出力し、通常動作時にコマンド出
力信号に応答して前記記憶回路から読み出したカウント
値から前記内部クロック信号をダウンカウントするとと
もに該カウント値が所定値と一致するときに前記受け取
り信号を出力することを特徴とする付記１０記載のメモ
リコントローラ。 （付記１２） 前記最適データ検出回路は、前記複数の
遅延信号がそれぞれ入力されるとともに前記期待値が入
力される複数の一致回路と、前記複数の一致回路の出力
信号を複数入力するアンド回路と、前記ラッチ用クロッ
ク信号に基づいて前記各アンド回路の出力信号をラッチ
するフリップフロップと、前記遅延信号に対応した優先
順位にて前記フリップフロップの出力信号のうちの１つ
を優先して前記複数の検出信号を生成する優先回路と、
前記複数の検出信号を論理和演算して前記検出終了信号
を生成するオア回路と、を備えたことを特徴とする付記
１０記載のメモリコントローラ。 （付記１３） 前記遅延データ選択回路は、前記メモリ
からの入力信号を遅延させて遅延時間の異なる複数の遅
延信号を生成する遅延器と、前記複数の遅延信号と期待
値とを比較し、前記期待値と一致する遅延信号をラッチ
して複数の検出信号を出力し、該検出信号に基づく検出
終了信号を出力する一致検出回路と、前記複数の検出信
号から前記内部回路の取り込みタイミングに最適な遅延
信号を選択するように生成した選択信号を出力するマイ
コンと、前記選択信号に応答して前記複数の遅延信号か
ら選択した信号を出力する選択回路と、前記検出終了信
号に応答して前記一致検出回路の少なくとも一部の動作
を停止する制御回路と、を備えたことを特徴とする付記
９記載のメモリコントローラ。 （付記１４） 期待値の第１データを前記メモリの所定
の第１アドレスに書き込むとともに、前記期待値と異な
る第２データを前記所定アドレスの前後の第２及び第３
アドレスに書き込み、前記第２アドレスから前記第３ア
ドレスまで連続して読み出しを行い、第１アドレスの読
み出し信号を出力し、前記遅延データ選択回路は前記メ
モリから読み出された前記第１データに基づいて前記タ
イミング情報を記憶することを特徴とする付記９〜１３
のうちの何れか一項記載のメモリコントローラ。 （付記１５） 付記９〜１４のうちの何れか一項記載の
メモリコントローラを備えたことを特徴とする半導体集
積回路装置。
【００８６】
【発明の効果】以上詳述したように、本発明によれば、
周囲状況の変化やクロック周波数の変化に因らず安定に
外部に接続した装置からの信号をクロック信号に同期し
てデータを取り込むことができるデータ読み出し方法、
メモリコントローラ及び半導体集積回路装置を提供する
ことができる。
周囲状況の変化やクロック周波数の変化に因らず安定に
外部に接続した装置からの信号をクロック信号に同期し
てデータを取り込むことができるデータ読み出し方法、
メモリコントローラ及び半導体集積回路装置を提供する
ことができる。
【図１】 一実施形態のメモリコントローラのブロック
回路図である。
回路図である。
【図２】 遅延データ選択回路のブロック回路図であ
る。
る。
【図３】 遅延器のブロック回路図である。
【図４】 最適データ検出回路の回路図である。
【図５】 制御回路のブロック回路図である。
【図６】 キャリブレーション動作のフロー図である。
【図７】 一実施形態のタイミング図である。
【図８】 メモリのアドレスマップである。
【図９】 メモリの説明図である。
【図１０】 別の遅延データ選択回路のブロック回路図
である。
である。
【図１１】 別の最適データ検出回路の回路図である。
【図１２】 メモリをアクセスするシステムＬＳＩの説
明図である。
明図である。
【図１３】 従来のメモリコントローラのブロック回路
図である。
図である。
【図１４】 従来例のタイミング図である。
【図１５】 従来例のタイミング図である。
【図１６】 従来例のタイミング図である。
【図１７】 従来例のタイミング図である。
１ メモリ ４ 機能マクロ ２１ メモリコントローラ ２２ 制御回路 ２５ 遅延データ選択回路 ３１ 遅延器 ３３ 最適データ検出回路 ３４ 制御回路 ３５ 選択回路 ４６ アップ／ダウンカウンタ ４７ 記憶回路 ＡＣＫ アクノリッジ信号 ＣＡＬ 較正信号 ＩＣＬＫ 内部クロック信号 ＲＤ コマンド出力信号 ＲＤＡＴＡ−７：０ リードデータ ＳＣＫ ラッチ用クロック信号 ＳＤ0 〜ＳＤn-1 遅延信号 ＳＬ1 〜ＳＬn-2 検出信号 ＳＥＬ 検出終了信号 Ｓin 入力信号
Claims (9)
- 【請求項１】 メモリコントローラを介して外部メモリ
から内部回路へデータを読み出すデータ読み出し方法で
あって、 前記メモリにデータを読み出すための読み出し信号を出
力し、該信号に応答したメモリが出力する読み出しデー
タを入力し、該読み出しデータを前記内部回路が取り込
み可能なタイミングで出力するためのタイミング情報を
記憶するタイミング較正処理を実施し、 前記メモリコントローラは、通常動作時に前記タイミン
グ情報に基づいて前記メモリからの読み出しデータを前
記内部回路に出力することを特徴とするデータ読み出し
方法。 - 【請求項２】 前記タイミング較正処理において、前記
メモリからの入力信号を遅延させて遅延時間の異なる複
数の遅延信号を生成し、該複数の遅延信号から前記内部
クロック信号に基づいて前記内部回路の取り込みタイミ
ングに適した遅延信号を検出して前記タイミング情報と
して記憶し、 前記メモリコントローラは、通常動作時に前記タイミン
グ情報に基づいて前記複数の遅延信号のうちの１つを選
択して前記内部回路へ出力することを特徴とする請求項
１記載のデータ読み出し方法。 - 【請求項３】 前記タイミング較正処理において、前記
内部クロック信号をカウントし、前記メモリへの読み出
し信号を出力してから前記内部クロック信号に同期して
前記読み出しデータが期待値と一致するまでのカウント
値を前記タイミング情報として記憶し、 前記メモリコントローラは、通常動作時に前記タイミン
グ情報に基づいて前記内部回路が前記読み出しデータを
取り込むタイミングを示す受け取り信号を出力すること
を特徴とする請求項１記載のデータ読み出し方法。 - 【請求項４】 前記タイミング較正処理において、期待
値の第１データを前記メモリの所定の第１アドレスに書
き込むとともに、前記期待値と異なる第２データを前記
所定アドレスの前後の第２及び第３アドレスに書き込
み、前記第２アドレスから前記第３アドレスまで連続し
て読み出しを行い、第１アドレスの読み出し信号を出力
し、前記メモリから読み出された前記第１データに基づ
いて前記タイミング情報を記憶することを特徴とする請
求項１〜３のうちの何れか一項記載のデータ読み出し方
法。 - 【請求項５】 内部回路とともに１つの半導体チップ上
に搭載され、外部に接続されたメモリから読み出したデ
ータを内部クロック信号に同期して取り込む内部回路に
出力するメモリコントローラにおいて、 前記メモリにデータを読み出すための読み出し信号を前
記メモリへ出力する制御回路と、 前記読み出し信号に応答したメモリが出力するデータを
入力し、該データを前記内部回路が取り込み可能なタイ
ミングで出力するためのタイミング情報を記憶し、通常
動作時に前記タイミング情報に基づいて前記メモリから
の読み出しデータを前記内部回路に出力する遅延データ
選択回路を備えたことを特徴とするメモリコントロー
ラ。 - 【請求項６】 前記遅延データ選択回路は、 前記メモリからの入力信号を遅延させて遅延時間の異な
る複数の遅延信号を生成する遅延器と、 前記複数の遅延信号と期待値とを比較し、前記期待値と
一致する遅延信号から前記内部回路の取り込みタイミン
グに最適な遅延信号を検出して検出信号を出力し、該検
出信号に基づく検出終了信号を出力する最適データ検出
回路と、 前記複数の遅延信号から前記検出信号に対応する信号を
選択して前記読み出しデータとして出力する選択回路
と、 前記検出終了信号に応答して前記最適データ検出回路の
少なくとも一部の動作を停止する制御回路と、を備えた
ことを特徴とする請求項５記載のメモリコントローラ。 - 【請求項７】 前記制御回路は、カウンタと記憶回路と
を備え、 該カウンタは、前記較正信号に応答して、前記タイミン
グ較正処理時に前記内部クロック信号をアップカウント
するとともに該カウント値を前記検出終了信号に応答し
て前記記憶回路に出力し、通常動作時にコマンド出力信
号に応答して前記記憶回路から読み出したカウント値か
ら前記内部クロック信号をダウンカウントするとともに
該カウント値が所定値と一致するときに前記受け取り信
号を出力することを特徴とする請求項６記載のメモリコ
ントローラ。 - 【請求項８】 期待値の第１データを前記メモリの所定
の第１アドレスに書き込むとともに、前記期待値と異な
る第２データを前記所定アドレスの前後の第２及び第３
アドレスに書き込み、前記第２アドレスから前記第３ア
ドレスまで連続して読み出しを行い、第１アドレスの読
み出し信号を出力し、前記遅延データ選択回路は、前記
メモリから読み出された前記第１データに基づいて前記
タイミング情報を記憶することを特徴とする請求項５〜
７のうちの何れか一項記載のメモリコントローラ。 - 【請求項９】 請求項５〜８のうちの何れか一項記載の
メモリコントローラを備えたことを特徴とする半導体集
積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000303554A JP2002108693A (ja) | 2000-10-03 | 2000-10-03 | データ読み出し方法、メモリコントローラ及び半導体集積回路装置 |
| US09/814,981 US6968436B2 (en) | 2000-10-03 | 2001-03-23 | Memory controller that controls supply timing of read data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000303554A JP2002108693A (ja) | 2000-10-03 | 2000-10-03 | データ読み出し方法、メモリコントローラ及び半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002108693A true JP2002108693A (ja) | 2002-04-12 |
Family
ID=18784739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000303554A Pending JP2002108693A (ja) | 2000-10-03 | 2000-10-03 | データ読み出し方法、メモリコントローラ及び半導体集積回路装置 |
Country Status (2)
| Country | Link |
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