JP2009217344A - メモリデバイス及びメモリシステム並びにメモリシステムにおけるアクセスタイミング調整方法 - Google Patents

Abstract

【課題】リードキャリブレーション処理ではメモリデバイスのライト遅延値を机上で見積もりしておく必要がある。この見積もりどおりにライトができない場合には、キャリブレーション処理が非常に困難もしくは時間のかかる処理となってしまう。
【解決手段】メモリデバイス１０３は、メモリデバイス制御部１４０と、ストローブ信号の立ち上がり及び立ち下がりで、０及び１の両方の値で読み取られるデータであるタイミング調整用データを記憶する遅延調整用記憶部１７０と、メモリセル１７４と、遅延調整用記憶部とメモリセルとのどちらかに接続を切り替えるセレクタ１７２とを具備する。メモリインターフェース１０２は、遅延調整用記憶部１７０のタイミング調整用データを、タイミングを変えながらリードして、リード可能なタイミング範囲を探索し、このタイミング範囲からリードタイミングを選択設定する。
【選択図】図１

Description

本発明は、アクセスタイミング調整を短時間で確実かつ高精度に行うことが可能なメモリデバイス、及びそのメモリデバイスを用いるメモリシステム、並びにそのメモリシステムにおけるアクセスタイミング調整方法に関するものである。

従来のメモリシステムでは、処理の高速化に伴い、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）のような、外部から入力される高速クロックに同期してデータ入出力が可能なメモリデバイスが多用されている。特にダブルデータレート（ＤＤＲ）型ＳＤＲＡＭは、クロックの立ち上がりエッジと立ち下がりエッジの両エッジに対してデータを入出力することが可能であるため、データ入出力の高速化が可能である（例えば、非特許文献１参照）。

ＤＤＲ型ＳＤＲＡＭを使用するメモリシステムでは、データストローブ（ＤＱＳ）信号の立ち上がり及び立ち下がりの両エッジに同期してデータ（ＤＱ）の入出力が行われる。しかし、クロック周波数が高速化すると、データの有効期間が短くなる。例えば、１６６ＭＨｚでは、データの有効期間は３ｎｓとなる。更に高速化すればその期間は更に短くなる。更に、プロセス特性、温度変化、電圧変化等の様々な要因でデータとストローブ信号との関係が変動するため、安定してデータ入出力を行うことが難しくなっている。

そこで、データの入出力を安定して行うためのアクセスタイミングを調整するキャリブレーション処理が行われている（例えば、特許文献１及び２参照）。

キャリブレーション処理は、ＤＤＲ型ＳＤＲＡＭからのデータ読み出しに関するリードキャリブレーション処理と、ＤＤＲ型ＳＤＲＡＭへのデータ書き込みに関するライトキャリブレーション処理との２つの処理から構成されている。

リードキャリブレーション処理は、
・ＤＤＲ型ＳＤＲＡＭにデータを設定するためのデータ書き込み処理と、
・リードデータとリードストローブ信号との遅延関係を変えることにより、書き込んだデータと一致するリード可能なタイミングの範囲を求めるリード可能タイミング範囲探索処理と、
・リード可能なタイミング範囲から最適なタイミングを選択し設定する最適リードタイミング設定処理（例えば、リード可能である遅延範囲の中心を選択）とを含む。

ライトキャリブレーション処理は、
・リードキャリブレーション処理で選択した最適なリードタイミングを設定する最適リードタイミング設定処理と、
・ライトデータとライトストローブ信号との遅延関係を変えることにより、データをＤＤＲ型ＳＤＲＡＭに書き込んで読み出し、書き込んだデータと読み出したデータとが一致するライト可能なタイミングの範囲を求めるライトタイミング範囲探索処理と、
・ライト可能なタイミング範囲から最適なライトタイミングを選択し設定する最適ライトタイミング設定処理（例えば、ライト可能である遅延範囲の中心を選択）とを含む。

このように、ＤＤＲ型ＳＤＲＡＭからのデータを最適なタイミングでリードするためにリードタイミング範囲を探索し最適なリードタイミングを選択設定することと、ＤＤＲ型ＳＤＲＡＭへデータをライトするためにライトタイミング範囲を探索し最適なライトタイミングを選択設定することとが行われていた。

データとストローブ信号とのタイミング変更は、一般に、クロック、データ、ストローブ信号に対して可変遅延素子に遅延設定情報を指示することにより実現される。

上記説明した従来技術では、リードキャリブレーション処理のために、メモリデバイスのメモリセルに、高速クロックで動作するデータ信号線を通じて、データをライトできるタイミング設定を事前にしていることが前提になっている。しかも、ＤＤＲ型ＳＤＲＡＭでは、データは高速クロックの半クロック期間（半周期）で変化するため、データの確定時間が短く、データとストローブ信号等とのタイミング設定を高精度で厳密に行う必要がある。

近年のＤＤＲ３−ＳＤＲＡＭでは、予めデータ（０１０１０１０１）が設定されているリードオンリーのＭＰＲ（マルチパーパスレジスタ）を有している（例えば、非特許文献２参照）。データアクセス経路をメモリセルからＭＰＲにセレクタで切り替えることにより、予めデータ設定されているＭＰＲを用いてリードキャリブレーションを行うことが可能である。しかし、予め設定されているデータが０１０１０１０１であるためストローブ信号の立ち上がりではデータ０、立ち下がりではデータ１をリードすることになる。そのためストローブ信号の立ち上がり及び立ち下がりで、データ０とデータ１との両方に対してキャリブレーションが実施できないため、高精度にタイミング調整を行うことができないという問題があった。

なお、本発明ではメモリデバイス内に記憶手段を有し、この記憶手段にメモリデバイス内部でデータを設定する処理が含まれている。この処理の従来例として特許文献３を挙げる。しかし、特許文献３の内容は記憶手段へのデータ設定の高速化技術であり、本発明に関連するキャリブレーション処理の技術ではない。
特開２００５−１４１７２５号公報 特開２００７−２４９７３８号公報 特開平５−２０１７９号公報 ＤＤＲ ＳＤＲＡＭの使い方−ユーザーズマニュアル（Ｄｏｃｕｍｅｎｔ Ｎｏ．Ｊ０２３４Ｅ５０ Ｖｅｒ．５．０）） エルピーダメモリ株式会社 ＨＯＷ ＴＯ ＵＳＥ ＤＤＲ ＳＤＲＡＭ − Ｕｓｅｒ’ｓ Ｍａｎｕａｌ （Ｄｏｃｕｍｅｎｔ Ｎｏ．Ｅ０２３４Ｅ５０（Ｖｅｒ．５．０）） Ｅｌｐｉｄａ Ｍｅｍｏｒｙ， Ｉｎｃ ＤＤＲ３ ＳＤＲＡＭ Ｓｐｅｃｉｆｉｃａｔｉｏｎ ＪＥＳＤ７９−３Ａ Ｓｅｐｔｅｍｂｅｒ ２００７ （Ｒｅｖｉｓｉｏｎ ｏｆ ＪＥＳＤ７９−３）

しかしながら、従来のキャリブレーション処理には、以下の課題があった。すなわち、リードキャリブレーション処理において、高速クロックで動作するデータ信号線から、ＤＤＲ型ＳＤＲＡＭにデータが書き込めることが前提となっている。そのためには、ＤＤＲ型ＳＤＲＡＭにデータが書き込み可能なライトタイミングを机上で見積もりしておく必要がある。

また、ライトタイミングの見積もりができない場合や、見積もりどおりではライトができない場合には、キャリブレーション処理は非常に困難もしくは時間のかかる処理となってしまう。例えば、タイミング調整が、可変遅延素子を用いて、ｎ、ｍを整数とし、ライトに関してｎ段、リードに関してｍ段であるものとすると、最大で（ｎ×ｍ）回のライトリードによる期待値比較が必要となり処理時間が膨大となる。

ＤＤＲ３−ＳＤＲＡＭのＭＰＲを用いた場合には、予め設定されているデータが０１０１０１０１であるため、ストローブ信号の立ち上がり及び立ち下がりで、データ０とデータ１の両方に対してリードキャリブレーションが実施できないため、高精度にリードタイミング調整を行うことができない。

本発明の目的は、メモリデバイスへの最適なアクセスタイミング設定を短時間で確実かつ高精度に行うことが可能なメモリデバイス、及びそのメモリデバイスを用いるメモリシステム、並びにそのメモリシステムにおけるアクセスタイミング調整方法を提供することにある。

上記目的を達成するため、本発明では、メモリデバイスと、前記メモリデバイスにアクセスするメモリインターフェースとからなるメモリシステムにおいて、メモリデバイスは、メモリデバイス制御部と、ストローブ信号の立ち上がり及び立ち下がりで、０及び１の両方の値で読み取られるデータであるタイミング調整用データを記憶する遅延調整用記憶部と、メモリセルと、遅延調整用記憶部とメモリセルとのどちらかに接続を切り替えるセレクタとを具備し、メモリインターフェースは、遅延調整用記憶部のタイミング調整用データを、タイミングを変えながらリードしてリード可能なタイミング範囲を探索し、そのタイミング範囲からリードタイミングを選択設定する構成を採用した。

このように、メモリデバイス内において、情報が明確で、ストローブ信号の立ち上がり及び立ち下がりで、０及び１の両方の値で読み取られるデータであるタイミング調整用データを遅延調整用記憶部に記憶し、リードタイミングを変えながら、メモリインターフェースがメモリデバイスの遅延調整用記憶部に記憶されているタイミング調整用データをリードして、リード可能なタイミング範囲を探索し、そのタイミング範囲の中から最適なタイミングを確実に短時間に高精度に設定できる。

更に、ある実施形態では、高速クロックの１クロック期間（１周期）で変化するコマンド信号を用いて、タイミング調整用データを設定できるため、様々なデータを用いて高精度にタイミング調整が可能である。ここでは、コマンド信号を用いることにより、データ信号線を用いるよりも容易にデータを設定することが可能である。

更に、他の実施形態では、遅延調整用記憶部をメモリセル内に設定する。これにより、遅延調整用記憶部を別に用意する必要がなく、メモリデバイスの面積の増大を防ぐことが可能である。

本発明によれば、メモリデバイスへのアクセスタイミング調整を短時間で確実かつ高精度に行うことが可能なメモリデバイス、及びそのメモリデバイスを用いるメモリシステム、並びにそのメモリシステムにおけるアクセスタイミング調整方法を実現できる。

以下、本発明の実施の形態について図面を用いて説明する。

《第１の実施の形態》
図１は、本発明の第１の実施の形態に係るメモリシステムの構成を示している。図１のメモリシステム１００は、ＣＰＵ１０１と、メモリインターフェース（メモリＩＦ）１０２と、メモリデバイス１０３とから構成される。

ＣＰＵ１０１とメモリＩＦ１０２は、システムバス１０４を通して、メモリＩＦ１０２の設定と制御及びメモリデバイス１０３の設定と制御のためのコマンド情報をやり取りする。また、システムバス１０４は、メモリデバイス１０３からのデータのリード及びメモリデバイス１０３へのデータのライトを行うためにコマンド情報やデータ情報を転送するために使用される。

メモリＩＦ１０２とメモリデバイス１０３は、コマンド（ＣＭＤ）信号線１０５、データ（ＤＱ）信号線１０６、ストローブ（ＤＱＳ）信号線１０７により接続される。

コマンド信号線１０５は、メモリデバイス１０３の設定と制御、メモリデバイス１０３からのデータの読み出し、メモリデバイス１０３へのデータの書き込み、メモリデバイス１０３のリフレッシュ、メモリデバイス１０３のパワーダウン等を行うためのコマンド情報を、メモリＩＦ１０２とメモリデバイス１０３との間で転送するために使用される。

データ信号線１０６は、メモリＩＦ１０２からメモリデバイス１０３に書き込むライトデータ情報、及びメモリデバイス１０３から読み出したリードデータ情報を転送するのに使用される。一般的には、双方向の信号線である。

ストローブ信号線１０７は、メモリＩＦ１０２からメモリデバイス１０３にライトデータ情報を書き込む場合には、メモリＩＦ１０２からメモリデバイス１０３へライトストローブ信号を出力するために使用される。逆に、メモリデバイス１０３からリードデータ情報を読み出す場合には、メモリデバイス１０３からメモリＩＦ１０２へリードストローブ信号を出力するために使用される。一般的に、双方向の信号線である。

次に、メモリＩＦ１０２の構成について説明する。メモリＩＦ１０２は、メモリＩＦバス１１０、メモリ制御部１１１、ライトデータ出力制御部１１２、リードデータラッチ制御部１１３、遅延値設定部１１４、データ入出力制御部１１５、ストローブ入出力制御部１１６を含む。

メモリＩＦバス１１０は、システムバス１０４、メモリ制御部１１１、ライトデータ出力制御部１１２、リードデータラッチ制御部１１３、遅延値設定部１１４と接続する。このメモリＩＦバス１１０は、システムバス１０４との間でコマンド情報及びデータ情報を転送するのに使用される。また、メモリＩＦ１０２の内部において、メモリ制御部１１１、ライトデータ出力制御部１１２、リードデータラッチ制御部１１３、遅延値設定部１１４の間での設定と制御のためのコマンド情報及びデータ情報の転送を行うためにも使用される。

メモリ制御部１１１は、メモリデバイス１０３を制御するためにコマンド情報の転送をコマンド信号線１０５を用いて行う。また、メモリ制御部１１１は、ライトデータ出力制御部１１２、リードデータラッチ制御部１１３、遅延値設定部１１４に対して、メモリＩＦバス１１０を用いて制御を行う。

ライトデータ出力制御部１１２は、ライト可変遅延調整部１３０を有する。このライトデータ出力制御部１１２は、ライトデータ信号線１１７からライトデータ情報を、ライトストローブ信号線１１８からライトストローブ信号をそれぞれメモリデバイス１０３に出力する。

ライト可変遅延調整部１３０は、ライトデータ情報とライトストローブ信号との間のタイミング調整を行う。このライト可変遅延調整部１３０は、プログラマブルに遅延値を変更できる遅延ラインを含んでいる。これによりタイミングを調整することができる。

リードデータラッチ制御部１１３は、リード可変遅延調整部１３１を有する。このリードデータラッチ制御部１１３は、リードデータ信号線１１９からリードデータ情報を、リードストローブ信号線１２０からリードストローブ信号をそれぞれメモリデバイス１０３から読み込む。

リード可変遅延調整部１３１は、リードデータ情報とリードストローブ信号との間のタイミング調整を行う。このリード可変遅延調整部１３１は、プログラマブルに遅延値を変更できる遅延ラインを含んでいる。これによりタイミングを調整することができる。

遅延値設定部１１４は、メモリＩＦバス１１０からのコマンド情報、データ情報により、ライト可変遅延調整部１３０及びリード可変遅延調整部１３１の制御を行う。具体的には、メモリデバイス１０３からのデータ情報のリードを行うためのタイミング調整は、遅延値設定部１１４にリード遅延情報を設定することによりリード可変遅延調整部１３１の遅延値が決定され、それに伴い、リードデータ情報とリードストローブ信号とのタイミングが決定されることにより行われる。同様に、メモリデバイス１０３へのデータ情報のライトを行うためのタイミング調整は、遅延値設定部１１４にライト遅延情報を設定することによりライト可変遅延調整部１３０の遅延値が決定され、それに伴い、ライトデータ情報とライトストローブ信号とのタイミングが決定されることにより行われる。

データ入出力制御部１１５は、ライトデータ信号線１１７及びリードデータ信号線１１９とデータ信号線１０６とを接続し、データ情報の入出力制御を行う。ストローブ入出力制御部１１６は、ライトストローブ信号線１１８及びリードストローブ信号線１２０とストローブ信号線１０７とを接続し、ストローブ信号の入出力制御を行う。

メモリデバイス１０３は、メモリデバイス制御部１４０と、データ制御部１５０と、メモリデバイスバス１６０とを含む。

メモリデバイスバス１６０は、メモリデバイス制御部１４０とデータ制御部１５０とを接続し、メモリデバイス制御部１４０とデータ制御部１５０との間で、設定と制御のためのコマンド情報を転送する。

メモリデバイス制御部１４０は、コマンド信号線１０５、ストローブ信号線１０７、メモリデバイスバス１６０と接続する。このメモリデバイス制御部１４０は、メモリＩＦ１０２からコマンド信号線１０５よりコマンド情報を受け取り、メモリデバイス１０３の制御を行う。

データ制御部１５０は、メモリデバイスバス１６０及びデータ信号線１０６と接続し、メモリデバイス制御部１４０からの制御により、データ信号線１０６を用いて、メモリＩＦ１０２とデータ情報を転送する。このデータ制御部１５０は、遅延調整用記憶部１７０、ＩＯバッファ１７１、セレクタ１７２、ラッチ部１７３、メモリセル１７４を含む。

遅延調整用記憶部１７０は、メモリデバイス１０３からメモリＩＦ１０２へのリードデータ情報の読み出しのために、リードデータラッチ制御部１１３に入力されるリードデータ情報とリードストローブ信号とのタイミングを調整するために使うタイミング調整用データを記憶するものである。

ＩＯバッファ１７１は、データ信号線１０６によりメモリＩＦ１０２と、またセレクタ１７２と接続し、データ信号線１０６とセレクタ１７２との中間に位置するバッファである。このＩＯバッファ１７１は、メモリＩＦ１０２とのデータ情報の入出力制御及びデータ入出力のタイミングを調整する。

セレクタ１７２は、ＩＯバッファ１７１、遅延調整用記憶部１７０、ラッチ部１７３と接続するセレクタである。このセレクタ１７２は、遅延調整用記憶部１７０とラッチ部１７３とのどちらかを選択する。

ラッチ部１７３は、メモリセル１７４にデータ情報を書き込み、又はメモリセル１７４からデータ情報の読み出しを行う。

メモリセル１７４は、データ情報を格納する。ＤＤＲ型ＳＤＲＡＭの場合には、複数のＤＲＡＭセルを用いて複数のバンク構成を有する。

なお、セレクタ部１７２とラッチ部１７３の順番は逆でもよい。また、メモリデバイス１０３はＤＤＲ型ＳＤＲＡＭを例に用いたが、他のメモリデバイスでもよい。

図２を用いて、本発明の第１の実施の形態のメモリシステム１００において、データの読み出し及びデータの書き込みが可能なタイミング範囲を探索し最適なタイミングを設定する動作を説明する。

Ｓ１は、メモリＩＦ１０２からメモリデバイス１０３に、セレクタ１７２の接続先を遅延調整用記憶部１７０に設定するコマンド情報を発行する「遅延調整用記憶部への接続」のステップである。

Ｓ２は、遅延値設定部１１４からリード可変遅延調整部１３１への遅延値を変更し、リードデータラッチ制御部１１３でメモリデバイス１０３内の遅延調整用記憶部１７０からデータ情報を読み出し、期待値を比較するという動作を繰り返し、データ情報を正しく読み出し可能な範囲の遅延値を探索し、読み出し可能なリード遅延値の範囲から適切なリード遅延値を遅延値設定部１１４に設定するという処理を行う「遅延調整用記憶部を用いるリードキャリブレーション」のステップである。最適なリード遅延値は、例えば、メモリデバイス１０３からデータ情報をリード可能なリード遅延値の範囲の中心の値を選択することにより決定できる。

Ｓ３は、メモリＩＦ１０２からメモリデバイス１０３に、セレクタ１７２の接続先をラッチ部１７３に設定することにより、セレクタ１７２の接続経路がメモリセル１７４になるように設定するコマンド情報を発行する「メモリセルへの接続」のステップである。

Ｓ４は、遅延値設定部１１４からライト可変遅延調整部１３０への遅延値を変更し、ライトデータ出力制御部１１２からメモリデバイス１０３内のメモリセル１７４にデータ情報を書き込み、リードデータラッチ制御部１１３からその書き込んだデータ情報を読み出すという動作を繰り返し、書き込んだデータと読み出したデータとが一致するライト遅延値の範囲を探索し、その一致する遅延値の範囲の中で最適なライト遅延値を遅延値設定部１１４に設定するという処理を行う「メモリセルを用いるライトキャリブレーション」のステップである。

最適なライト遅延値は、例えば、メモリデバイス１０３にデータ情報をライト可能なライト遅延値の範囲の中心の値を選択することにより決定できる。

なお、ＣＰＵ１０１からの設定と制御によりライトデータ出力制御部１１２及びリードデータラッチ制御部１１３からのデータ情報とストローブ信号との間のタイミング調整を行う構成としているが、ある起動信号やコマンド情報によりタイミング調整を行うタイミング調整シーケンサ部をメモリＩＦ１０２の内部に有してもよい。

《第２の実施の形態》
図３は、本発明のメモリシステムの第２の実施の形態を示している。データ設定部２００と、データ設定部２００と遅延調整用記憶部１７０との接続信号線の追加以外、図３の構成要素は図１で示した各構成要素と同じものを示している。

遅延調整用記憶部１７０は、更に、メモリＩＦ１０２からメモリデバイス１０３へのライトデータ情報の書き込みのために、ライトデータ情報とライトストローブ信号とのタイミングを調整するために使うタイミング調整用データを記憶する機能を有する。

データ設定部２００は、遅延調整用記憶部１７０にタイミング調整用データを設定する。このデータ設定部２００により遅延調整用記憶部１７０に設定されるタイミング調整用データは、データ設定部２００に予め格納されているデータをメモリＩＦ１０２からのコマンド情報や特定の信号により設定される。

なお、データ設定部２００に予め格納されているデータを用いたが、メモリデバイス１０３のデータ設定部２００以外の部分に予め格納されているデータでもよい。あるいは、メモリＩＦ１０２からコマンド信号線１０５を使って、タイミング調整用データをコマンド情報として転送して、メモリデバイス制御部１４０、メモリデバイスバス１６０を経由して、データ設定部２００により遅延調整用記憶部１７０に設定する。

また、データ設定部２００をデータ制御部１５０の内部に置いたが、メモリデバイス制御部１４０に置いてもよい。その場合、遅延調整用記憶部１７０へのタイミング調整用データの設定はメモリデバイスバス１６０を経由して行われる。

図４を用いて、本発明の第２の実施の形態のメモリシステム１００において、データの読み出し、データの書き込みが可能な遅延範囲を探索し最適な遅延値を設定する動作を説明する。図４は、図２において、ステップＳ１０を初めに追加したもので、処理の流れは、Ｓ１０、Ｓ１、Ｓ２、Ｓ３、Ｓ４と進む。Ｓ１、Ｓ２、Ｓ３、Ｓ４は、図２で説明した処理と同じである。

Ｓ１０は、データ設定部２００が、タイミング調整用データを遅延調整用記憶部１７０に設定する「遅延調整用記憶部へのデータ設定」のステップである。遅延調整用記憶部１７０へのタイミング調整用データ設定は、データ設定部２００が予め格納されているデータを設定する。又は、メモリＩＦ１０２からコマンド信号線１０５により転送されるタイミング調整用データでもよい。タイミング調整用データ設定は、メモリＩＦ１０２からのコマンド情報で行われる。なお、Ｓ１０とＳ１の順序は逆でもよい。

図５を用いて、本発明の第２の実施の形態のメモリシステム１００における別の動作を説明する。図５での処理の流れは、Ｓ１０、Ｓ１、Ｓ２、Ｓ２０と進む。Ｓ１０、Ｓ１、Ｓ２については、図２、図４で説明したものと同じである。

図５では、前述のＳ３とＳ４のメモリセル１７４を用いるライトキャリブレーション処理を、遅延調整用記憶部１７０を用いてライトキャリブレーションを行う「遅延調整用記憶部を用いるライトキャリブレーション」のステップＳ２０に入れ替えたものである。なお、Ｓ１０とＳ１の順序は逆でもよい。

《第３の実施の形態》
図６は、本発明のメモリシステムの第３の実施の形態を示している。図６のメモリシステム１００は、遅延調整用記憶部３０２をメモリセル１７４の一部として持つ。データ設定部３０１を追加し、セレクタ３００によりＩＯバッファ１７１とデータ設定部３０１からのメモリセル１７４へのアクセスを選択可能としたこと以外は、図６の構成要素は図３で示した各構成要素と同じものを示している。

データ設定部３０１は、セレクタ３００、ラッチ部１７３を経由して、メモリセル１７４の一部に設定される遅延調整用記憶部３０２にタイミング調整用データを設定する。

なお、データ設定部３０１からメモリセル１７４の一部に設定される遅延調整用記憶部３０２に設定されるタイミング調整用データは、データ設定部３０１に予め格納されているデータでもよい。また、メモリデバイス１０３のデータ設定部３０１以外の部分に予め格納されているデータでもよい。あるいは、メモリＩＦ１０２からコマンド信号線１０５を使って、タイミング調整用データをコマンド情報として転送して、メモリデバイス制御部１４０、メモリデバイスバス１６０を経由して、データ設定部３０１によりセレクタ３００、ラッチ部１７３を経由して、メモリセル１７４の一部に設定される遅延調整用記憶部３０２に設定してもよい。

なお、データ設定部３０１をデータ制御部１５０の内部に置いたが、メモリデバイス制御部１４０に置いてもよい。その場合、遅延調整用記憶部３０２へのタイミング調整用データの設定はメモリデバイスバス１６０を経由して行われる。

図７を用いて、本発明の第３の実施の形態のメモリシステム１００において、データの読み出し、データの書き込みが可能な遅延範囲を探索し最適な遅延値を設定する動作を説明する。図７での処理の流れは、Ｓ３０、Ｓ３１、Ｓ３２、Ｓ３３、Ｓ４と進む。Ｓ４は、図４での説明と同じである。

Ｓ３０は、メモリＩＦ１０２からメモリデバイス１０３に、セレクタ３００の接続先をデータ設定部３０１に設定するコマンド情報を発行する「データ設定部への接続」のステップである。

Ｓ３１は、メモリＩＦ１０２からのコマンドにより、データ設定部３０１からメモリセル１７４の一部に設定された遅延調整用記憶部３０２へタイミング調整用データを設定する「メモリセルへのデータ設定」のステップである。

Ｓ３２は、メモリＩＦ１０２からメモリデバイス１０３に、セレクタ３００の接続先をＩＯバッファ１７１に設定するコマンド情報を発行し、メモリセル１７４に接続するラッチ部１７３と、データ信号線１０６に接続しているＩＯバッファ１７１とを接続する「データ信号への接続」のステップである。

Ｓ３３は、遅延値設定部１１４からリード可変遅延調整部１３１への遅延値を変更し、リードデータラッチ制御部１１３でメモリデバイス１０３内のメモリセル１７４の一部に設定される遅延調整用記憶部３０２からデータ情報を読み出し、期待値を比較するという動作を繰り返し、データ情報を正しく読み出し可能な範囲の遅延値を探索し、読み出し可能なリード遅延値の範囲から適切なリード遅延値を遅延値設定部１１４に設定するという処理を行う「メモリセルを用いるリードキャリブレーション」のステップである。最適なリード遅延値は、例えば、メモリデバイス１０３からデータ情報をリード可能なリード遅延値の範囲の中心の値を選択することにより決定できる。

最後に、図８を用いて、本発明の第１、第２及び第３の実施の形態における遅延調整用記憶部１７０，３０２に設定すべきタイミング調整用データの例を説明する。

ＤＤＲ型ＳＤＲＡＭの場合、ストローブ信号の立ち上がり及び立ち下がりの両方のエッジでデータ情報をやり取りするため、ストローブ信号の立ち上がりでデータ０及び１、立ち下がりでデータ０及び１の４つの組合せで確認する必要がある。すなわち、メモリＩＦ１０２からメモリデバイス１０３へのデータ情報の出力に関して、クロックの立ち上がり立ち下がり、データ０と１の組合せで４通り、メモリデバイス１０３からメモリＩＦ１０２へのデータの読み出しに関しても、同様に４通りを最低限行う必要がある。

図８において、ＡとＣがストローブ（ＤＱＳ）信号の立ち下がりでのデータ（ＤＱ）情報の確認ポイントを、ＢとＤがストローブ信号の立ち上がりでのデータ情報の確認ポイントをそれぞれ示している。

データ情報は、ストローブ信号の半クロック期間以下の幅であるため、各確認ポイントでの前後のクロックのエッジで異なる値を設定しておく必要がある。簡単のためデータ情報を４ビット幅（ＤＱ［３：０］）として、８０１と８０２に例を示した。

８０１は、両エッジでデータ情報が異なり、半クロックのズレを検出可能とする。更に、隣り合うビットでデータ情報が同じになるように設定した。データ情報としては、ＤＱ［３：０］として８バースト転送で、０ｆ０ｆ ｆ０ｆ０である。これに代えて、ｆ０ｆ０ ０ｆ０ｆでもよい。

８０２は、両エッジでデータ情報が異なり、半クロックのズレを検出可能とする。更に、隣り合うビットでデータ情報が逆になるように設定した。データ情報としては、ＤＱ［３：０］として８バースト転送で、ａ５ａ５ ５ａ５ａである。同様な考えに基づけば、５ａ５ａ ａ５ａ５でも同じである。

遅延調整を行うために用いるタイミング調整用データは、同様な考え方でその他いろいろなデータが考えられる。例えば、ここではデータ情報のビット幅を４ビット幅として説明したが、その他のビット幅でも同様な考え方で、タイミング調整用データを作ることが可能である。

以上説明してきたとおり、本発明に係るメモリデバイス及びメモリシステム並びにメモリシステムにおけるアクセスタイミング調整方法は、メモリデバイス内において、記憶されている情報が明確なデータを遅延調整用記憶部に有し、リードタイミングを変えながら、メモリインターフェースがメモリデバイスの遅延調整用記憶部に記憶されているタイミング調整用データをリードして、リード可能なタイミング範囲を探索し、そのタイミング範囲の中から、最適なタイミングを短時間で確実かつ高精度に設定できるため、高速化するメモリシステムにおいて有用である。

本発明に係るメモリシステムの構成例を示すブロック図である。 図１の構成例における動作を示すフロー図である。 本発明に係るメモリシステムの第２の構成例を示すブロック図である。 図３の構成例における動作を示すフロー図である。 図３の構成例における他の動作を示すフロー図である。 本発明に係るメモリシステムの第３の構成例を示すブロック図である。 図６の構成例における動作を示すフロー図である。 図１、図３及び図６のメモリシステムにおけるタイミング調整用データの２例を示すタイミング図である。

符号の説明

１００ メモリシステム
１０２ メモリインターフェース（メモリＩＦ）
１０３ メモリデバイス
１４０ メモリデバイス制御部
１５０ データ制御部
１７０ 遅延調整用記憶部
１７１ ＩＯバッファ
１７２ セレクタ
１７３ ラッチ部
１７４ メモリセル
２００ データ設定部
３００ セレクタ
３０１ データ設定部
３０２ 遅延調整用記憶部

Claims (28)

1. メモリデバイスと、前記メモリデバイスにアクセスするメモリインターフェースとからなるメモリシステムにおいて、
   前記メモリデバイスと前記メモリインターフェースとを接続する複数本のデータ信号線を有し、
   前記メモリデバイスは、前記メモリインターフェースからのアクセスをもとに前記メモリデバイスの内部を制御するメモリデバイス制御部と、データを記憶するメモリセルと、データ及びストローブ信号のタイミング調整に用いるタイミング調整用データを記憶する遅延調整用記憶部と、前記メモリインターフェースへの経路との接続先を前記遅延調整用記憶部への経路又は前記メモリセルへの経路のいずれか一方に切り替えるセレクタとを具備し、
   前記メモリインターフェースは、前記複数本のデータ信号線の各々を通して、前記メモリデバイスから出力されるストローブ信号の立ち上がりで０及び１の両方を、前記ストローブ信号の立ち下がりで０及び１の両方を、それぞれ前記タイミング調整用データとして読み出し、
   前記遅延調整用記憶部の前記タイミング調整用データを読み出すタイミングを変えながら前記データの読み出し可能なタイミング範囲を探索し、前記タイミング範囲から前記データの読み出しのタイミングを選択設定することを特徴とするメモリシステム。
2. 請求項１記載のメモリシステムにおいて、
   前記タイミング調整用データは、前記データ信号線毎に信号値０と１が交互になっていることを特徴とするメモリシステム。
3. 請求項１又は２に記載のメモリシステムにおいて、
   前記メモリインターフェースは、タイミングを変えながら前記メモリセルにタイミング調整用データを書き込み、前記メモリセルに書き込んだタイミング調整用データを読み出し、前記メモリセルに書き込んだタイミング調整用データと前記メモリセルから読み出したタイミング調整用データとが一致するタイミング範囲を探索し、前記タイミング範囲から前記データの書き込みのタイミングを選択設定することを特徴とするメモリシステム。
4. 請求項３記載のメモリシステムにおいて、
   前記メモリセルに書き込まれる前記タイミング調整用データは、前記メモリデバイスに入力されるストローブ信号の立ち上がりで０及び１の両方を、前記ストローブ信号の立ち下がりで０及び１の両方を、それぞれ前記データ信号線の各々を通して書き込まれることを特徴とするメモリシステム。
5. 請求項４記載のメモリシステムにおいて、
   前記メモリセルに書き込まれる前記タイミング調整用データは、前記データ信号線毎に信号値０と１が交互になっていることを特徴とするメモリシステム。
6. メモリデバイスと、前記メモリデバイスにアクセスするメモリインターフェースとからなるメモリシステムにおいて、
   前記メモリデバイスと前記メモリインターフェースとを接続するコマンド信号線を有し、
   前記メモリデバイスは、前記メモリインターフェースからのアクセスをもとに前記メモリデバイスの内部を制御するメモリデバイス制御部と、データを記憶するメモリセルと、データ及びストローブ信号のタイミング調整に用いるタイミング調整用データを記憶する遅延調整用記憶部と、前記遅延調整用記憶部に前記タイミング調整用データを設定するデータ設定部と、前記メモリインターフェースへの経路との接続先を前記遅延調整用記憶部への経路又は前記メモリセルへの経路のいずれか一方に切り替えるセレクタとを具備し、
   前記データ設定部は、前記メモリインターフェースからのコマンドとして前記コマンド信号線を通じて転送されたデータを、前記遅延調整用記憶部に前記タイミング調整用データとして設定し、
   前記メモリインターフェースは、前記遅延調整用記憶部に設定された前記タイミング調整用データをタイミングを変えながら読み出し、前記データの読み出し可能なタイミング範囲を探索し、前記タイミング範囲から前記データの読み出しのタイミングを選択設定することを特徴とするメモリシステム。
7. 請求項６記載のメモリシステムにおいて、
   前記データ設定部は、前記メモリインターフェースからのコマンド又はある起動信号により、前記メモリデバイス内部に記憶されているタイミング調整用データを前記遅延調整用記憶部に設定することを特徴とするメモリシステム。
8. 請求項６又は７に記載のメモリシステムにおいて、
   前記メモリインターフェースは、タイミングを変えながら前記遅延調整用記憶部にタイミング調整用データを書き込み、前記遅延調整用記憶部に書き込んだタイミング調整用データを読み出し、前記遅延調整用記憶部に書き込んだタイミング調整用データと前記遅延調整用記憶部から読み出したタイミング調整用データとが一致するタイミング範囲を探索し、前記タイミング範囲から前記データの書き込みタイミングを選択設定することを特徴とするメモリシステム。
9. メモリデバイスと、前記メモリデバイスにアクセスするメモリインターフェースとからなるメモリシステムにおいて、
   前記メモリデバイスと前記メモリインターフェースとを接続するコマンド信号線を有し、
   前記メモリデバイスは、前記メモリインターフェースからのアクセスをもとに前記メモリデバイスの内部を制御するメモリデバイス制御部と、データを記憶するメモリセルと、前記メモリインターフェースからのコマンドとして前記コマンド信号線を通じて転送されたデータを前記メモリセルにタイミング調整用データとして設定するデータ設定部と、前記メモリセルへの経路との接続先を前記データ設定部への経路又は前記メモリインターフェースへの経路のいずれか一方に切り替えるセレクタとを具備し、
   前記メモリインターフェースは、前記メモリセルに設定された前記タイミング調整用データをタイミングを変えながら読み出し、前記データの読み出し可能なタイミング範囲を探索し、前記タイミング範囲から前記データの読み出しのタイミングを選択設定することを特徴とするメモリシステム。
10. 請求項９記載のメモリシステムにおいて、
    前記データ設定部は、前記メモリインターフェースからのコマンド又はある起動信号により、前記メモリデバイス内部に記憶されているタイミング調整用データを前記遅延調整用記憶部に設定することを特徴とするメモリシステム。
11. 請求項６、７、９、１０のいずれか１項に記載のメモリシステムにおいて、
    前記メモリインターフェースは、タイミングを変えながら前記メモリセルにタイミング調整用データを書き込み、前記メモリセルに書き込んだタイミング調整用データを読み出し、前記メモリセルに書き込んだタイミング調整用データと前記メモリセルから読み出したタイミング調整用データとが一致するタイミング範囲を探索し、前記タイミング範囲から前記データの書き込みのタイミングを選択設定することを特徴とするメモリシステム。
12. 請求項６〜１１のいずれか１項に記載のメモリシステムにおいて、
    前記メモリデバイスと前記メモリインターフェースとを接続する複数本のデータ信号線を有し、
    前記メモリインターフェースは、前記メモリデバイスと前記複数本のデータ信号線の各々を通して、前記メモリデバイスとの間のストローブ信号の立ち上がりで０及び１の両方を、前記ストローブ信号の立ち下がりで０及び１の両方を、それぞれ前記タイミング調整用データとして読み出し又は書き込むことを特徴とするメモリシステム。
13. 請求項１２記載のメモリシステムにおいて、
    前記タイミング調整用データは、前記データ信号線毎に信号値０と１が交互になっていることを特徴とするメモリシステム。
14. メモリデバイスと、複数本のデータ信号線によって前記メモリデバイスに接続されたメモリインターフェースとからなるメモリシステムにおけるアクセスタイミング調整方法であって、
    前記メモリインターフェースが前記複数本のデータ信号線の各々を通して、前記メモリデバイスから出力されるストローブ信号の立ち上がりで０及び１の両方を、前記ストローブ信号の立ち下がりで０及び１の両方を、それぞれタイミング調整用データとして前記メモリデバイスが有する遅延調整用記憶部から読み出し、
    前記タイミング調整用データを読み出すタイミングを変えながら前記メモリデバイスが有するメモリセルのデータの読み出し可能なタイミング範囲を探索し、前記タイミング範囲から前記データの読み出しのタイミングを選択設定することを特徴とするアクセスタイミング調整方法。
15. メモリデバイスと、コマンド信号線によって前記メモリデバイスに接続されたメモリインターフェースとからなるメモリシステムにおけるアクセスタイミング調整方法であって、
    前記メモリデバイス内のデータ設定部は、前記メモリインターフェースからのコマンドとして前記コマンド信号線を通じて転送されたデータを、前記メモリデバイス内の遅延調整用記憶部にタイミング調整用データとして設定し、
    前記メモリインターフェースは、前記遅延調整用記憶部に設定された前記タイミング調整用データをタイミングを変えながら読み出し、前記メモリデバイスが有するメモリセルのデータの読み出し可能なタイミング範囲を探索し、前記タイミング範囲から前記データの読み出しのタイミングを選択設定することを特徴とするアクセスタイミング調整方法。
16. メモリデバイスと、コマンド信号線によって前記メモリデバイスに接続されたメモリインターフェースとからなるメモリシステムにおけるアクセスタイミング調整方法であって、
    前記メモリデバイス内のデータ設定部は、前記メモリインターフェースからのコマンドとして前記コマンド信号線を通じて転送されたデータを、前記メモリデバイス内のメモリセルにタイミング調整用データとして設定し、
    前記メモリインターフェースは、前記メモリセルに設定された前記タイミング調整用データをタイミングを変えながら読み出し、前記メモリセルが有するデータの読み出し可能なタイミング範囲を探索し、前記タイミング範囲から前記データの読み出しのタイミングを選択設定することを特徴とするアクセスタイミング調整方法。
17. 請求項１４又は１６に記載のアクセスタイミング調整方法において、
    更に前記メモリデバイスにデータを書き込むためのタイミング調整を、前記メモリセルを用いて行うことを特徴とするアクセスタイミング調整方法。
18. 請求項１５記載のアクセスタイミング調整方法において、
    更に前記メモリデバイスにデータを書き込むためのタイミング調整を、前記遅延調整用記憶部を用いて行うことを特徴とするアクセスタイミング調整方法。
19. 請求項１５〜１８のいずれか１項に記載のアクセスタイミング調整方法において、
    前記メモリインターフェースは、前記メモリデバイスから出力されるストローブ信号の立ち上がりで０と１の両方を、前記ストローブ信号の立ち下がりで０と１の両方を、それぞれ前記メモリデバイスと前記メモリインターフェースとを接続する複数本のデータ信号線の各々を通して、前記タイミング調整用データとして読み出し又は書き込むことを特徴とするアクセスタイミング調整方法。
20. 請求項１４又は１９に記載のアクセスタイミング調整方法において、
    前記タイミング調整用データは、前記データ信号線毎に信号値０と１が交互になっていることを特徴とするアクセスタイミング調整方法。
21. 複数本のデータ信号線によってメモリインターフェースと接続されたメモリデバイスにおいて、
    データを記憶するメモリセルと、
    前記メモリデバイスが出力するストローブ信号の立ち上がりで０と１の両方を、前記ストローブ信号の立ち下がりで０と１の両方を、それぞれ前記データ信号線の各々を通して前記メモリインターフェースに出力するタイミング調整用データを記憶する遅延調整用記憶部と、
    前記メモリインターフェースへの経路との接続先を前記遅延調整用記憶部への経路又は前記メモリセルへの経路のいずれか一方に切り替えるセレクタとを有することを特徴とするメモリデバイス。
22. 請求項２１記載のメモリデバイスにおいて、
    前記タイミング調整用データは、前記データ信号線毎に信号値０と１が交互になっていることを特徴とするメモリデバイス。
23. コマンド信号線によってメモリインターフェースと接続されたメモリデバイスにおいて、
    データを記憶するメモリセルと、
    データ及びストローブ信号のタイミング調整に用いるタイミング調整用データを記憶する遅延調整用記憶部と、
    前記遅延調整用記憶部に前記タイミング調整用データを設定するデータ設定部と、
    前記メモリインターフェースへの経路との接続先を前記遅延調整用記憶部への経路又は前記メモリセルへの経路のいずれか一方に切り替えるセレクタとを有し、
    前記データ設定部は、前記メモリインターフェースからのコマンドとして前記コマンド信号線を通じて転送されたデータを、前記遅延調整用記憶部に前記タイミング調整用データとして設定することを特徴とするメモリデバイス。
24. 請求項２３記載のメモリデバイスにおいて、
    前記データ設定部は、前記メモリインターフェースからのコマンド又はある起動信号により、前記メモリデバイス内部に記憶されているタイミング調整用データを前記遅延調整用記憶部に設定することを特徴とするメモリデバイス。
25. コマンド信号線によってメモリインターフェースと接続されたメモリデバイスにおいて、
    データを記憶するメモリセルと、
    前記コマンド信号線を通じて転送されたデータを前記メモリセルにタイミング調整用データとして設定するデータ設定部と、
    前記メモリセルへの経路との接続先を前記データ設定部への経路又は前記メモリインターフェースへの経路のいずれか一方に切り替えるセレクタとを有することを特徴とするメモリデバイス。
26. 請求項２５記載のメモリデバイスにおいて、
    前記データ設定部は、前記メモリインターフェースからのコマンド又はある起動信号により、前記メモリデバイス内部に記憶されているタイミング調整用データを前記遅延調整用記憶部に設定することを特徴とするメモリデバイス。
27. 請求項２３〜２６のいずれか１項に記載のメモリデバイスにおいて、
    前記メモリインターフェースと接続する複数本のデータ信号線を有し、
    前記メモリインターフェースは、前記複数本のデータ信号線の各々を通して、ストローブ信号の立ち上がりで０と１の両方を、前記ストローブ信号の立ち下がりで０と１の両方を、それぞれ前記タイミング調整用データとして読み出されることを特徴とするメモリデバイス。
28. 請求項２７記載のメモリデバイスにおいて、
    前記タイミング調整用データは、前記データ信号線毎に信号値０と１が交互になっていることを特徴とするメモリデバイス。

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