JP2010182149A - メモリ制御装置、及びメモリ制御方法 - Google Patents
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Abstract
【課題】アプリケーションにブランキング期間が無くても、メモリアクセスタイミングを調整することができるメモリ制御装置を提供することである。
【解決手段】本発明にかかるメモリ制御装置は、データストローブ信号を遅延させる遅延回路3と、遅延回路3により遅延された少なくとも2つのデータストローブ信号に基づき、メモリからのデータ信号のデータ値を各々格納する少なくとも2つのFIFOバッファ部7、8、9を有する。更に、少なくとも2つのFIFOバッファ部に格納されたデータ値を比較する比較器4と、比較器4の比較結果10に基づき、遅延回路3を用いてデータストローブ信号の遅延時間を制御する制御回路3を有する。そして、少なくとも2つのFIFOバッファ部に格納されたデータ値のうちの一つは通常動作にも使用される。
【選択図】図1
【解決手段】本発明にかかるメモリ制御装置は、データストローブ信号を遅延させる遅延回路3と、遅延回路3により遅延された少なくとも2つのデータストローブ信号に基づき、メモリからのデータ信号のデータ値を各々格納する少なくとも2つのFIFOバッファ部7、8、9を有する。更に、少なくとも2つのFIFOバッファ部に格納されたデータ値を比較する比較器4と、比較器4の比較結果10に基づき、遅延回路3を用いてデータストローブ信号の遅延時間を制御する制御回路3を有する。そして、少なくとも2つのFIFOバッファ部に格納されたデータ値のうちの一つは通常動作にも使用される。
【選択図】図1
Description
本発明はメモリ制御装置、及びメモリ制御方法に関し、特にDDR−SDRAMのメモリ制御装置、及びメモリ制御方法に関する。
DDR−SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory)は、クロック信号に同期して信号を入出力するシンクロナスDRAMの一種であり、クロックの立ち上がり(前縁)と立下り(後縁)の双方のエッジに同期してデータを入出力することにより、クロック周波数の倍の転送レートを実現している。
DDR−SDRAMからデータを読み出す際のコントローラ側のタイミング調整は、メモリスピードの向上と共にその役割が大きくなり、現在では自動調整によるキャリブレーション機能が主流になってきている。
DDR2−SDRAMのコントローラでは、まず期待値データをDRAMに書き込み、続いてDRAMからデータ信号(DQ信号)とデータストローブ信号(DQS信号)をコントローラに取り込み、データストローブ信号(DQS信号)のタイミング調整を行う方式が代表的である。
DDR2−SDRAMのコントローラでは、まず期待値データをDRAMに書き込み、続いてDRAMからデータ信号(DQ信号)とデータストローブ信号(DQS信号)をコントローラに取り込み、データストローブ信号(DQS信号)のタイミング調整を行う方式が代表的である。
この方式では、システムの電源がONになりDRAMの初期化が完了した直後にタイミング調整がコントローラ側で実施され、その後は通常動作(メモリアクセス)が行われる。実際に調整する際は、特定のアドレスに特定のデータ(期待値)を読み書きするように動作させており、コントローラ内部では備え付けの遅延素子の制御と、そのリードデータの期待値照合結果とを連携させることで、データストローブ信号がデータ信号をキャプチャーする最適なポイントを設定している。
図4に、特許文献1に開示されているメモリアクセス回路102を示す。図4に示されるメモリアクセス回路102は、メモリ112と基準クロック信号113を生成するクロック生成回路110と、基準クロック信号113を遅延して遅延クロック信号114を生成するクロック遅延調整回路111とを有している。ここで、クロック遅延調整回路111は遅延値の異なる複数の遅延クロック信号114を生成するものである。
さらにメモリアクセス回路102は、テストデータを生成するテストデータ生成回路105と、外部同期信号115に応答してメモリテストスタート信号を出力するメモリアクセステスト制御回路103とを具備する。そして、テストデータ生成回路105は、メモリテストスタート信号に応答してテストデータを生成し、テストデータを基準クロックに同期してメモリ112に書き込むと共に、基準クロックに同期してテストデータに対応する書き込みデータを出力する。メモリアクセステスト制御回路103は、遅延クロック信号114に同期してメモリ112からテストデータを読み出し、読み出したテストデータと書き込みデータを比較し、比較に対応してメモリアクセス回路102のメモリアクセスタイミング調整を実行する。
メモリアクセス回路102において、外部同期信号115は、図5に示すような信号である。そして、外部同期信号115は、第1信号、第2信号を含み、第1信号と第2信号の中間に、データ信号を含まないブランキング期間116を有する。メモリアクセステスト制御回路103は、ブランキング期間中116にメモリアクセス回路102のメモリアクセスタイミング調整を実行する。このように、ブランキング期間116を有する外部信号を利用してメモリアクセスタイミングの調整を行うことで、通常メモリアクセスが行われない期間を有効に使用することができる。
しかしながら、特許文献1にかかるメモリアクセス回路102は、アプリケーションの中でブランキング期間があることを前提としている。そのため、メモリアクセスタイミング調整を行うためにブランキング期間という帯域を低下させる要素が必須となる。また、ブランキング期間がないアプリケーション(例えば、サーバ)では、電源をオンにしたときの初期状態でのメモリアクセスタイミング調整以降、メモリアクセスタイミング調整ができない。このため、温度・電圧変動による環境条件の変化に対応して、メモリアクセスタイミング調整を調整することができない。
本発明にかかるメモリ制御装置は、データストローブ信号を遅延させる遅延回路と、 前記遅延回路により遅延された少なくとも2つのデータストローブ信号に基づき、メモリからのデータ信号のデータ値を各々格納する少なくとも2つのFIFOバッファ部と、 前記少なくとも2つのFIFOバッファ部に格納されたデータ値を比較する比較器と、 前記比較器の比較結果に基づき前記データストローブ信号の遅延時間を制御する制御回路と、を有する。そして、前記少なくとも2つのFIFOバッファ部に格納されたデータ値のうちの一つは通常動作にも使用される。
本発明にかかるメモリ制御装置では、実際のメモリアクセス動作に平行して、遅延された少なくとも2つのデータストローブ信号に基づくデータ値を比較し、当該比較結果により遅延時間を制御できるため、アプリケーションにブランキング期間が無くても、メモリアクセスタイミングを調整することができる。
また、本発明にかかるメモリ制御方法は、少なくとも2つの遅延されたデータストローブ信号を生成し、前記遅延された少なくとも2つのデータストローブ信号に基づき、メモリからのデータ信号のデータ値を各々格納し、前記格納された各々のデータ値を比較し、当該比較結果に基づき前記データストローブ信号の遅延時間を制御すると共に、前記データ値のうちの一つを通常動作にも使用する。
本発明にかかるメモリ制御方法では、実際のメモリアクセス動作に平行して、遅延された少なくとも2つのデータストローブ信号に基づくデータ値を比較し、当該比較結果により遅延時間を制御できるため、アプリケーションにブランキング期間が無くても、メモリアクセスタイミングを調整することができる。
本発明により、アプリケーションにブランキング期間が無くても、メモリアクセスタイミングを調整することができるメモリ制御装置及びメモリ制御方法を提供することができる。
以下、図面を参照して本発明の実施の形態について説明する。図1は本実施の形態にかかるメモリ制御装置を示す図である。本実施の形態にかかるメモリ制御装置1は、データストローブ信号(DQS信号)を遅延させる遅延回路3と、遅延回路3により遅延された少なくとも2つのデータストローブ信号に基づき、メモリ2からのデータ信号(DQ信号)のデータ値を各々格納する少なくとも2つのFIFOバッファ部7、8、9と、を有する。
更に、少なくとも2つのFIFOバッファ部7、8、9に格納されたデータ値を比較する比較器4と、比較器4の比較結果10に基づき、遅延回路3を用いてデータストローブ信号(DQS信号)の遅延時間を制御する制御回路6と、を有する。
更に、少なくとも2つのFIFOバッファ部7、8、9に格納されたデータ値を比較する比較器4と、比較器4の比較結果10に基づき、遅延回路3を用いてデータストローブ信号(DQS信号)の遅延時間を制御する制御回路6と、を有する。
以下、本実施の形態にかかるメモリ制御装置について詳細に説明する。尚、本実施の形態にかかるメモリ制御回路1は、少なくとも2つのFIFOバッファ部を有することで実現することができるが、以下ではFIFOバッファ部が3つの場合について説明をする。
遅延回路3は、DQS信号を所定の時間遅延させ遅延させたDQS信号をFIFOバッファ部7、8、9に出力する。ここで、遅延回路3は制御回路6により遅延時間を変更できる可変遅延回路であり、例えばDLL回路で構成する。また、図1では遅延回路3は1つであるが、複数の遅延回路を用いてもよい。
遅延回路3は、第1の遅延時間(第1の位相)遅れた第1のDQS信号、第2の遅延時間(第2の位相)遅れた第2のDQS信号、及び第3の遅延時間(第3の位相)遅れた第3のDQS信号を生成し、それぞれの信号を、第1のFIFOバッファ部(A)7、第2のFIFOバッファ部(B)8、第3のFIFOバッファ部(C)9に出力する。
遅延回路3は、第1の遅延時間(第1の位相)遅れた第1のDQS信号、第2の遅延時間(第2の位相)遅れた第2のDQS信号、及び第3の遅延時間(第3の位相)遅れた第3のDQS信号を生成し、それぞれの信号を、第1のFIFOバッファ部(A)7、第2のFIFOバッファ部(B)8、第3のFIFOバッファ部(C)9に出力する。
FIFOバッファ部7、8、9は、読込んだデータを一時的に格納するFIFO(First In First Out)メモリで構成される。FIFOバッファ部には、遅延されたDQS信号のタイミングに基づき、メモリ2からのデータ信号(DQ信号)のデータ値(期待値)が格納される。
つまり、第1のFIFOバッファ部(A)7には、第1の遅延時間遅れた第1のDQS信号に基づき、データ信号(DQ信号)のデータ値(期待値)が格納される。また、第2のFIFOバッファ部(B)8には、第2の遅延時間遅れた第2のDQS信号に基づき、データ信号(DQ信号)のデータ値が格納される。第3のFIFOバッファ部(C)9には、第3の遅延時間遅れた第3のDQS信号に基づき、データ信号(DQ信号)のデータ値が格納される。
つまり、第1のFIFOバッファ部(A)7には、第1の遅延時間遅れた第1のDQS信号に基づき、データ信号(DQ信号)のデータ値(期待値)が格納される。また、第2のFIFOバッファ部(B)8には、第2の遅延時間遅れた第2のDQS信号に基づき、データ信号(DQ信号)のデータ値が格納される。第3のFIFOバッファ部(C)9には、第3の遅延時間遅れた第3のDQS信号に基づき、データ信号(DQ信号)のデータ値が格納される。
ここで、遅延時間(位相)は以下のように設定される。
図2(a)は、本実施の形態にかかるメモリ制御装置のDQ有効領域を説明するための図である。第1の遅延時間(第1の位相)は、初期化時のメモリアクセスタイミング調整で決定したDQ信号の有効領域の中心点である最適位相点20に設定される。
また、第2の遅延時間(第2の位相)は、図2(a)に示すDQ信号の有効領域のセットアップ境界点21に設定される。このセットアップ境界点21は、初期化時のメモリアクセスタイミング調整で判定したセットアップ側の限界点である。
また、第3の遅延時間(第3の位相)は、図2(a)に示すDQ信号の有効領域のホールド境界点22に設定される。このホールド境界点22は、初期化時のメモリアクセスタイミング調整で判定したホールド側の限界点である。
図2(a)は、本実施の形態にかかるメモリ制御装置のDQ有効領域を説明するための図である。第1の遅延時間(第1の位相)は、初期化時のメモリアクセスタイミング調整で決定したDQ信号の有効領域の中心点である最適位相点20に設定される。
また、第2の遅延時間(第2の位相)は、図2(a)に示すDQ信号の有効領域のセットアップ境界点21に設定される。このセットアップ境界点21は、初期化時のメモリアクセスタイミング調整で判定したセットアップ側の限界点である。
また、第3の遅延時間(第3の位相)は、図2(a)に示すDQ信号の有効領域のホールド境界点22に設定される。このホールド境界点22は、初期化時のメモリアクセスタイミング調整で判定したホールド側の限界点である。
尚、遅延されたデータストローブ信号が2つ生成され、2つのFIFOバッファ部にデータ値が格納される場合の遅延時間は、例えば次のように設定される。第1の遅延時間(第1の位相)は、初期化時のメモリアクセスタイミング調整で決定したDQ信号の有効領域の中心点である最適位相点20に設定される。また、第2の遅延時間(第2の位相)は、図2(a)に示すDQ信号の有効領域のセットアップ境界点21、または、ホールド境界点22に設定される。
上記遅延時間は一例であり、遅延時間はDQ信号の有効領域内において任意に設定することができる。
上記遅延時間は一例であり、遅延時間はDQ信号の有効領域内において任意に設定することができる。
また、初期調整時における、データ信号の有効領域の中心点20、セットアップ側境界点21、及びホールド側境界点22についての情報は、初期調整結果格納レジスタ5に格納される。初期調整結果格納レジスタ5に格納されたこれらの情報は、制御回路6に出力され、制御回路6はこれらの情報に基づき各遅延時間を制御する。
比較器4は、FIFOバッファ部7、8、9に格納されたデータ値を比較し、当該比較結果を制御回路6に出力する。つまり比較器4は、第1のFIFOバッファ部7に格納されたデータ値と第2のFIFOバッファ部8に格納されたデータ値を比較する。また、比較器4は、第1のFIFOバッファ部7に格納されたデータ値と第3のFIFOバッファ部9に格納されたデータ値を比較する。そしてこれらの比較結果10を制御回路6へ出力する。ここで、比較結果10は各データ値が「一致」であるか「不一致」であるかを示す信号である。
尚、第1のFIFOバッファ部(A)7から出力されるDQ信号は、第2のFIFOバッファ部(B)、第3のFIFOバッファ部(C)から出力されるDQ信号との照合データとして使用されると共に、通常動作にも使用される。つまり、少なくとも2つのFIFOバッファ部に格納されたデータ値のうちの一つは通常動作にも使用される。
尚、第1のFIFOバッファ部(A)7から出力されるDQ信号は、第2のFIFOバッファ部(B)、第3のFIFOバッファ部(C)から出力されるDQ信号との照合データとして使用されると共に、通常動作にも使用される。つまり、少なくとも2つのFIFOバッファ部に格納されたデータ値のうちの一つは通常動作にも使用される。
制御回路6は、比較器4の比較結果10に基づき遅延回路3の遅延時間を変更する。信号11は第1のFIFOバッファ部(A)7へ出力するDQS信号の遅延時間を制御するための信号である。信号12は第2のFIFOバッファ部(B)8へ出力するDQS信号の遅延時間を制御するための信号である。信号13は第3のFIFOバッファ部(C)9へ出力するDQS信号の遅延時間を制御するための信号である。
具体的には、制御回路6は、第1のFIFOバッファ部(A)7に格納されたデータ値と第2のFIFOバッファ部(B)8に格納されたデータ値とが異なる場合は、第2のDQS信号の遅延時間(位相)を変更する。この場合は図2(b)に示すようにDQS信号の位相を内側(矢印の方向)にシフトする。制御回路6は、DQS信号をこのようにシフトする信号12を第2のFIFOバッファ部(B)8へ出力する。
一方、第1のFIFOバッファ部(A)7に格納されたデータ値と第2のFIFOバッファ部(B)8に格納されたデータ値とが一致する場合は、セットアップ側の動作マージンに変化がないことを示している。
一方、第1のFIFOバッファ部(A)7に格納されたデータ値と第2のFIFOバッファ部(B)8に格納されたデータ値とが一致する場合は、セットアップ側の動作マージンに変化がないことを示している。
また、第1のFIFOバッファ部(A)7に格納されたデータ値と第3のFIFOバッファ部(C)9に格納されたデータ値とが異なる場合は、第3のDQS信号の遅延時間を変更する。この場合は図2(c)に示すようにDQS信号の位相を内側(矢印の方向)にシフトする。制御回路6は、DQS信号をこのようにシフトする信号13を第3のFIFOバッファ部(C)9へ出力する。
一方、第1のFIFOバッファ部(A)7に格納されたデータ値と第3のFIFOバッファ部(C)9に格納されたデータ値とが一致する場合は、ホールド側の動作マージンに変化がないことを示している。
一方、第1のFIFOバッファ部(A)7に格納されたデータ値と第3のFIFOバッファ部(C)9に格納されたデータ値とが一致する場合は、ホールド側の動作マージンに変化がないことを示している。
このような動作により、リード中のDQ信号有効領域をリアルタイムで確認することができる。つまり、本実施の形態にかかるメモリ制御装置では、通常のメモリアクセス中において、DQ有効領域を認識することができ、このDQ有効領域から最適な位相点を随時算出し更新することができる。
また、これらのデータ値の比較はリードデータに対して実施するため、リードコマンドをトリガとして、DRAMで決定されるリードレイテンシー後にバースト長の半分のクロックサイクル期間実施される。それ以外の期間ではリードデータが存在しないため、期待値の比較動作は行わない。
次に、図3を用いて本実施の形態にかかるメモリ制御装置の動作について説明する。
まず、メモリ制御装置1の電源をONにする(S1)。メモリ制御装置1の電源がONになることで、DRAMが初期化され、DQSスキューの自動調整が実施される(S2)。この時の初期調整結果の情報は、初期調整結果格納レジスタ5に格納される。この時、Calp=0、EcntB=0、EcntC=0である。ここで、Calpは最適値からの位相シフトステップ数、EcntBは第2のFIFOバッファ部(B)8に格納されたデータ値のエラーカウント変数、EcntCは第3のFIFOバッファ部(C)9に格納されたデータ値のエラーカウント変数である。
まず、メモリ制御装置1の電源をONにする(S1)。メモリ制御装置1の電源がONになることで、DRAMが初期化され、DQSスキューの自動調整が実施される(S2)。この時の初期調整結果の情報は、初期調整結果格納レジスタ5に格納される。この時、Calp=0、EcntB=0、EcntC=0である。ここで、Calpは最適値からの位相シフトステップ数、EcntBは第2のFIFOバッファ部(B)8に格納されたデータ値のエラーカウント変数、EcntCは第3のFIFOバッファ部(C)9に格納されたデータ値のエラーカウント変数である。
リードコマンドが制御回路6に出力されると(S3)、各FIFOバッファ部7、8、9に格納されたデータ値(期待値)が比較器4で比較される(S4)。第1のFIFOバッファ部7に格納されたデータ値と第2のFIFOバッファ部8に格納されたデータ値が一致している場合は、Pass判定される。一方、これらのデータ値が一致しない場合はFail判定となる(S5)。同様に、第1のFIFOバッファ部7に格納されたデータ値と第3のFIFOバッファ部9に格納されたデータ値が一致している場合は、Pass判定される。一方、これらのデータ値が一致しない場合はFail判定となる(S5)。
S6及びS7では、(1)第2のFIFOバッファ部8に格納されたデータ値がFail判定、(2)第3のFIFOバッファ部9に格納されたデータ値がFail判定、(3)第2のFIFOバッファ部8及び第3のFIFOバッファ部9に格納されたデータ値がFail判定、のいずれであるかが判定される。
(1)の場合、エラー数であるEcntBの値が1増加する(S9)。また、(2)の場合、エラー数であるEcntCの値が1増加する(S8)。また、(3)の場合、EcntBおよびEcntCの値が1増加する(S10)。
(1)の場合、エラー数であるEcntBの値が1増加する(S9)。また、(2)の場合、エラー数であるEcntCの値が1増加する(S8)。また、(3)の場合、EcntBおよびEcntCの値が1増加する(S10)。
次に、EcntB−EcntCが+2であるか判定される(S11)。EcntB−EcntC=+2である場合、Calp=1となる(S13)。EcntB−EcntCが+2でない場合は、EcntB−EcntCが−2であるか判定される(S12)。EcntB−EcntC=−2である場合、Calp=−1となる(S14)。
ここで、最適位相位置20は、DQ信号の有効領域のセットアップ境界点21とDQ信号の有効領域のホールド境界点22の位相位置の中心を採用するため、第2、第3のFIFOバッファ部のエラーカウント差が2になった時に始めて更新動作が実行される。
ここで、最適位相位置20は、DQ信号の有効領域のセットアップ境界点21とDQ信号の有効領域のホールド境界点22の位相位置の中心を採用するため、第2、第3のFIFOバッファ部のエラーカウント差が2になった時に始めて更新動作が実行される。
次に、S15でCalp=1であるか判定される。Calp=1である場合は、遅延回路の最適値をプラス1シフトする(S16)。一方、Calp=1でない場合(つまり、Calp=−1の場合)は、遅延回路の最適値をマイナス1シフトする(S17)。
S16、S17の工程が終了したら、Calp=0、EcntB=0、EcntC=0とし(S18)、再度S3の工程へと移る。
S16、S17の工程が終了したら、Calp=0、EcntB=0、EcntC=0とし(S18)、再度S3の工程へと移る。
次に、本実施の形態にかかるメモリ制御方法について説明する。
本実施の形態にかかるメモリ制御方法は、少なくとも2つの遅延されたデータストローブ信号を生成し、前記遅延された少なくとも2つのデータストローブ信号に基づきメモリからのデータ信号のデータ値を各々格納し、前記格納された各々のデータ値を比較し、当該比較結果に基づき前記データストローブ信号の遅延時間を制御する。
このメモリ制御方法は、例えば本実施の形態で説明したメモリ制御装置で実施することができる。
本実施の形態にかかるメモリ制御方法は、少なくとも2つの遅延されたデータストローブ信号を生成し、前記遅延された少なくとも2つのデータストローブ信号に基づきメモリからのデータ信号のデータ値を各々格納し、前記格納された各々のデータ値を比較し、当該比較結果に基づき前記データストローブ信号の遅延時間を制御する。
このメモリ制御方法は、例えば本実施の形態で説明したメモリ制御装置で実施することができる。
また、本実施の形態にかかるメモリ制御方法は、第1の遅延時間遅れた第1のDQS信号、第2の遅延時間遅れた第2のDQS信号、及び第3の遅延時間遅れた第3のDQS信号を生成し、前記第1のDQS信号に基づき前記データ値を格納し、前記第2のDQS信号に基づき前記データ値を格納し、前記第3のDQS信号に基づき前記データ値を格納してもよい。
また、本実施の形態にかかるメモリ制御方法は、前記第1のDQS信号の位相を前記データ信号の有効領域の中心点に設定し、前記第2のDQS信号の位相を前記データ信号の有効領域のセットアップ側境界点に設定し、前記第3のDQS信号の位相を前記データ信号の有効領域のホールド側境界点に設定してもよい。
また、本実施の形態にかかるメモリ制御方法は、前記第1のDQS信号に基づき格納された前記データ値と前記第2のDQS信号に基づき格納された前記データ値とが異なる場合は、前記第2のDQS信号の遅延時間を変更し、前記第1のDQS信号に基づき格納された前記データ値と前記第3のDQS信号に基づき格納された前記データ値とが異なる場合は、前記第3のDQS信号の遅延時間を変更してもよい。
本発明により、アプリケーションにブランキング期間が無くても、メモリアクセスタイミングを調整することができるメモリ制御装置を提供することができる。
また、特許文献1にかかるメモリアクセス回路はメモリアクセスタイミング調整用のパターンを直接メモリへ書き込み/読み出しすることで実現している。そのため、ブランキング期間終了後は、今まで記憶されていたメモリのデータを全て破棄する必要があった。しかし、上記構成を有する本発明ではメモリのデータを全て破棄するという動作が不要となる。
また、特許文献1にかかるメモリアクセス回路はメモリアクセスタイミング調整用のパターンを直接メモリへ書き込み/読み出しすることで実現している。そのため、ブランキング期間終了後は、今まで記憶されていたメモリのデータを全て破棄する必要があった。しかし、上記構成を有する本発明ではメモリのデータを全て破棄するという動作が不要となる。
以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正、組み合わせを含むことは勿論である。
本発明は、メモリを用いる電子機器等の技術分野において広く適用することができる。
1 メモリ制御装置
2 メモリ
3 遅延回路
4 比較器
5 初期調整結果格納レジスタ
6 制御回路
7 第1のFIFOバッファ部
8 第2のFIFOバッファ部
9 第3のFIFOバッファ部
10 比較結果
11 遅延時間制御信号
12 遅延時間制御信号
13 遅延時間制御信号
20 データ信号の有効領域の中心点
21 データ信号の有効領域のセットアップ側境界点
22 データ信号の有効領域のホールド側境界点
2 メモリ
3 遅延回路
4 比較器
5 初期調整結果格納レジスタ
6 制御回路
7 第1のFIFOバッファ部
8 第2のFIFOバッファ部
9 第3のFIFOバッファ部
10 比較結果
11 遅延時間制御信号
12 遅延時間制御信号
13 遅延時間制御信号
20 データ信号の有効領域の中心点
21 データ信号の有効領域のセットアップ側境界点
22 データ信号の有効領域のホールド側境界点
Claims (10)
- データストローブ信号を遅延させる遅延回路と、
前記遅延回路により遅延された少なくとも2つのデータストローブ信号に基づき、メモリからのデータ信号のデータ値を各々格納する少なくとも2つのFIFOバッファ部と、
前記少なくとも2つのFIFOバッファ部に格納されたデータ値を比較する比較器と、
前記比較器の比較結果に基づき前記データストローブ信号の遅延時間を制御する制御回路と、を有し、
前記少なくとも2つのFIFOバッファ部に格納されたデータ値のうちの一つは通常動作にも使用される、
メモリ制御装置。 - 前記遅延されたデータストローブ信号は、第1の遅延時間遅れた第1のデータストローブ信号、第2の遅延時間遅れた第2のデータストローブ信号、及び第3の遅延時間遅れた第3のデータストローブ信号であり、
前記FIFOバッファ部は、第1のデータストローブ信号に基づき前記データ値を格納する第1のFIFOバッファ部、第2のデータストローブ信号に基づき前記データ値を格納する第2のFIFOバッファ部、及び第3のデータストローブ信号に基づき前記データ値を格納する第3のFIFOバッファ部である請求項1に記載のメモリ制御装置。 - 前記第1のデータストローブ信号の位相は、前記データ信号の有効領域の中心点に設定されており、
前記第2のデータストローブ信号の位相は、前記データ信号の有効領域のセットアップ側境界点に設定されており、
前記第3のデータストローブ信号の位相は、前記データ信号の有効領域のホールド側境界点に設定されており、
前記第1のFIFOバッファ部に格納されたデータ値は通常動作にも使用される、請求項2に記載のメモリ制御装置。 - 前記制御回路は、
前記第1のFIFOバッファ部に格納されたデータ値と前記第2のFIFOバッファ部に格納されたデータ値とが異なる場合は、前記第2のデータストローブ信号の遅延時間を変更し、
前記第1のFIFOバッファ部に格納されたデータ値と前記第3のFIFOバッファ部に格納されたデータ値とが異なる場合は、前記第3のデータストローブ信号の遅延時間を変更する、請求項3に記載のメモリ制御装置。 - 初期調整時における、前記データ信号の有効領域の中心点、セットアップ側境界点、及びホールド側境界点を格納する初期調整結果格納レジスタを更に有する請求項3または4に記載のメモリ制御装置。
- 前記遅延回路はDLLで構成されている請求項1乃至5のいずれか一項に記載のメモリ制御装置。
- 少なくとも2つの遅延されたデータストローブ信号を生成し、
前記遅延された少なくとも2つのデータストローブ信号に基づき、メモリからのデータ信号のデータ値を各々格納し、
前記格納された各々のデータ値を比較し、当該比較結果に基づき前記データストローブ信号の遅延時間を制御すると共に、前記データ値のうちの一つを通常動作にも使用する、
メモリ制御方法。 - 第1の遅延時間遅れた第1のデータストローブ信号、第2の遅延時間遅れた第2のデータストローブ信号、及び第3の遅延時間遅れた第3のデータストローブ信号を生成し、
前記第1のデータストローブ信号に基づき前記データ値を格納し、前記第2のデータストローブ信号に基づき前記データ値を格納し、前記第3のデータストローブ信号に基づき前記データ値を格納する、請求項7に記載のメモリ制御方法。 - 前記第1のデータストローブ信号の位相を前記データ信号の有効領域の中心点に設定し、
前記第2のデータストローブ信号の位相を前記データ信号の有効領域のセットアップ側境界点に設定し、
前記第3のデータストローブ信号の位相を前記データ信号の有効領域のホールド側境界点に設定し、
前記第1のデータストローブ信号に基づき格納された前記データ値を通常動作にも使用する、請求項8に記載のメモリ制御方法。 - 前記第1のデータストローブ信号に基づき格納された前記データ値と前記第2のデータストローブ信号に基づき格納された前記データ値とが異なる場合は、前記第2のデータストローブ信号の遅延時間を変更し、
前記第1のデータストローブ信号に基づき格納された前記データ値と前記第3のデータストローブ信号に基づき格納された前記データ値とが異なる場合は、前記第3のデータストローブ信号の遅延時間を変更する、請求項9に記載のメモリ制御方法。
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Cited By (3)
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---|---|---|---|---|
WO2011061875A1 (ja) * | 2009-11-20 | 2011-05-26 | パナソニック株式会社 | メモリインターフェース回路、及びメモリデバイスのドライブ能力調整方法 |
JP2015035229A (ja) * | 2014-11-18 | 2015-02-19 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP2016071821A (ja) * | 2014-10-02 | 2016-05-09 | 株式会社メガチップス | メモリ制御装置、半導体装置及び制御プログラム並びにメモリ制御装置の動作方法 |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20110005106A (ko) * | 2009-07-09 | 2011-01-17 | 삼성전자주식회사 | 메모리 캘리브레이션 방법 및 이를 적용한 디스플레이 장치 |
JP2012027734A (ja) * | 2010-07-23 | 2012-02-09 | Panasonic Corp | メモリコントローラおよびメモリアクセスシステム |
US8619480B2 (en) * | 2010-10-28 | 2013-12-31 | Fujitsu Limited | Method and system for memory controller calibration |
US8520428B2 (en) | 2011-03-25 | 2013-08-27 | Intel Corporation | Combined data level-shifter and DE-skewer |
WO2012158392A2 (en) | 2011-05-17 | 2012-11-22 | Rambus Inc. | Memory system using asymmetric source-synchronous clocking |
US9436387B2 (en) | 2014-08-18 | 2016-09-06 | Apple Inc. | System and method for calibration of a memory interface |
US9811273B1 (en) * | 2014-12-23 | 2017-11-07 | Cadence Design Systems, Inc. | System and method for reliable high-speed data transfer in multiple data rate nonvolatile memory |
US10120598B2 (en) * | 2016-10-27 | 2018-11-06 | International Business Machines Corporation | Validation of write data subsequent to destaging to auxiliary storage for completion of peer to peer remote copy |
US9864534B1 (en) | 2016-10-27 | 2018-01-09 | International Business Machines Corporation | Validation of storage volumes that are in a peer to peer remote copy relationship |
KR102340446B1 (ko) * | 2017-09-08 | 2021-12-21 | 삼성전자주식회사 | 스토리지 장치 및 그것의 데이터 트레이닝 방법 |
KR102512754B1 (ko) * | 2018-03-30 | 2023-03-23 | 삼성전자주식회사 | 관통 전극을 통해 전송되는 제어 신호를 이용하여 데이터를 샘플링하는 메모리 장치 |
CN108646984B (zh) * | 2018-05-16 | 2020-01-03 | 华为技术有限公司 | 一种dqs位置调整方法和装置 |
KR20200031894A (ko) * | 2018-09-17 | 2020-03-25 | 에스케이하이닉스 주식회사 | 메모리 모듈 및 이를 포함하는 메모리 시스템 |
CN113568848B (zh) * | 2020-07-29 | 2023-07-11 | 华为技术有限公司 | 处理器、信号调整方法及计算机系统 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5948083A (en) * | 1997-09-30 | 1999-09-07 | S3 Incorporated | System and method for self-adjusting data strobe |
US7191279B2 (en) * | 2003-07-08 | 2007-03-13 | Broadcom Corporation | Schmoo runtime reduction and dynamic calibration based on a DLL lock value |
-
2009
- 2009-02-06 JP JP2009025896A patent/JP2010182149A/ja not_active Withdrawn
-
2010
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2011061875A1 (ja) * | 2009-11-20 | 2011-05-26 | パナソニック株式会社 | メモリインターフェース回路、及びメモリデバイスのドライブ能力調整方法 |
US8344776B2 (en) | 2009-11-20 | 2013-01-01 | Panasonic Corporation | Memory interface circuit and drive capability adjustment method for memory device |
JP2016071821A (ja) * | 2014-10-02 | 2016-05-09 | 株式会社メガチップス | メモリ制御装置、半導体装置及び制御プログラム並びにメモリ制御装置の動作方法 |
JP2015035229A (ja) * | 2014-11-18 | 2015-02-19 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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Publication number | Publication date |
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