KR100868252B1 - 반도체 메모리 장치 및 그 구동방법 - Google Patents

반도체 메모리 장치 및 그 구동방법 Download PDF

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Abstract

본 발명은 출력 데이터를 처리하는데 필요한 타이밍은 충분히 확보하면서도 tAC를 쉽게 조정할 수 있는 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 지연고정동작을 통해 지연고정된 클럭을 생성하는 지연고정루프 회로; tAC 타이밍을 제어하기 위해, 상기 지연고정된 클럭의 지연값을 조절하여 전달하기 위한 tAC 제어부; 상기 지연고정된 클럭을 응답하여, 데이터래치 기준신호를 생성하는 기준신호 생성부; 및 상기 데이터래치 기준신호에 응답하여 메모리 코어영역으로부터 제공되는 출력데이터를 래치하고, 상기 tAC 제어부에서 출력되는 클럭에 응답하여 데이터를 출력하는 데이터출력블럭을 구비하는 반도체 메모리 장치를 제공한다.
반도체, 지연고정루프, 카스레이턴시, 데이터 출력회로, 파이프 래치부

Description

반도체 메모리 장치 및 그 구동방법{SEMICONDUCTOR MEMORY DEVICE AND THE METHOD FOR OPERATING THE SAME}
도1은 반도체 메모리 장치의 블럭도.
도2는 도1에 도시된 지연고정루프 회로의 블럭도.
도3은 도1에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도.
도4는 도1에 도시된 반도체 메모리 장치의 문제점을 나타내는 파형도.
도5는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 블럭도.
도6은 본 발명의 바람직한 제2 실시예에 다른 반도체 메모리 장치의 블럭도.
도7은 도6에 도시된 지연고정루프 회로를 나타내는 블럭도.
도8은 도6에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도.
도9는 본 발명의 바람직한 제3 실시예에 따른 반도체 메모리 장치의 블럭도.
* 도면의 주요부분에 대한 부호의 설명 *
100: 지연고정루프 회로 200A, 200B: 클럭드라이버
300A, 300B: 데이터 출력제어부 400A, 400B: 데이터 출력회로
500: 클럭드라이버 600: 데이터 래치 제어부
700: 데이터 정렬제어부 800A, 800B: 파이프래치부
900A,900B: 기준클럭 생성부
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 데이터 출력회로에 관한 것이다.
다양한 기능을 동작하는 다수의 반도체 장치를 구비하는 시스템에서 반도체 메모리 장치는 데이터를 저장하는 장치이다. 반도체 메모리 장치는 데이터 처리장치, 예를 들면 중앙처리장치로부터 입력된 어드레스에 대응하는 데이터를 데이터 요구 장치로 출력하거나, 데이터 처리장치로부터 전달된 데이터를 그 데이터와 같이 입력된 어드레스에 대응하여 반도체 메모리 장치의 단위셀에 저장한다.
시스템의 동작속도가 빨라짐에 따라 그 시스템에 구비되는 데이터 처리장치에서 반도체 메모리 장치에 요구하는 데이터 입출력속도도 점점 더 높아지고 있다. 그러나, 최근까지 반도체 집적회로의 기술 개발과정에서, 데이터 처리장치의 동작속도는 점점 더 빨라지고 있는데, 데이터 처리장치와 데이터를 주고받는 반도체 메모리 장치의 데이터 입출력속도는 데이터 처리장치의 속도에 따라가지 못하고 있다.
반도체 메모리 장치의 데이터 입출력 속도를 데이터 처리 장치가 요구하는 수준까지 높이기 위해 다양한 형태의 반도체 메모리 장치가 개발되었다. 최근까지 가장 널리 사용되고 반도체 메모리 장치로는 데이터 처리장치가 구비된 시스템 클럭의 주기마다 데이터를 출력하도록 하는 동기식 메모리 장치가 제안되었다. 동기식 메모리 장치는 시스템 클럭을 입력받고, 입력된 시스템클럭의 주기에 대응하여 데이터 처리장치로 데이터를 출력하거나 데이터 처리장치로부터 데이터를 시스템 클럭의 주기마다 입력받는다. 그러나, 동기식 메모리 장치로도 데이터 처리 장치의 동작속도에 따라가지 못함에 따라, DDR 동기식 메모리 장치가 개발되었다. DDR 동기식 메모리 장치는 시스템 클럭의 천이마다 데이터를 출력하거나 입력받는다. 즉, 시스템클럭의 상승천이와 하강천이에 각각 동기시켜 데이터를 입력받거나 출력한다.
그러나, 메모리 장치에 입력된 시스템 클럭은 반도체 메모리 장치 내부에 배치된 클럭입력버퍼, 클럭신호를 전송하기 위한 전송라인등에 의해 필연적으로 지연시간을 가지고 데이터 출력회로에 도달하게 된다. 따라서 데이터 출력회로가 이미 지연시간을 가지고 전달된 시스템 클럭에 동기시켜 데이터를 출력하게 되면, 반도체 메모리 장치의 출력데이터를 전달받는 외부의 장치는 시스템 클럭의 라이징 에지와 폴링 에지에 동기되지 않은 데이터를 전달받게 된다.
이를 해결하기 위해, 반도체 메모리 장치는 클럭신호의 지연을 고정시키는 지연고정루프 회로를 구비하고 있다. 지연고정루프 회로는 시스템 클럭이 메모리 장치에 입력되어 데이터 출력회로로 전달될 때까지 메모리 장치의 내부 회로에 의해 지연되는 값을 보정하기 위한 회로이다. 지연고정루프 회로는 시스템 클럭이 반 도체 메모리 장치의 클럭 입력버퍼 및 클럭신호 전송라인등에 의해 지연되는 시간을 찾아내고, 찾아낸 값에 대응하여 시스템 클럭을 지연시켜 데이터 출력회로로 출력한다. 즉, 지연고정루프 회로에 의해서, 메모리 장치에 입력된 시스템 클럭은 지연값이 일정하게 고정된 상태로 데이터 출력회로로 전달되는 것이다. 데이터 출력회로는 지연고정된 클럭에 동기시켜 데이터를 출력하며, 외부에서는 시스템 클럭에 정확하게 동기되어 데이터가 출력되는 것으로 판단하게 되는 것이다.
실제 동작은 데이터가 출력되어야 하는 시점보다 한 주기 앞 선 어떤 결정된 시점에서 지연고정루프 회로에서 출력되는 지연고정클럭이 출력버퍼에 전달되고, 전달된 지연고정클럭에 동기시켜 데이터를 출력하게 된다. 따라서 시스템 클럭이 메모리 장치의 내부회로에 의해 지연되는 만큼보다 더 빠르게 데이터를 출력시키는 것이 되는 것이다. 이렇게 함으로서, 메모리 장치의 외부에서는 메모리 장치에 입력된 시스템 클럭의 라이징 에지와 폴링에지에 각각 정확하게 동기되어 데이터가 출력되는 것처럼 보이는 것이다. 결국 지연고정루프 회로는 데이터를 얼마만큼 더 빨리 출력시켜야 메모리 장치의 내부에서 시스템 클럭의 지연값을 보정할 수 있는지 찾아내는 회로이다.
반도체 메모리 장치는 지연고정루프 회로에서 출력되는 지연고정된 클럭을 이용하여 내부적으로 출력될 데이터를 준비한 다음, 지연고정된 클럭에 동기시켜 데이터를 외부로 출력시키고 있다. 반도체 메모리 장치에 입력되는 시스템 클럭의 천이시점과 데이터가 출력되는 타이밍과의 관계를 tAC 라고 일반적으로 표기한다. 따라서 반도체 메모리 장치가 tAC를 조정하기 위해서는 지연고정된 클럭의 출력타 이밍을 조절해야 한다. 그러다 보니, 데이터를 내부적으로 처리하는데 필요한 타이밍도 어긋나게 되어, 예정된 타이미에 데이터를 출력시키는데 문제가 생기고 있다.
본 발명은 용이하게 tAC를 조정할 수 있는 반도체 메모리 장치를 제공함을 목적으로 한다.
본 발명은 출력 데이터를 처리하는데 필요한 타이밍은 충분히 확보하면서도 tAC를 쉽게 조정할 수 있는 반도체 메모리 장치를 제공함을 목적으로 한다.
본 발명은 지연고정동작을 통해 지연고정된 클럭을 생성하는 지연고정루프 회로; tAC 타이밍을 제어하기 위해, 상기 지연고정된 클럭의 지연값을 조절하여 전달하기 위한 tAC 제어부; 상기 지연고정된 클럭을 응답하여, 데이터래치 기준신호를 생성하는 기준신호 생성부; 및 상기 데이터래치 기준신호에 응답하여 메모리 코어영역으로부터 제공되는 출력데이터를 래치하고, 상기 tAC 제어부에서 출력되는 클럭에 응답하여 데이터를 출력하는 데이터출력블럭을 구비하는 반도체 메모리 장치를 제공한다.
또한 본 발명은 지연고정동작을 통해 지연고정된 클럭을 생성하는 단계; tAC 타이밍을 제어하기 위해, 상기 지연고정된 클럭의 지연값을 조절하여 출력하는 단계; 상기 지연값이 조절된 지연고정된 클럭에 응답하여 데이터 출력인에이블 신호 를 생성하는 단계; 상기 지연고정된 클럭에 응답하여 메모리 코어영역으로부터 제공되는 출력데이터를 래치하는 단계; 및 상기 데이터 출력인에이블 신호에 응답하여 상기 래치된 데이터를 출력하는 단계를 포함하는 반도체 메모리 장치의 구동방법을 제공한다.
또한 본 발명은 지연고정동작을 통해 지연고정된 클럭을 생성하는 지연고정루프 회로; tAC 타이밍을 제어하기 위해, 상기 지연고정된 클럭의 지연값을 조절하여 전달하기 위한 tAC 제어부; 상기 지연고정된 클럭을 응답하여, 데이터래치 기준신호를 생성하는 기준신호 생성부; 및 상기 데이터래치 기준신호에 응답하여 메모리 코어영역으로부터 제공되는 출력데이터를 래치하고, 상기 tAC 제어부에서 출력되는 클럭에 응답하여 데이터를 출력하는 데이터출력블럭; 및 상기 출력데이터 래치부의 동작타이밍을 제어하기 위해 상기 지연고정된 클럭의 지연값을 조절하여 상기 출력데이터 래치부로 출력하는 래치타이밍조절부를 구비하는 반도체 메모리 장치를 제공한다.
또한 본 발명은 지연고정동작을 통해 지연고정된 클럭을 생성하는 단계; tAC 타이밍을 제어하기 위해, 상기 지연고정된 클럭을 제1 지연값으로 조절하여 출력하는 단계; 상기 제1 지연값으로 조절된 지연고정된 클럭에 응답하여 데이터 출력인에이블 신호를 생성하는 단계; 상기 출력데이터 래치부의 동작타이밍을 제어하기 위해 상기 지연고정된 클럭을 제2 지연값으로 조절하는 단계; 상기 제2 지연값으로 조절된 지연고정된 클럭에 응답하여 메모리 코어영역으로부터 제공되는 출력데이터를 래치하는 단계; 및 상기 데이터 출력인에이블 신호에 응답하여 상기 래치된 데 이터를 출력하는 단계를 포함하는 반도체 메모리 장치의 구동방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도1은 반도체 메모리 장치의 블럭도이다.
도1을 참조하여 살펴보면, 반도체 메모리 장치는 지연고정루프 회로(10), 제1 클럭드라이버(20A), 제2 클럭드라이버(20B), 제3 클럭드라이버(20C), 제1 데이터 출력제어부(30A), 제2 데이터 출력제어부(30B), 제1 데이터 출력회로(40A), 제2 데이터 출력회로(40B), 데이터 래치제어부(60), 데이터 정렬 제어부(70), 제1 파이프 래치부(80A), 제2 파이프 래치부(80B), 제1 기준클럭 생성부(90A), 제2 기준클럭 생성부(90B)를 구비한다.
지연고정루프 회로(10)는 시스템 클럭(EXTCLK)을 입력받아 제1 지연고정된 클럭(RCLKDLL, FCLKDLL)과, 제2 지연고정된 클럭(RCLKDLLOE, FCLKDLLOE)을 출력한다. 제1 지연고정된 클럭(RCLKDLL, FCLKDLL)과, 제2 지연고정된 클럭(RCLKDLLOE, FCLKDLLOE)는 같은 타이밍을 가지는 신호이며, 각각 사용되는 영역이 다름으로 인해 지연고정루프 회로(10)에서 다르게 출력하는 것이다. 제1 클럭드라이버(20A), 제2 클럭드라이버(20B) 및 제3 클럭드라이버(20C)는 제1 지연고정된 클럭(RCLKDLL, FCLKDLL)을 입력받아 드라이빙 능력을 증가시켜 출력한다.
제1 데이터 출력제어부(30A)는 제1 클럭드라이버(20A)에서 출력되는 클 럭(FCKDLL, RCKDLL)과 제1 기준클럭생성부에서 제공되는 기준클럭을 이용하여 데이터 출력인에이블 신호(FCKDO,RCKDO)와, 데이터 스트로브 신호를 생성하기 위한 프리앰블과 포스트앰블 구간을 알려주는 제어신호(QSEN_PRE, QSEN)를 생성한다. 제2 데이터 출력제어부(30B)는 제1 데이터 출력제어부(30A)와 유사한 동작을 수행한다. 제1 데이터 출력회로(40A)는 제어신호(QSEN_PRE, QSEN)와 데이터 출력인에이블 신호(FCKDO,RCKDO)를 이용하여 데이터 스트로브신호(DQS)를 생성하고, 제1 파이프 래치(80A)로부터 제공되는 데이터(FDO,RDO)를 데이터 출력인에이블 신호(FCKDO,RCKDO)에 응답하여 외부로 출력한다. 제2 데이터 출력회로(40B)는 제1 데이터 출력회로(40A)와 유사한 동작을 수행한다.
제1 파이프 래치부(80A)는 메모리 코어영역에서 제공되는 데이터를 구비하고 있는 파이프라인을 통해 래치하고, 래치된 데이터를 제1 데이터 출력회로(40A)로 출력한다. 제2 파이프 래치부(80B)도 제1 파이프 래치부(80A)와 유사한 동작을 수행한다. 데이터 래치 제어부(60)는 제1 및 제2 파이프 래치부(80A,80B)가 데이터를 입력받아 래치하고 출력하도록 제어한다. 구체적으로 제3 클럭드라이버에서 출력되는 클럭(RCLKDLL)에 제1 기준클럭생성부(90A)에서 출력되는 기준클럭의 천이시점을 동기시켜 제1 및 제2 파이프래치부(80A,80B)로 출력한다.
데이터 정렬 제어부(70)는 제1 및 제2 파이프 래치부(80A,80B)에 래치된 다수의 데이터중 제1 및 제2 파이프 래치부(80A,80B)에서 출력되어야 하는 데이터의 순서를 제어한다. 제1 기준클럭생성부(90A)는 제2 지연고정된 클럭(RCLKDLLOE, FCLKDLLOE)을 입력받아 제1 데이터 출력제어부(30A), 제2 데이터 출력제어부(30B), 데이터 래치 제어부(60), 데이터 정렬 제어부(70)가 동작할 수 있는 기준클럭을 생성하여 공급한다. 제2 기준클럭 생성부(90B)는 제2 지연고정된 클럭(RCLKDLLOE, FCLKDLLOE)을 입력받아 데이터 정렬제어부(70)가 동작하는 데 필요한 기준클럭을 생성한다.
따라서 지연고정루프 회로에서 출력되는 제1 지연고정된 클럭(RCLKDLL, FCLKDLL)은 결국 데이터를 외부로 출력시키는 기준클럭이 되고, 제2 지연고정된 클럭(RCLKDLLOE, FCLKDLLOE)은 데이터를 외부로 출력시키기 위해 준비하는 동작에 사용된다. 구체적으로, 제1 지연고정된 클럭(RCLKDLL, FCLKDLL)은 제1 클럭드라이버(20A), 제2 클럭드라이버(20B), 제1 데이터 출력제어부(30A), 제2 데이터 출력제어부(30B)에서 사용되는 것이고, 제2 지연고정된 클럭(RCLKDLLOE, FCLKDLLOE)은 제1 기준클럭 생성부(90A), 제2 기준클럭 생성부(90B)에서 사용되는 것이다. 제3 클럭드라이버(20C), 데이터 래치제어부(60), 데이터 정렬 제어부(70), 제1 파이프 래치부(80A), 제2 파이프 래치부(80B), 제1 기준클럭 생성부(90A)에서 출력되는 기준클럭을 이용하는 블럭들이다.
도2는 도1에 도시된 지연고정루프 회로의 블럭도이다.
도2를 참조하여 살펴보면, 지연고정루프 회로(10)는 클럭버퍼(11), 딜레이부(12), tAC 제어부(13), 지연모델(14), 위상비교부(15), 딜레이제어부(16), DLL 클럭드라이버(17)를 구비한다. 데이터 출력블럭은 도1에 도시된 모든 회로를 통칭하여 나타낸 것이다. 도2에 도시된 지연고정루프 회로는 일반적으로 당업자에게 널리 알려진 지연고정루프 회로이기 때문에, 자세한 동작설명은 생략한다. 도2의 지 연고정루프 회로에서 지연고정동작을 수행하여 제1 지연고정된 클럭(RCLKDLL, FCLKDLL)과 제2 지연고정된 클럭(RCLKDLLOE, FCLKDLLOE)을 생성하고, 이를 이용하여 데이터 출력블럭은 외부로 데이터를 출력하게 된다. 여기서 지연고정동작이란 지연고정된 클럭 제1 지연고정된 클럭(RCLKDLL, FCLKDLL)과 제2 지연고정된 클럭(RCLKDLLOE, FCLKDLLOE)을 생성하는 과정을 말하는 것으로, 지연고정된 클럭에 동기시켜 데이터를 출력시키게 되면, 외부에서 입력되는 시스템 클럭의 천이에 동기되어 데이터가 외부로 출력되는 것으로 보이게 된다.
tAC 제어부(13)는 입력되는 제어신호(DLYINC,DLYDEC)를 이용하여 지연모델에서 모델링된 지연값을 제어한다. 전술한 바와 같이 tAC는 클럭의 천이시점과 데이터의 출력시점간의 타이밍을 나타내는 것이다. 데이터 출력부에서 출력되는 데이터가 예정된 tAC 값에 맞지 않으면, tAC 제어부(13)를 통해 지연모델(14)에서 모델링된 지연값을 조절하고, 그로 인하여 결국 제1 지연고정된 클럭(RCLKDLL, FCLKDLL)과 제2 지연고정된 클럭(RCLKDLLOE, FCLKDLLOE)의 출력시점이 조절된다. 따라서 데이터 출력부를 통해 출력되는 데이터의 출력타이밍이 조절되어 틀어진 tAC가 맞추어지게 되는 것이다.
도3은 도1에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도이다. 도3에는 버스트길이가 4인 경우에서 각각 카스레이턴시가 3인 경우와 4인 경우에 대해서 도1의 반도체 메모리 장치의 동작이 도시되어 있다. 버스트길이는 반도체 메모리 장치가 한번의 데이터 억세스시에 출력하는 데이터의 수이고, 카스레이턴시는 명령어가 입력되고 난 이후에 데이터가 출력될 때까지의 클럭수를 나타내는 것이 다.
외부에서 입력되는 시스템 클럭(EXTCLK)을 이용하여 반도체 메모리 장치의 내부에서 내부클럭(CLKP4)이 생성된다. 실제로는 이 내부클럭(CLKP4)을 이용하여 제1 지연고정된 클럭(RCLKDLL, FCLKDLL)과 제2 지연고정된 클럭(RCLKDLLOE, FCLKDLLOE)이 생성된다. 한편으로 리드명령어가 입력되고, 그에 대응하여 리드명령어신호(CASP6_RD)가 생성된다. 라이트감지신호(WT10RBTA11)는 리드동작과 라이트동작을 구별하기 위한 신호로서, 리드동작시에는 로우레벨로 유지되는 신호이다. 리드동작신호(YBSTA1)는 리드명령을 수행하는 구간을 정해주기 위한 신호이다.
다수의 구간신호(OE00 ~ OE40)는 데이터 래치제어부(60)의 내부에서 생성되는 신호이다. 먼저 제1 구간신호(OE00)는 리드명령어신호(CASP6_RD)와 리드동작신호(YBSTA1)에 의해 동기되어 생성된다. 나머지 구간신호(OE10 ~ OE40)는 제1 구간신호(OE00)를 제2 지연고정된 클럭(RCLKDLLOE, FCLKDLLOE)의 천이에 응답하여 순차적으로 생성한 신호들이다. 데이터 출력인에이블 신호(ROUTEN, FOUTEN)는 데이터 래치제어부(60)에서 제1 및 제2 파이프라인(80A,80B)에서 데이터를 출력되도록 제어하는 신호이다.
제1 기준클럭생성부(90A)는 다수의 구간신호(OE00 ~ OE40)중 카스레이턴시에 대응하는 구간신호를 선택하여 기준신호로 출력데이터 래치부(60)으로 출력한다. 데이터 래치제어부(60)는 기준신호를 이용하여 데이터 출력인에이블 신호(ROUTEN, FOUTEN)를 생성한다. 만약 카스레이턴시가 3이고, 버스트길이가 4인 경우, 리드명령어(RD)가 입력되고, 3번째 시스템클럭(EXTCLK)에 동기되어 4개의 데이터(D0 ~ D3)가 연속해서 출력된다. 만약 카스레이턴시가 4이고, 버스트길이가 4인 경우, 리드명령어(RD)가 입력되고, 4번째 시스템클럭(EXTCLK)에 동기되어 4개의 데이터(D0 ~ D3)가 연속해서 출력되는 것을 알 수 있다.
도4는 도1에 도시된 반도체 메모리 장치의 문제점을 나타내는 파형도이다.
전술한 바와 같이, tAC의 값이 스펙과 다를 때 지연고정루프 회로에 구비되는 tAC 제어부를 통해 제1 지연고정된 클럭(RCLKDLL, FCLKDLL)과 제2 지연고정된 클럭(RCLKDLLOE, FCLKDLLOE)의 출력타이밍을 조절하게 된다. 도1에 도시된 반도체 메모리 장치는 tAC값을 조절하게 되면, 제1 지연고정된 클럭(RCLKDLL, FCLKDLL)과 제2 지연고정된 클럭(RCLKDLLOE, FCLKDLLOE)의 출력타이밍이 모두 변하게 된다. 제2 지연고정된 클럭(RCLKDLLOE, FCLKDLLOE)는 출력데이터를 준비하는데 사용되는 클럭이기 때문에, 제2 지연고정된 클럭(RCLKDLLOE, FCLKDLLOE)의 지연값을 조절하게 되면, 반도체 메모리 장치가 내부적으로 출력데이터를 예정된 타이밍에 준비할 수 없게 된다.
도4의 우측에 도시된 경우처럼 tAC의 값을 줄이기 위해, 제1 지연고정된 클럭(RCLKDLL, FCLKDLL)과 제2 지연고정된 클럭(RCLKDLLOE, FCLKDLLOE)의 천이타이밍을 레프터쪽으로 쉬프터시키게 되면, 구간신호(OE10)가 생성되는 타이밍이 예정된 타이밍보다 한 클럭주기 뒤에 생기게 된다. 따라서 그로 인해 데이터가 출력되는 타이밍도 예정된 타이밍보다 한 클럭 뒤에서 생성되어 카스레이턴시보다 한 클럭 더 늦게 데이터가 출력된다. 즉 카스레이턴시가 3인 경우 리드명령어가 입력된 이후 3번째 클럭의 천이시점에 데이터가 출력되지 못하고, 4번째 천이시점에 출력되 는 것이다.
첫번째 구간신호(OE00)는 리드신호(CASP6_RD)에 응답하여 생성되는데, 이후에 구간신호(OE10)부터는 제2 지연고정된 클럭(RCLKDLLOE, FCLKDLLOE)의 천이타이밍에 동기되어 생성이 된다. 따라서 제2 지연고정된 클럭(RCLKDLLOE, FCLKDLLOE)의 천이타이밍에 변동이 생기면, 즉, 제2 지연고정된 클럭(RCLKDLLOE)의 예정된 천이타이밍이 너무 빨라지면, 제2 지연고정된 클럭(RCLKDLLOE)의 예정된 천이타이밍에 두번째 구간신호(OE10)가 생성되지 못하는 것이다. 결국, 도1의 반도체 메모리 장치는 tAC를 조정하는 과정에서 제1 지연고정된 클럭(RCLKDLL, FCLKDLL)과 제2 지연고정된 클럭(RCLKDLLOE, FCLKDLLOE)의 지연값이 같이 조정되기 때문에 전술한 결함이 언제든지 생길 수 있는 것이다.
본 발명은 tAC를 조정하는 과정에서 제1 지연고정된 클럭(RCLKDLL, FCLKDLL)의 지연값은 변화시키고, 제2 지연고정된 클럭(RCLKDLLOE, FCLKDLLOE)의 지연값은 변하지 않는 반도체 메모리 장치를 제안한다.
도5는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 블럭도이다.
도5를 참조하여 살펴보면, 본 실시예에 따른 반도체 메모리 장치는 지연고정루프 회로(100), tAC 제어부(100A), 데이터출력블럭(1000)과, 기준클럭생성부(2000)을 구비한다. 데이터출력블럭(1000)은 데이터 출력타이밍제어부(1100), 출력데이터 래치부(1200), 데이터 스트로브 신호 생성부(1300), 데이터 출력버퍼(1400)를 구비한다.
지연고정루프 회로(100)는 지연고정된 동작을 통해 제1 지연고정된 클 럭(RCLKDLL, FCLKDLL)과 제2 지연고정된 클럭(RCLKDLLOE, FCLKDLLOE)을 생성한다. tAC 제어부(100A)는 제어신호(DLYINC,DLYDEC)에 응답하여 제1 지연고정된 클럭(RCLKDLL, FCLKDLL)의 지연값을 조절하여 보정된 클럭(RDLL,FDLL)을 출력한다. tAC 제어부(100A)는 tAC 타이밍을 조절하기 위한 것이다. tAC 제어부(100A)는 보정된 클럭(RDLL,FDLL)을 지연값을 조절함으로서, 데이터 출력블럭(1000)에서 출력하는 데이터의 출력타이밍을 조절하는 것이다.
기준클럭 생성부(2000)는 제2 지연고정된 클럭(RCLKDLLOE, FCLKDLLOE)을 입력받아 기준클럭(OE)을 생성한다. 출력데이터 래치부(1200)는 기준클럭(OE)을 tAC 제어부(100A)에서 제공되는 클럭(RDLL,FDLL)에 동기시켜 메모리 코어영역에서 제공되는 데이터(GIO)를 래치하고, 데이터 출력부(1400)로 출력한다. 데이터 출력부(1400)는 데이터 출력인에이블신호(FCKDO,RCKDO)에 응답하여 출력데이터 래치부(1200)에서 제공되는 데이터(FDO,RDO)를 입력받아 출력한다. 데이터 스트로브 신호 생성부(1300)는 데이터 출력타이밍 제어부(1100)로부터 프리앰블과 포스트앰블 구간을 알려주는 제어신호(QSEN_PRE, QSEN)와 데이터 출력인에이블신호(FCKDO,RCKDO)를 입력받아 데이터 스트로브신호(DQS)를 생성한다.
따라서 본 실시예에 따른 반도체 메모리 장치는 지연고정루프 회로에서 실질적으로 같은 타이밍에 천이되는 제1 지연고정된 클럭(RCLKDLL, FCLKDLL)과 제2 지연고정된 클럭(RCLKDLLOE, FCLKDLLOE)을 생성한 이후에, 제1 지연고정된 클럭(RCLKDLL, FCLKDLL)의 지연값은 tAC 제어부에서 조절하여, 조절된 신호를 이용하여 데이터 출력인에이블신호(FCKDO,RCKDO)를 생성하게 된다. 한편으로, 제2 지연고 정된 클럭(RCLKDLLOE, FCLKDLLOE)는 출력데이터 래치부(2000)에서 데이터를 래치하고, 데이터 출력부(420)로 전달하는데 기준신호로 사용된다.
따라서, tAC 값을 조정하기 위해 제1 지연고정된 클럭(RCLKDLL, FCLKDLL)의 지연값을 조절하더라도, 출력 데이터 래치부에서 데이터를 래치하고 처리하는 데 사용되는 제2 지연고정된 클럭(RCLKDLLOE, FCLKDLLOE)의 지연값은 변하지 않기 때문에 기준클럭 생성부(2000)에서 출력되는 기준클럭(OE)의 출력타이밍은 도1의 반도체 메모리 장치와 달리 예정된 타이밍에 출력할 수 있게 된다. 따라서 내부적으로 데이터를 처리하는 동작마진은 변하지 않으면서 tAC 값을 조절 할 수 있는 것이다.
도6은 본 발명의 바람직한 제2 실시예에 다른 반도체 메모리 장치의 블럭도이다.
도6을 참조하여 살펴보면, 제2 실시예에 따른 반도체 메모리 장치는 지연고정루프 회로(100), 제1 클럭드라이버(200A), 제2 클럭드라이버(200B), 제3 클럭드라이버(200C), 제1 데이터 출력제어부(300A), 제2 데이터 출력제어부(300B), 제1 데이터 출력회로(400A), 제2 데이터 출력회로(400B), 데이터 래치제어부(600), 데이터 정렬 제어부(700), 제1 파이프 래치부(800A), 제2 파이프 래치부(800B), 제1 기준클럭 생성부(900A), 제2 기준클럭 생성부(900B)를 구비한다. 도6에 도시된 회로블럭은 도1에 도시된 회로블럭들과 실질적으로 같은 동작을 수행하기 때문에 자세한 설명은 생략한다. tAC 제어부(100A)는 제1 지연고정된 클럭(RCLKDLL,FCLKDLL)의 지연값을 조절하여 지연값이 보정된 클럭(RDLL,FDLL)을 생성하여 출력한다.
또한 도5에 도시된 제1 클럭드라이버(200A), 제2 클럭드라이버(200B), 제1 데이터 출력제어부(300A), 제2 데이터 출력제어부(300B)가 데이터 출력 타이밍제어부(1100)의 역할을 하게 된다. 도5에 도시된 제3 클럭드라이버(200C), 데이터 래치제어부(600), 데이터 정렬 제어부(700), 제1 파이프 래치부(800A), 제2 파이프 래치부(800B)는 출력데이터 래치부(1200)의 역할을 한다. 또한 도6의 데이터 출력회로(400A,400B)는 각각 데이터 스트로브신호 생성부(1300)와 데이터 출력부(1400)를 포함하고 있는 회로블럭들이다. 제1 기준클럭 생성부(900A)와 제2 기준클럭 생성부(900B)는 기준클럭 생성부(2000)의 역할을 한다.
도7은 도6에 도시된 지연고정루프 회로를 나타내는 블럭도이다.
도7에 도시된 바와 같이, 지연고정루프 회로(100)는 클럭버퍼(110), 딜레이부(120), tAC 제어부(130), 지연모델(140), 위상비교부(150), 딜레이제어부(160), DLL 클럭드라이버(170)를 구비한다. 데이터 출력블럭은 도6에 도시된 모든 회로를 통칭하여 나타낸 것이다. 지연고정루프 회로(100)에서 지연고정동작을 수행하여 제1 지연고정된 클럭(RCLKDLL, FCLKDLL)과 제2 지연고정된 클럭(RCLKDLLOE, FCLKDLLOE)을 생성하고, 이를 이용하여 데이터 출력블럭은 외부로 데이터를 출력하게 된다.
도8은 도6에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도이다. 버스트길이가 4이고, 카스레이턴시가 3인 경우에 도8의 우측에 있는 경우는 시스템 클럭의 천이시점에 비해 데이터의 출력타이밍이 라이트쪽으로 쉬프트되어 있는 경우이다. 이런 경우 데이터의 출력타이밍을 레프트시프트 쪽으로 이동시킨다. 이 경 우 본 실시예에 따른 반도체 메모리 장치는 tAC 조정을 위해 내부적으로 제1 지연고정된 클럭(RCLKDLL, FCLKDLL)의 지연값을 조절하더라도 제2 지연고정된 클럭(RCLKDLLOE, FCLKDLLOE)의 지연값은 변화하지 않기 때문에 내부적으로 데이터를 처리하는 동작마진은 줄어들지 않는다. 내부의 구간신호(OE00 ~ OE40)들은 tAC값 조정 이후라도 이전과 같은 타이밍에 생성되기 때문에, 출력데이터 래치부(2000)에서 예정된 타이밍에 데이터를 데이터 출력부(420)으로 전달할 수 있다. 따라서 tAC가 조정된 상태에서 예정된 타이밍에 데이터를 외부로 출력할 수 있다.
도9는 본 발명의 바람직한 제3 실시예에 따른 반도체 메모리 장치의 블럭도이다.
도9에 도시된 반도체 메모리 장치는 도6의 반도체 메모리 장치에서 데이터 래치타이밍 제어부(100C)를 추가로 구비한 것이 특징이다. 데이터 래치타이밍 제어부(100C)는 지연고정루프 회로에서 출력되는 제2 지연고정된 클럭(RCLKDLLOE, FCLKDLLOE)의 지연값을 조절하여 출력한다. 이와 같이 지연고정루프에서 출력되는 제1 지연고정된 클럭(RCLKDLL, FCLKDLL)의 지연값과 제2 지연고정된 클럭(RCLKDLLOE, FCLKDLLOE)의 지연값을 다르게 제어함으로서, 내부적으로 데이터의 처리타이밍과 데이터 출력타이밍을 최적으로 유지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의해서 출력데이터를 처리하기 위한 동작마진은 충분히 확보하면서 tAC 타이밍은 효과적으로 조정할 수 있게 되었다. 따라서 반도체 메모리 장치가 보다 신뢰성있게 예정된 타이밍에 데이터를 출력시킬 수 있게 되었다.

Claims (10)

  1. 지연고정동작을 통해 지연고정된 클럭을 생성하는 지연고정루프 회로;
    tAC 타이밍을 제어하기 위해, 상기 지연고정된 클럭의 지연값을 조절하여 전달하기 위한 tAC 제어부;
    상기 지연고정된 클럭을 응답하여, 데이터래치 기준신호를 생성하는 기준신호 생성부; 및
    상기 데이터래치 기준신호에 응답하여 메모리 코어영역으로부터 제공되는 데이터를 래치하고, 상기 tAC 제어부에서 출력되는 클럭에 응답하여 상기 데이터를 출력하는 데이터출력블럭
    를 구비하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 데이터출력블럭은,
    상기 tAC 제어부에서 출력되는 클럭에 응답하여 데이터 출력인에이블 신호를 생성하는 데이터 출력타이밍 제어부;
    상기 지연고정된 클럭을 응답하여 메모리 코어영역으로부터 제공되는 출력데이터를 래치하기 위한 출력데이터 래치부;
    상기 데이터 출력인에이블 신호에 응답하여 상기 출력데이터 래치부에 래치된 데이터를 출력하는 데이터출력부; 및
    상기 데이터 출력타이밍 제어부로부터 제공되는 데이터 출력타이밍신호를 이용하여 데이터 스트로브 신호를 생성하는 데이터 스트로브신호 생성부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 tAC 제어부는
    퓨즈옵션을 통해 지연값을 조절하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 출력데이터 래치부는
    상기 메모리 코어로부터 데이터를 입력받아 래치하기 위한 파이프래치부;
    상기 파이프래치부가 데이터를 래치하고, 출력하는 동작을 제어하기 위한 데이터 래치 제어부; 및
    상기 파이프래치부에서 래치된 다수의 데이터중 출력되는 순서를 제어하기 위한 데이터 정렬제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 지연고정동작을 통해 지연고정된 클럭을 생성하는 단계;
    tAC 타이밍을 제어하기 위해, 상기 지연고정된 클럭의 지연값을 조절하여 출력하는 단계;
    상기 지연값이 조절된 지연고정된 클럭에 응답하여 데이터 출력인에이블 신호를 생성하는 단계;
    상기 지연고정된 클럭에 응답하여 메모리 코어영역으로부터 제공되는 출력데이터를 래치하는 단계; 및
    상기 데이터 출력인에이블 신호에 응답하여 상기 래치된 데이터를 출력하는 단계
    를 포함하는 반도체 메모리 장치의 구동방법.
  6. 지연고정동작을 통해 지연고정된 클럭을 생성하는 지연고정루프 회로;
    tAC 타이밍을 제어하기 위해, 상기 지연고정된 클럭의 지연값을 조절하여 전달하기 위한 tAC 제어부;
    상기 지연고정된 클럭을 응답하여, 데이터래치 기준신호를 생성하는 기준신호 생성부; 및
    상기 데이터래치 기준신호에 응답하여 메모리 코어영역으로부터 제공되는 출력데이터를 래치하고, 상기 tAC 제어부에서 출력되는 클럭에 응답하여 데이터를 출 력하는 데이터출력블럭; 및
    상기 출력데이터 래치부의 동작타이밍을 제어하기 위해 상기 지연고정된 클럭의 지연값을 조절하여 상기 출력데이터 래치부로 출력하는 래치타이밍조절부
    를 구비하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 데이터 출력블럭은,
    상기 tAC 제어부에서 출력되는 클럭에 응답하여 데이터 출력인에이블 신호를 생성하는 데이터 출력타이밍 제어부;
    상기 지연고정된 클럭을 응답하여 메모리 코어영역으로부터 제공되는 출력데이터를 래치하기 위한 출력데이터 래치부;
    상기 데이터 출력인에이블 신호에 응답하여 상기 출력데이터 래치부에 래치된 데이터를 출력하는 데이터출력부; 및
    상기 데이터 출력타이밍 제어부로부터 제공되는 데이터 출력타이밍신호를 이용하여 데이터 스트로브 신호를 생성하는 데이터 스트로브신호 생성부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 tAC 제어부는
    퓨즈옵션을 통해 지연값을 조절하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 출력데이터 래치부는
    상기 메모리 코어로부터 데이터을 입력받아 래치하기 위한 파이프래치부;
    상기 파이프래치부가 데이터를 래치하고 출력하는 동작을 제어하기 위한 데이터 래치 제어부; 및
    상기 파이프래치부에서 래치된 다수의 데이터중 출력되는 순서를 제어하기 위한 데이터 정렬제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 지연고정동작을 통해 지연고정된 클럭을 생성하는 단계;
    tAC 타이밍을 제어하기 위해, 상기 지연고정된 클럭을 제1 지연값으로 조절하여 출력하는 단계;
    상기 제1 지연값으로 조절된 지연고정된 클럭에 응답하여 데이터 출력인에이블 신호를 생성하는 단계;
    상기 출력데이터 래치부의 동작타이밍을 제어하기 위해 상기 지연고정된 클 럭을 제2 지연값으로 조절하는 단계;
    상기 제2 지연값으로 조절된 지연고정된 클럭에 응답하여 메모리 코어영역으로부터 제공되는 출력데이터를 래치하는 단계; 및
    상기 데이터 출력인에이블 신호에 응답하여 상기 래치된 데이터를 출력하는 단계
    를 포함하는 반도체 메모리 장치의 구동방법.
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