JP2007141383A - 半導体記憶装置 - Google Patents

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Abstract

【課題】ＰＶＴ依存性を小さく抑えて安定した遅延量で信号を遅延させる。
【解決手段】基準信号生成部１７は、ＣＫ入力端子１００からＣＫ信号を入力し、モードデコーダ１１からＲＥＦコマンドを入力するごとにＣＫ信号のＣＫ周期相当の基準遅延量を示す基準信号を生成する。遅延部１８は、基準信号生成部１７から基準信号を入力し、基準遅延量の自然数倍の遅延量で入力信号であるＡＣＴコマンドを遅延させ、出力信号であるセンスアンプ活性化（ＳＡＥ）信号を出力する。
【選択図】図１

Description

本発明は、遅延時間の製造プロセス（Ｐ）、電源電圧（Ｖ）、及び、温度（Ｔ）への依存性（ＰＶＴ依存性）を抑制して信号を制御することができる半導体記憶装置に関する。
特許文献１では、ロー系活性化信号ｒａｓに所定の遅延時間を与えラッチイネーブル信号ｌｅを生成する遅延回路を備えたメモリデバイスが提案されている。特許文献１の遅延回路では遅延時間（ｔ１＋ｔ２）は、外部駆動電圧Ｖｄｄが大きくなった場合にはワード線の電位が立ち上がってから２本のビット線間にセンスアンプで増幅するのに十分な電位差が開くまでの時間であるＷＬ−ＬＥ間隔より短くならない。すなわち、特許文献１の遅延回路は、電圧変動に伴う遅延時間が短くなるような変動を抑制する。一方、外部駆動電圧Ｖｄｄが小さくなると遅延時間が長くなり、その上限は抑制されない。
特開２０００−２８５６７２
特許文献１の遅延回路は電圧変動に伴い遅延時間が長くなるような変動を抑制することができず、加えて、遅延時間の製造プロセス及び温度への依存性を抑制することができない。特許文献１のメモリデバイスは、遅延回路単独で遅延時間を調整するためＰＶＴ依存性を小さくすることに限界があり、遅延時間の変動が大きくなる問題がある。そこで、本発明は、ＰＶＴ依存性を抑えて安定した遅延量で信号を遅延させる半導体記憶装置を提供することを目的とする。
本課題を解決する半導体記憶装置は、クロック信号に基づいてクロック周期相当の基準遅延量を示す基準信号を生成する基準信号生成部と、基準信号で示される基準遅延量の自然数倍の遅延量で入力信号を遅延させる遅延部とを備える。
本半導体記憶装置によれば、クロック周期相当の基準遅延量を示す基準信号を用いることにより、ＰＶＴ依存性を抑えて安定した遅延量で信号を遅延させることができる。
図１の構成図に示すように半導体記憶装置１は、Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＤＤＲ−ＳＤＲＡＭ）であり、メモリセルアレイ１０とモードデコーダ１１とモードレジスタセット信号ラッチ部１２とデコーダ１３とローアドレスラッチ部１４とロー（Ｒｏｗ）制御回路１５とローデコーダ（Ｒｏｗ−ＤＥＣ）１６と基準信号生成部１７と遅延部１８とセンスアンプ（Ｓ．Ａ．）１９とカラムアドレスラッチ部２０とカラム（Ｃｏｌｕｍｎ）制御回路２１とカラムデコーダ（Ｃｏｌｕｍｎ−ＤＥＣ）２２とメインアンプ（ＭＡＭＰ）２３と出力レジスタ（ＦＩＦＯ）２４と入出力ドライバ２５とＤＬＬ（Ｄｅｌａｙ−Ｌｏｃｋｅｄ Ｌｏｏｐ）２６とＣＫ入力端子１００とコマンド入力端子１０１とアドレス入力端子１０２とデータ入出力端子１０３とを有する。
メモリセルアレイ１０は、複数のダイナミック型のメモリセルがマトリクス状に配列して構成されており、ワード線（ＷＬ：Ｗｏｒｄ Ｌｉｎｅ）により選択されたメモリセルの電位をそれぞれ相補ビット線（ＢＬ：Ｂｉｔ Ｌｉｎｅ）の一方に出力する。なお、本半導体記憶装置１には、バンクアドレスにより選択される８つのバンクごとにメモリセルアレイ１０が設けられている。
モードデコーダ１１は、ＣＫ入力端子１００から入力されるクロック（ＣＫ）信号のサイクルで、コマンド入力端子１０１からローアドレスストローブ（／ＲＡＳ）信号、カラムアドレスストローブ（／ＣＡＳ）信号、ライトイネーブル（／ＷＥ）信号、及び、チップセレクト（／ＣＳ）信号を含む複数の信号を入力し、入力された信号の組み合わせに基づいて、リード（ＲＥＡＤ；Ｒｅａｄ）コマンド、ライト（ＷＲＩＴ；Ｗｒｉｔｅ）コマンド、アクティブ（ＡＣＴ；Ａｃｔｉｖｅ）コマンド、及び、モードレジスタ設定（ＭＲＳ；Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ）コマンド、リフレッシュ（ＲＥＦ；Ｒｅｆｒｅｓｈ）コマンドを含む複数のモードをデコードする。
モードデコーダ１１には、ＡＣＴコマンドが入力されてから１クロック後にＲＥＡＤコマンドが入力される。モードデコーダ１１は、ＡＣＴコマンドが入力されてから時間ｔＲＣＤ経過後に、ＲＥＡＤコマンドを有効とする。本実施形態の半導体記憶装置１では、時間ｔＲＣＤのクロック数と、ＲＥＡＤコマンドを有効としてからデータ入出力端子１０３にデータを出力するまでのクロック数を示すリードレイテンシ（ＣＬ）とが等しくなるように設定されているため、時間ｔＲＣＤを直接入力しなくてもＣＬに基づいてＲＥＡＤコマンドを有効とするタイミングを決定することができる。
モードレジスタセット信号ラッチ部１２は、モードデコーダ１１からＭＲＳコマンドを入力すると、アドレス入力端子１０２から信号を取り込む。ＭＲＳコマンドの入力タイミングでアドレス入力端子１０２に入力される信号にはモードレジスタの設定内容が含まれている。デコーダ１３は、モードレジスタセット信号ラッチ部１２に取り込まれた信号からＣＬをデコードしてモードレジスタに記憶する。
ローアドレスラッチ部１４は、モードデコーダ１１からＡＣＴコマンドを入力されると、アドレス入力端子１０２から信号を取り込む。ＡＣＴコマンドの入力タイミングでアドレス入力端子１０２に入力される信号にはローアドレス信号が含まれている。Ｒｏｗ制御回路１５は、ローアドレスラッチ部１４に取り込まれたローアドレス信号をＲｏｗ−ＤＥＣ１６に送る。また、Ｒｏｗ制御回路１５は、ＲＥＦ信号を入力するとリフレッシュのためのローアドレスを指定するローアドレス信号を生成する。Ｒｏｗ−ＤＥＣ１６は、ローアドレス信号をデコードしてワード線を選択する。選択されたワード線につながるメモリセルから、データがビット線に出力される。
基準信号生成部１７は、ＣＫ入力端子１００からＣＫ信号を入力し、モードデコーダ１１からＲＥＦコマンドを入力するごとにＣＫ信号のＣＫ周期相当の基準遅延量を示す基準信号を生成する。本実施形態の基準遅延量は、ＣＫ周期を離散的に表すものであるためＣＫ周期と完全に一致するものには限られない。なお、基準信号を生成するタイミングは、ＭＲＳコマンドの入力タイミングなど他のタイミングであってもよく、消費電力を抑制するためにはＣＫ信号の周波数を変化させるタイミングであることが好ましい。
遅延部１８は、基準信号生成部１７から基準信号を入力し、基準遅延量の自然数倍の遅延量で入力信号であるＡＣＴコマンドを遅延させ、出力信号であるセンスアンプ活性化（ＳＡＥ）信号を出力する。Ｓ．Ａ．１９は、ＳＡＥ信号を入力するとワード線の選択によりメモリセルから相補ビット線に読み出された微小電位差を増幅する。また、Ｓ．Ａ．１９は、相補ビット線のそれぞれをＩ／Ｏ線に接続するカラムスイッチ（ＹＳ）を有している。ＳＡＥ信号は、ワード線により選択されたメモリセルの電位がビット線に十分に現れる十分な時間が経過した後であって、ビット線の電位をＹＳ動作前に十分に増幅できるタイミングで、Ｓ．Ａ．１９を動作させる。ＳＡＥ信号のタイミングは、ＡＣＴコマンドがモードデコーダ１１に入力されてから遅延部１８に入力されるまでの時間、遅延部１８の遅延時間、及び、ＳＡＥ信号が遅延部１８から出力されてからＳ．Ａ．１９を動作させるまでの時間を考慮した遅延量で、遅延部１８により調整される。
カラムアドレスラッチ部２０は、モードデコーダ１１からＲＥＡＤコマンド又はＷＲＩＴコマンドを入力すると、アドレス入力端子１０２から信号を取り込む。ＲＥＡＤコマンドの入力タイミングでアドレス入力端子１０２に入力される信号にはカラムアドレス信号が含まれている。Ｃｏｌｕｍｎ制御回路２１は、カラムアドレスラッチ部２０に取り込まれたカラムアドレス信号をＣｏｌｕｍｎ−ＤＥＣ２２に送る。Ｃｏｌｕｍｎ制御回路２１は、ＣＬが示すタイミングでデータ入出力端子１０３にデータが出力されるように、カラムアドレス信号をＣｏｌｕｍｕｎ−ＤＥＣ２２に送る。Ｃｏｌｕｍｎ−ＤＥＣ２２は、カラムアドレス信号をデコードしてＳ．Ａ．１９のＹＳを選択し、相補ビット線の信号をＩ／Ｏ線に出力する。
ＭＡＭＰ２３は、相補ビット線からＩ／Ｏ線に読み出した信号をさらに増幅する。ＦＩＦＯ２４は、ＭＡＭＰ２３で増幅された信号をバッファリングして適宜のタイミングで出力する。入出力ドライバ２５は、ＦＩＦＯ２４から出力される信号を増幅してデータ入出力端子１０３に出力する。ＤＬＬ２６は、外部クロックと内部クロックとの時間差を制御することにより、ＣＫ信号に対するデータ入出力及びデータストローブ信号のスキューを調整する。
図２の構成図に示すように基準信号生成部１７は、遅延信号生成部３０と信号比較部３１とエンコーダ３２と基準遅延量保持部３３とを有する。
遅延信号生成部３０は、同様の構造をもつ第０〜第１５の単位遅延回路３００〜３１５を有している。第０の単位遅延回路３００はＣＫ信号を入力し、第０〜第１５の単位遅延回路３００〜３１５はＣＫ信号を順に遅延させることにより、各出力端からそれぞれ第０〜第１５の遅延ＣＫ信号を出力する。第０〜第１５の遅延ＣＫ信号は、遅延量の差が一定であり以下この差を単位遅延量と称する。
信号比較部３１は、同様の構造をもつ第０〜第１５の比較回路３２０〜３３５を有している。第０〜第１５の比較回路３２０〜３３５は、それぞれ、第０〜第１５の遅延ＣＫ信号とＣＫ信号とを比較し、ＣＫ信号に対してＣＫ周期相当遅延している信号を検出する。本実施形態の第０〜第１５の遅延ＣＫ信号は、ＣＫ信号と比較されるまえにオフセット遅延量分だけ遅延されている。
図３に、第０の単位遅延回路３００及び第０の比較回路の一例を示す。第０の単位遅延回路３００は、第１〜第５のＮＡＮＤ回路３４１〜３４５を有する。ＳＩＮから入力されたＣＫ信号は、第１〜第４のＮＡＮＤ回路３４１〜３４４により単位遅延量分だけ遅延されて第０の遅延ＣＫ信号としてＳＯＵＴに出力される。図２の第０〜第１４の単位遅延回路３００〜３１４のＳＯＵＴは、第１〜第１５の単位遅延回路３０１〜３１５のＳＩＮに接続される。なお、ＳＴＯＰＩＮには、基準信号の生成タイミングを決めるＲＥＦコマンドが入力され、Ｈ信号のＲＥＦコマンドが入力されたときに遅延信号生成部３０が動作し、ＲＥＦコマンドが入力されていないとき（Ｌ信号のとき）には遅延信号生成部３０が停止している。第５のＮＡＮＤ回路３４５は、負荷を調整するために設けられている。
図３に示すように、第０の比較回路３２０は、第６〜第８のＮＡＮＤ回路３４６〜３４８とＮＯＴ回路３４９とを有する。第０の遅延ＣＫ信号は、第６のＮＡＮＤ回路３４６によりさらに遅延されて、第７のＮＡＮＤ回路３４７により１周期遅れたＣＫ信号と比較される。すなわち、図２の第０〜第１５の比較回路３２０〜３３５のいずれにおいても、第７のＮＡＮＤ回路３４７でＣＫ信号と比較される信号の遅延量は、単位遅延量の自然数倍に１つの第６のＮＡＮＤ回路３４６の遅延量（オフセット遅延量）分を加えた値をもつ。
図３に示す第６のＮＡＮＤ回路３４６で遅延させた信号が１周期遅れのＣＫ信号よりも半周期以上早く立ち上がる場合には、ＥＤＧＯＵＴにＬ信号が出力される。第６のＮＡＮＤ回路３４６で遅延させた信号が１周期遅れのＣＫ信号よりも半周期差以内で早く立ち上がる場合には、ＥＤＧＯＵＴにＨ信号が出力される。第６のＮＡＮＤ回路３４６で遅延させた信号が１周期遅れのＣＫ信号よりも半周期差以内で遅く立ち上がる場合には、ＥＤＧＯＵＴにＬ信号が出力される。図２に示す第０〜第１４の比較回路３２０〜３３４のＥＤＧＯＵＴは、第１〜第１５の比較回路３２１〜３３５のＥＤＧＩＮに接続される。なお、基準信号の生成中は、第０の比較回路３２０のＥＤＧＩＮにはＨ信号を入力しておく。
第８のＮＡＮＤ回路３４８及びＮＯＴ回路３４９は、前段から入力されるＥＤＧＩＮの値がＨ信号であって、自段のＥＤＧＯＵＴの値がＬ信号である場合にのみＬ信号をＤＥＴＥＣＴに出力し、他の場合にはＨ信号を出力する。すなわち、第６のＮＡＮＤ回路３４６で遅延された信号が１周期遅れのＣＫ信号を最初に追い越すような遅延量で遅延されている箇所を検出することができる。
具体的には、図２に示す第０〜第１５の比較回路３２０〜３３５から出力されるＤＥＴＥＣＴ信号のうち、出力がＬ信号となるＤＥＴＥＣＴ信号を検出することにより、ＣＫ周期相当の基準遅延量だけＣＫ信号を遅延させるために必要な単位遅延量の個数を知ることができる。例えば、第３の比較回路３２３のＤＥＴＥＣＴ信号からＬ信号が出力された場合には、オフセット遅延量に４つの単位遅延量を加えることにより基準遅延量が形成されることがわかる。
図２に示す第０〜第１５の比較回路３２０〜３３５から出力されるＤＥＴＥＣＴ信号がＣＫ周期相当の基準遅延量を示す基準信号となる。基準信号はそのまま遅延部１８へ出力してもよいが、基準信号生成部１７と遅延部１８との距離が離れている場合には配線数を減らすためにエンコードすることが好ましい。エンコーダ３２は、１６個のＤＥＴＥＣＴ信号で構成される基準信号を４ビットの数値データにエンコードする。すなわち、エンコードされた基準信号は、基準遅延量の増減幅である単位遅延量の数で基準遅延量を示している。
基準遅延量保持部３３は、エンコードされた基準信号を保持して遅延部１８へ出力する。基準遅延量保持部３３は、遅延信号生成部３０にＲＥＦコマンドが入力されて新たに基準信号が生成されている間は前回にエンコードされた基準信号をそのまま出力し、新たなＲＥＦ動作の終了後には新たにエンコードされた基準信号を保持して出力する。
半導体記憶装置１は、基準信号生成部３０を設けることにより、ＣＫ信号の周波数が変化した場合に、周波数等のクロック信号に関する情報を入力しなくても、基準信号からＣＫ周期を取得することができる。
図４に示すように遅延部１８は、デコーダ４０と第１〜第６の遅延段４１〜４６と第１〜第６のセレクタ（ＳＥＬ）４７〜５２と段数設定部５３とを有する。デコーダ４０は、基準信号生成部１７から出力される基準信号をデコードする。
第１〜第６の遅延段４１〜４６は、同様の構成をもち、デコードされた基準信号を入力して各遅延量を共通の基準遅延量に設定する。図５の構成図に示すように第１の遅延段４１は、同様の構成をもつ第１６〜第３１の単位遅延回路４１６〜４３１を有する。
図６の論理回路図に示すように第１６の単位遅延回路４１６は、第９〜第１３のＮＡＮＤ回路４３９〜４４３を有する。ＳＩＮから入力された信号は往路を構成する第９のＮＡＮＤ回路４３９及び第１０のＮＡＮＤ回路４４０により遅延されてＳＯＵＴに出力され、ＲＩＮから入力されて復路を構成する第１１のＮＡＮＤ回路４４１及び第１２のＮＡＮＤ回路４４２により遅延されてＲＯＵＴに出力される。第９〜第１２のＮＡＮＤ回路４３９〜４４２により、信号は往復で単位遅延量分だけ遅延される。図５の第１６〜第３０の単位遅延回路４１６〜４３０のＳＯＵＴは、それぞれ、第１７〜第３１の単位遅延回路４１７〜４３１のＳＩＮに接続される。第１７〜第３１の単位遅延回路４１７〜４３１のＲＯＵＴは、それぞれ、第１６〜第３０の単位遅延回路４１６〜４３０のＲＩＮに接続される。
図６に示す第１３のＮＡＮＤ回路４４３は、ＳＥＬからＬ信号が入力されると往路と復路とを切り離し、Ｈ信号が入力されると往路の信号を復路に伝達させる。図５に示すデコーダ４０でデコードされた基準信号は、第１６〜第３１の単位遅延回路４１６〜４３１のいずれかのＳＥＬのみにＨ信号を入力し、他のＳＥＬにＬ信号を入力する。すなわち、第１６〜第３１の単位遅延回路４１６〜４３１のいずれかで往路の信号が復路に伝達される。第１３のＮＡＮＤ回路４４３は、図３の第６のＮＡＮＤ回路３４６のオフセット遅延量と同じ遅延量をもっている。例えば、基準信号により示される基準遅延量が単位遅延量３つ分であれば、入力された信号は第１８の単位遅延回路４１８で往路から復路に伝達され、単位遅延量３つ分にオフセット遅延量が加えられた時間だけ遅延されて出力される。第１３のＮＡＮＤ回路４４３の出力ＳＴＯＰＯＵＴは、次々段のＳＴＯＰＩＮに入力される。第１６〜第３１の単位遅延回路４１６〜４３１は、ＳＴＯＰＩＮからの入力がＨ信号であれば動作し、Ｌ信号であれば停止する。
図４に示す第１〜第６のセレクタ４７〜５２は、それぞれの前段に接続された第１〜第６の遅延段４１〜４６の入力信号及び出力信号のいずれかを選択して次段に出力する。
段数設定部５３は、図１のデコーダ１３からＣＬをコマンド間隔通知信号として入力し、図７の対応表４２０に示す対応関係に基づいて遅延段のセット数を設定し、第１〜第６のセレクタ４７〜５２の各選択を切り替え、入力側から数えて設定されたセット数の遅延段をＡＣＴ信号が通るようにする。具体的には、コマンド間隔通知信号が５、６、７、８、９、１０の場合に、遅延段のセット数がそれぞれ３、４、４、５、６、６に設定される。例えば遅延段のセット数が３に設定されると、遅延部１８に入力されたＡＣＴ信号が第１〜第３の遅延段４１〜４３により基準遅延量３つ分遅延されてＳＡＥ信号として出力されるように、第１〜第６のセレクタ４７〜５２が切り替えられる。
コマンド間隔通知信号は、図１のモードデコーダ１１にＡＣＴコマンドが入力されてから、ＲＥＡＤコマンドが入力又は有効となるまでの時間ｔＲＣＤに相当するクロック数である。図８の設定表４２１は、本半導体記憶装置１のスペック（ＳＰＥＣ）と遅延部１８の設定との関係を示す。本半導体記憶装置１のデータレート（ｄａｔａ ｒａｔｅ）は、８００、１０６６、１３３３、１６００ＭＨｚの間で可変できる。半導体記憶装置１は、ＤＤＲ型のＳＤＲＡＭであるためＣＫ信号の周波数はデータレートの半分となり、ＣＫ信号の周期ｔＣＫは、それぞれ２．５、１．８７５、１．５、１．２５ｎｓとなる。ＣＬはｔＣＫに応じて決められており、ｔＣＫが２．５ｎｓの場合には５又は６クロック、ｔＣＫが１．８７５ｎｓの場合には６〜８クロック、ｔＣＫが１．５ｎｓの場合には７〜９クロック、ｔＣＫが１．２５ｎｓの場合には８〜１０クロックである。ｔＲＣＤに相当するクロック数はＣＬに等しい。遅延段のセット数は、図７の対応表４２０に示すように、ＣＬに等しいｔＲＣＤに相当するクロック数に対応して決められる。ＣＫ信号の周期相当の基準遅延量と遅延段のセット数から、遅延部１８の遅延時間は６．０〜１０．０ｎｓ程度となり、遅延部の遅延時間とｔＲＣＤとの差は３．８〜５．６ｎｓの間に収められる。
なお、本実施形態では、ｔＲＣＤに相当するクロック数がＣＬに等しいことからＣＬをコマンド間隔通知信号として使用しているが、ｔＲＣＤに相当するクロック数とＣＬとが異なる場合には、ｔＲＣＤに相当するクロック数を示す他の信号をコマンド間隔通知信号として使用してもよい。また、コマンド間隔通知信号はｔＲＣＤに相当するクロック数を示す信号そのものであってもよく、ｔＲＣＤに相当するクロック数を示す他の信号であってもよい。コマンド間隔通知信号は、ｔＲＣＤに相当するクロック数を直接示すものに限られず、演算が必要なものであってもよい。
半導体記憶装置１は、遅延部１８を設けることにより、ＣＫ信号の周波数が変化しても、ＣＫ信号の周期に相当する基準遅延量で遅延量をカウントすることができる。さらに、基準信号生成部１７の第０〜第１５の単位遅延回路３００〜３１５と、遅延部１８の第１６〜第３１の単位遅延回路４１６〜４３１とに同一遅延量の構造をもたせることにより、製造プロセス（Ｐ）、電源電圧（Ｖ）、及び、温度（Ｔ）による遅延量の変動を、基準信号生成部１７と遅延部１８との間で一致させることができるため、ＰＶＤ依存性を小さくすることができる。
半導体記憶装置１は、基準遅延量で遅延量をカウントすることから、ＣＫ信号に同期する必要がない。
半導体記憶装置の構成図である。 図１の基準信号生成部の構成図である。 図２の第０の単位遅延回路の論理回路図である。 図１の遅延部の構成図である。 図４の第１の遅延段の構成図である。 図５の第１６の単位遅延回路の論理回路図である。 ＣＬと遅延段数の対応を示す図である。 ＳＰＥＣと遅延回路設定の関係を示す図である。
符号の説明
１；半導体記憶装置、１０；メモリセルアレイ、１１；モードデコーダ、
１２；モードレジスタセット信号ラッチ部、１３；デコーダ、
１４；ローアドレスラッチ部、１５；ロー（Ｒｏｗ）制御回路、
１６；ローデコーダ（Ｒｏｗ−ＤＥＣ）、１７；基準信号生成部、１８；遅延部、
１９；センスアンプ（Ｓ．Ａ．）、２０；カラムアドレスラッチ部、
２１；カラム（Ｃｏｌｕｍｎ）制御回路、
２２；カラムデコーダ（Ｃｏｌｕｍｎ−ＤＥＣ）、２３；メインアンプ（ＭＡＭＰ）、
２４；出力レジスタ（ＦＩＦＯ）、２５；入出力ドライバ、
２６；ＤＬＬ（Ｄｅｌａｙ−Ｌｏｃｋｅｄ Ｌｏｏｐ）、１００；ＣＫ入力端子、
１０１；コマンド入力端子、１０２；アドレス入力端子、１０３；データ入出力端子、
３０；遅延信号生成部、３１；信号比較部、３２；エンコーダ、
３３；基準遅延量保持部、３００〜３１５；第０〜第１５の単位遅延回路、
３２０〜３３５；第０〜第１５の比較回路、
３４１〜３４５；第１〜第５のＮＡＮＤ回路、
３４６〜３４８；第６〜第８のＮＡＮＤ回路、３４９；ＮＯＴ回路、４０；デコーダ、
４１〜４６；第１〜第６の遅延段、４７〜５２；第１〜第６のセレクタ（ＳＥＬ）、
５３；段数設定部、４１６〜４３１；第１６〜第３１の単位遅延回路、
４３９〜４４３；第９〜第１３のＮＡＮＤ回路、４２０；対応表、４２１；設定表。

Claims (8)

  1. クロック信号に基づいてクロック周期相当の基準遅延量を示す基準信号を生成する基準信号生成部と、
    前記基準信号で示される前記基準遅延量の自然数倍の遅延量で入力信号を遅延させる遅延部と、を備える、半導体記憶装置。
  2. 前記基準信号は、前記基準遅延量の増減幅である単位遅延量の数で前記基準遅延量を示す、請求項１の半導体記憶装置。
  3. 前記基準信号生成部は、遅延信号生成部と信号比較部とを有し、
    前記遅延信号生成部は、前記単位遅延量をもつ複数の第１の種類の単位遅延回路を含み、前記クロック信号を異なる数の前記第１の種類の単位遅延回路により遅延させた複数の遅延クロック信号を生成し、
    前記信号比較部は、生成された複数の前記遅延クロック信号と前記クロック信号とを比較し前記クロック周期相当遅延された前記遅延クロック信号を検出することにより前記基準信号を生成し、
    前記遅延部は、複数の遅延段を有し、前記複数の遅延段の１つ以上により前記入力信号を遅延させ、各前記遅延段は、前記単位遅延量をもつ複数の第２の種類の単位遅延回路を含み、前記基準信号により示される数の前記第２の種類の単位遅延回路により前記入力信号を遅延させる、請求項２の半導体記憶装置。
  4. 前記遅延クロック信号は、共通のオフセット遅延量で遅延されており、
    前記遅延段は、前記オフセット遅延量で前記入力信号を遅延させる、請求項３の半導体記憶装置。
  5. 第１のコマンドが入力される第１のクロックタイミングでローアドレスを入力し、前記ローアドレスで指定されるワード線によりメモリセルを選択し、選択された前記メモリセルからデータ信号をビット線に出力し、前記第１のコマンドを遅延させてセンスアンプ活性化信号を生成し、第２のコマンドを入力するとともに前記第２のコマンドが入力された以後の第２のクロックタイミングでカラムアドレスを入力し、前記センスアンプ活性化信号によりセンスアンプを起動して前記ビット線に出力されたデータを増幅し、前記カラムアドレスにより指定されるビット線から増幅された前記データ信号を出力端子に出力する半導体記憶装置であって、
    前記可変遅延部は、前記第１のコマンドを前記入力信号として入力し、前記出力信号を前記センスアンプ活性化信号として出力する、請求項１から請求項４のいずれかの半導体記憶装置。
  6. 前記遅延部は、前記入力信号の遅延に用いる前記遅延段の数を可変させるセレクタを有する、請求項１から請求項５のいずれかの半導体記憶装置。
  7. 前記遅延部は、前記入力信号の遅延に用いる前記遅延段の数を可変させるセレクタと、前記第１のクロックタイミングと前記第２のクロックタイミングとの間隔をクロック数で示したコマンド間隔通知信号に基づいて前記遅延段の数を出力する段数設定部と、を有する、請求項５の半導体記憶装置。
  8. 前記コマンド間隔通知信号は、前記第２のクロックタイミングから前記出力端子にデータを出力するまでのクロック数を示すリードレイテンシである、請求項７の半導体記憶装置。
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