JP2003203478A - 半導体メモリ装置の動作タイミング制御回路及び動作タイミング制御方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】半導体メモリ装置の動作タイミング制御回路及
び動作タイミング制御方法を提供する。 【解決手段】動作タイミング制御回路１００は次の各部
で構成する。遅延時間定義部１１０は所定の連続的な入
力信号を受信し、第１ないし第ｎ遅延信号を発生する。
比較部１３０は、所定時間の活性区間を有する第１ない
し第ｎ比較パルス信号を発生する。制御部１５０は、前
記入力信号及各比較パルス信号を受信し、前記入力信号
と前記第１ないし第ｎ比較パルス信号とを比較して前記
半導体メモリ装置の動作タイミングを制御する第１ない
し第ｎ動作制御信号を発生する。動作タイミング制御回
路１００は、前記入力信号及び所定の動作活性信号を受
信し前記入力信号を前記遅延時間定義部１１０へ伝送す
るか否かを決定する。これにより、半導体メモリ装置の
動作タイミングパラメータの変化を自ら認識して動作タ
イミングに適した半導体メモリ装置の動作を制御しう
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に半導体メモリ装置の動作タイミングを認識し
て半導体メモリ装置の動作を制御できる動作タイミング
制御回路に関する。

【従来の技術】半導体メモリ装置の動作タイミング（Ａ
Ｃ Ｔｉｍｉｎｇとも呼ばれる）は、特定の動作時間
や、特定の動作と動作との間の時間間隔を定義する値を
意味するが、半導体メモリ装置の正常な動作を保障する
ためにその許容範囲が規格化されている。

【０００２】通常、半導体メモリ装置の動作タイミング
パラメータに対する規格値は、所定の基準時間や基準ク
ロックのサイクル時間の倍数で定義されるが、半導体メ
モリ装置の汎用性を保障するためにその許容範囲が広い
ほど有利である。しかし、動作タイミングパラメータの
規格値の許容範囲が広がるほど回路設計に対する負担を
加重させ、かつその許容範囲内で同じ動作特性を得にく
い。

【０００３】従来の半導体メモリ装置において、このよ
うな問題は、設計時に選択ヒューズや選択メタルを装着
するか、または特定のＭＲＳ（Ｍｏｄｅ Ｒｅｇｉｓｔ
ｅｒＳｅｔ）を与えることによって解決している。しか
し、選択メタルを設ける方法の場合は、別途のマスクが
必要なので、マスクの生産コストが増加する問題があ
り、選択ヒューズを設ける場合にはヒューズを設ける空
間を確保しなければならないのでチップサイズが大きく
なる問題があり、また別途にヒューズカット工程を要す
るので生産コスト及び時間が増加する問題がある。

【０００４】これに比べて、ＭＲＳを与える方法の場合
は、ＭＲＳ用の回路が必要になるので、上記同様にチッ
プサイズが大きくなる問題はあるが、ヒューズカットの
ような別途の工程が不要で、かつ完成された製品であっ
ても幾らでもヒューズカットによる変更が可能であると
いう長所がある。

【０００５】しかし、ＭＲＳを与える方法の場合も、動
作タイミングパラメータが変動し、これを反映する必要
性が生じた場合に、その度に別途にＭＲＳをプログラミ
ングする工程を行わなければならないので、半導体メモ
リ装置の動作特性を同一に保ちにくく、よって半導体メ
モリ装置の性能を低下させる問題がある。

【０００６】

【発明が解決しようとする課題】本発明が解決しようと
する技術的な課題は、半導体メモリ装置の動作タイミン
グの変化を認識して半導体メモリ装置の動作を制御でき
る動作タイミング制御回路を提供するところにある。

【０００７】本発明が解決しようとする他の技術的課題
は、半導体メモリ装置の動作タイミングの変化を認識し
て半導体メモリ装置の動作を制御できる動作タイミング
制御方法を提供するところにある。

【０００８】本発明が解決しようとするさらに他の技術
的課題は、半導体メモリ装置の基準クロックの周期の変
化を認識して半導体メモリ装置の動作を制御するための
基準クロックの周期認識回路を提供するところにある。

【０００９】

【課題を解決するための手段】前記技術的課題を達成す
るための本発明に係る動作タイミング制御回路は、遅延
時間定義部、比較部及び制御部を備えることを特徴とす
る。

【００１０】遅延時間定義部は、所定の連続的な入力信
号を受信し、前記入力信号を各々所定の遅延時間だけ遅
延させた第１ないし第ｎ（ｎは自然数）遅延信号を発生
する。

【００１１】比較部は、前記入力信号及び前記第１ない
し第ｎ遅延信号を受信して所定時間の活性区間を有する
第１ないし第ｎ比較パルス信号を発生する。

【００１２】制御部は、前記入力信号及び前記第１ない
し第ｎ比較パルス信号を受信し、前記入力信号と前記第
１ないし第ｎ比較パルス信号とを比較して前記半導体メ
モリ装置の動作タイミングを制御する第１ないし第ｎ動
作制御信号を発生する。ここで、前記入力信号は半導体
メモリ装置のクロック信号または命令であることを特徴
とする。

【００１３】望ましくは、前記遅延時間定義部は、前記
入力信号を受信して一定の遅延時間だけ遅延させて前記
第１遅延信号を発生する第１遅延素子、前記第１遅延信
号を受信して一定の遅延時間だけ遅延させて前記第２遅
延信号を発生する第２遅延素子及び第ｎ−１遅延信号を
受信して一定の遅延時間だけ遅延させて前記第ｎ遅延信
号を発生する第ｎ遅延素子を備える。

【００１４】また、前記比較部は、前記入力信号及び前
記対応する第１ないし第ｎ遅延信号を各々受信して所定
時間の活性区間を有する前記第１ないし第ｎ比較パルス
信号を各々発生する第１ないし第ｎ比較手段を備える。

【００１５】また、前記制御部は、前記入力信号及び前
記対応する第１ないし第ｎ比較パルス信号を各々受信
し、前記入力信号の活性区間の時間と前記対応する第１
ないし第ｎ比較パルス信号の活性区間の時間とを比較し
て前記半導体メモリ装置の動作タイミングを制御する前
記第１ないし第ｎ動作制御信号を各々発生する第１ない
し第ｎ動作制御部を備える。

【００１６】前記動作タイミング制御回路は、前記入力
信号及び所定の動作活性信号を受信して前記動作タイミ
ング制御回路の活性または非活性を制御するために前記
入力信号の前記遅延時間定義部への伝送の如何を決定す
る動作決定部をさらに備えうる。

【００１７】前記他の技術的課題を達成するための本発
明に係る動作タイミング制御方法は、半導体メモリ装置
の動作タイミングの変化を認識して前記半導体メモリ装
置の動作タイミングを制御するための動作タイミング制
御方法において、（ａ）所定の連続的な入力信号を受信
し、前記入力信号を各々所定の遅延時間だけ遅延させた
第１ないし第ｎ遅延信号を発生する段階、（ｂ） 前記
入力信号及び前記第１ないし第ｎ遅延信号を受信して所
定時間の活性区間を有する第１ないし第ｎ比較パルス信
号を発生する段階、及び（ｃ） 前記入力信号及び前記
第１ないし第ｎ比較パルス信号を受信し、前記入力信号
と前記第１ないし第ｎ比較パルス信号とを比較して前記
半導体メモリ装置の動作タイミングを制御する第１ない
し第ｎ動作制御信号を発生する段階と、を備えることを
特徴とする。ここで、前記入力信号は、半導体メモリ装
置のクロック信号または命令であることを特徴とする。

【００１８】望ましくは、前記（ａ）段階は、（ａ１）
前記入力信号を一定の遅延時間だけ遅延させて前記第
１遅延信号を発生する段階、（ａ２） 前記第１遅延信
号を一定の遅延時間だけ遅延させて前記第２遅延信号を
発生する段階、及び（ａ３）第ｎ−１遅延信号を一定の
遅延時間だけ遅延させて前記第ｎ遅延信号を発生する段
階を備えることを特徴とする。

【００１９】前記さらに他の技術的課題を達成するため
の本発明に係る基準クロックの周期認識回路は、動作決
定部、遅延時間定義部、比較部及び制御部を備えること
を特徴とする。

【００２０】動作決定部は、所定の連続的な入力信号及
び所定の動作活性信号を受信して所定の制御部の動作を
制御するための動作決定信号を発生する。

【００２１】遅延時間定義部は、前記入力信号を受信
し、前記入力信号を各々一定の遅延時間だけ遅延させた
第１及び第２遅延信号を発生する。

【００２２】比較部は、前記入力信号、前記第１及び第
２遅延信号を受信して所定時間の活性区間を有する第１
及び第２比較パルス信号を発生する。

【００２３】制御部は、前記動作決定信号、前記第１及
び第２比較パルス信号を受信し、前記動作決定信号と前
記第１及び第２比較パルス信号とを比較して前記半導体
メモリ装置を制御する前記第１及び第２動作制御信号を
発生する。ここで、前記入力信号は、基準クロックであ
ることを特徴とする。

【００２４】望ましくは、前記遅延時間定義部は、一定
の遅延時間を有し、直列連結される奇数の遅延素子を備
える。

【００２５】また、前記比較部は、前記入力信号及び前
記対応する第１遅延信号を受信して所定時間の活性区間
を有する前記第１比較パルス信号を発生する第１比較手
段及び前記入力信号及び前記対応する第２遅延信号を受
信して所定時間の活性区間を有する前記第２比較パルス
信号を発生する第２比較手段を備える。

【００２６】また、前記制御部は、前記動作決定信号及
び前記対応する第１比較パルス信号を受信し、前記動作
決定信号の活性区間の時間と前記第１比較パルス信号の
活性区間の時間とを比較して前記半導体メモリ装置を制
御する前記第１動作制御信号を発生する第１動作制御部
と、前記動作決定信号及び前記対応する第２比較パルス
信号を受信し、前記動作決定信号の活性区間の時間と前
記第２比較パルス信号の活性区間の時間とを比較して前
記半導体メモリ装置を制御する前記第２動作制御信号を
発生する第２動作制御部とを備える。

【００２７】

【発明の実施の形態】本発明と本発明の動作上の利点及
び本発明の実施によって達成される目的を十分に理解す
るためには、本発明の望ましい実施形態を例示する添付
図面及び図面に記載された内容が参照されるべきであ
る。

【００２８】以下、添付した図面に基づいて本発明の望
ましい実施形態を説明することによって、本発明を詳細
に説明する。各図面に提示された同じ参照符号は同じ構
成要素を示す。

【００２９】図１は、本発明の望ましい実施形態に係る
動作タイミング制御回路である。

【００３０】図１を参照すれば、本発明の望ましい実施
形態に係る動作タイミング制御回路１００は、遅延時間
定義部１１０、比較部１３０及び制御部１５０を備える
ことを特徴とする。

【００３１】遅延時間定義部１１０は、所定の連続的な
入力信号ＩＮＣＫを受信し、入力信号ＩＮＣＫを各々所
定の遅延時間だけ遅延させた第１ないし第ｎ遅延信号Ｄ
ＥＳ１、ＤＥＳ２ないしＤＥＳｎを発生する。

【００３２】入力信号ＩＮＣＫは、半導体メモリ装置の
クロック信号または命令であることを特徴とする。具体
的には、遅延時間定義部１１０は、入力信号ＩＮＣＫを
受信して一定の遅延時間だけ遅延させて第１遅延信号Ｄ
ＥＳ１を発生する第１遅延素子１１１、第１遅延信号Ｄ
ＥＳ１を受信して一定の遅延時間だけ遅延させて第２遅
延信号ＤＥＳ２を発生する第２遅延素子１１２、及び第
ｎ−１遅延信号（図示せず）を受信して一定の遅延時間
だけ遅延させて第ｎ遅延信号ＤＥＳｎを発生する第ｎ遅
延素子１１３を備える。

【００３３】遅延素子１１１、１１２、１１３は、互い
に異なる遅延時間を有することを特徴とする。しかし、
回路の構成によっては、互いに等しい遅延時間を有しう
る。

【００３４】比較部１３０は、入力信号ＩＮＣＫ及び第
１ないし第ｎ遅延信号ＤＥＳ１、ＤＥＳ２ないしＤＥＳ
ｎを受信して所定時間の活性区間を有する第１ないし第
ｎ比較パルス信号ＣＯＭＰ１、ＣＯＭＰ２ないしＣＯＭ
Ｐｎを発生する。

【００３５】具体的には、比較部１３０は、入力信号Ｉ
ＮＣＫ及び対応する第１ないし第ｎ遅延信号ＤＥＳ１、
ＤＥＳ２ないしＤＥＳｎを各々受信して所定時間の活性
区間を有する第１ないし第ｎ比較パルス信号ＣＯＭＰ
１、ＣＯＭＰ２ないしＣＯＭＰｎを各々発生する第１な
いし第ｎ比較手段１３１、１３２、１３３を備える。第
１ないし第ｎ比較パルス信号ＣＯＭＰ１、ＣＯＭＰ２な
いしＣＯＭＰｎは、活性区間の時間間隔が各々異なるこ
とを特徴とする。

【００３６】制御部１５０は、入力信号ＩＮＣＫ及び第
１ないし第ｎ比較パルス信号ＣＯＭＰ１、ＣＯＭＰ２な
いしＣＯＭＰｎを受信し、入力信号ＩＮＣＫと第１ない
し第ｎ比較パルス信号ＣＯＭＰ１、ＣＯＭＰ２ないしＣ
ＯＭＰｎとを比較して、半導体メモリ装置の動作タイミ
ングを制御する第１ないし第ｎ動作制御信号ＯＰＣＯＮ
１、ＯＰＣＯＮ２ないしＯＰＣＯＮｎを発生する。

【００３７】具体的には、制御部１５０は、入力信号Ｉ
ＮＣＫ及び対応する第１ないし第ｎ比較パルス信号ＣＯ
ＭＰ１、ＣＯＭＰ２ないしＣＯＭＰｎを各々受信し、入
力信号ＩＮＣＫの活性区間の時間と、対応する第１ない
し第ｎ比較パルス信号ＣＯＭＰ１、ＣＯＭＰ２ないしＣ
ＯＭＰｎの活性区間の時間とを比較して、半導体メモリ
装置の動作タイミングを制御する第１ないし第ｎ動作制
御信号ＯＰＣＯＮ１、ＯＰＣＯＮ２ないしＯＰＣＯＮｎ
を各々発生する第１ないし第ｎ動作制御部１５１、１５
２、１５３を備える。

【００３８】ここで、第１及び第ｎ動作制御信号ＯＰＣ
ＯＮ１、ＯＰＣＯＮ２ないしＯＰＣＯＮｎは、その論理
レベルによって入力信号ＩＮＣＫの活性区間が対応する
第１ないし第ｎ比較パルス信号ＣＯＭＰ１、ＣＯＭＰ２
ないしＣＯＭＰｎの活性区間より長いか短いかを示すこ
とを特徴とする。

【００３９】動作タイミング制御回路１００は、入力信
号ＩＮＣＫ及び所定の動作活性信号ＯＰＥＳを受信し
て、動作タイミング制御回路１００の活性または非活性
を制御するために、入力信号ＩＮＣＫを遅延時間定義部
１１０へ伝送するか否かを決定する動作決定部１６０を
さらに備えうる。

【００４０】ここで、動作活性信号ＯＰＥＳは、ＭＲＳ
（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ）により発生す
ることを特徴とする。しかし、ＭＲＳ以外にも外部命令
や内部信号によっても発生されうる。また、動作決定部
１６０は、ＮＡＮＤゲートで構成されうる。

【００４１】以下、図１を参照して本発明の望ましい実
施形態に係る動作タイミング制御回路の動作を詳細に説
明する。

【００４２】遅延時間定義部１１０は、所定の連続的な
入力信号ＩＮＣＫを受信し、入力信号ＩＮＣＫを各々所
定の遅延時間だけ遅延させた第１ないし第ｎ遅延信号Ｄ
ＥＳ１、ＤＥＳ２ないしＤＥＳｎを発生する。

【００４３】入力信号ＩＮＣＫは、例えば半導体メモリ
装置のクロック信号または命令とすることができる。す
なわち、動作タイミング制御回路１００が半導体メモリ
装置のどのような動作タイミングパラメータを認識して
半導体メモリ装置を制御するかによって、入力信号ＩＮ
ＣＫが何であるかが決定される。例えば、動作タイミン
グ制御回路１００が半導体メモリ装置の基準クロックの
周期を認識して半導体メモリ装置の特定の動作を制御す
るならば、入力信号ＩＮＣＫとして基準クロックが使わ
れうる。また、動作タイミング制御回路１００が半導体
メモリ装置のＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒ
ｏｂｅ）時間（通常、ｔＲＡＳで表す）を認識して半導
体メモリ装置の特定の動作を制御するならば、入力信号
ＩＮＣＫとしてＲＡ（Ｒｏｗ Ａｃｔｉｖｅ）信号が使
われうる。ここで、ＲＡＳ時間は、ＲＡ信号が活性化さ
れた時点からＲＰ（Ｒｏｗ Ｐｒｅｃｈａｒｇｅ）信号
が活性化された時点までの所要時間である。

【００４４】遅延時間定義部１１０は、第１ないし第ｎ
遅延素子１１１、１１２、１１３を備える。第１遅延素
子１１１は、入力信号ＩＮＣＫを受信して一定の遅延時
間だけ遅延させて第１遅延信号ＤＥＳ１を発生する。第
１遅延信号ＤＥＳ１は、後述する比較部１３０の第１比
較手段１３１及び第２遅延素子１１２に印加される。第
２遅延素子１１２は、第１遅延信号ＤＥＳ１を受信して
一定の遅延時間だけ遅延させて第２遅延信号ＤＥＳ２を
発生する。第２遅延信号ＤＥＳ２は、比較部１３０の第
２比較手段１３２及び第３遅延素子（図示せず）に印加
される。このような方法で、第ｎ遅延素子１１３は、第
ｎ−１遅延信号（図示せず）を受信して一定の遅延時間
だけ遅延させて第ｎ遅延信号ＤＥＳｎを発生する。第１
ないし第ｎ遅延素子１１１、１１２、１１３は、バッフ
ァ信号とを遅延させる論理素子で構成されうる。また、
第１ないし第ｎ遅延素子１１１、１１２、１１３は、互
いに異なる遅延時間を有することを特徴とする。しか
し、互いに等しい遅延時間を有するようにも設計されう
る。

【００４５】第１遅延信号ＤＥＳ１は、入力信号ＩＮＣ
Ｋが第１遅延素子ＤＥＳ１によってのみ遅延されて生成
される信号であるために、入力信号ＩＮＣＫが第１及び
第２遅延素子１１１、１１２によって遅延されて生成さ
れる第２遅延信号ＤＥＳ２とはその遅延の程度が違う。
すなわち、第１ないし第ｎ遅延信号ＤＥＳ１、ＤＥＳ２
ないしＤＥＳｎは、その遅延の程度が互いに異なる。

【００４６】比較部１３０は、入力信号ＩＮＣＫ及び第
１ないし第ｎ遅延信号ＤＥＳ１、ＤＥＳ２ないしＤＥＳ
ｎを受信して所定時間の活性区間を有する第１ないし第
ｎ比較パルス信号ＣＯＭＰ１、ＣＯＭＰ２ないしＣＯＭ
Ｐｎを発生する。

【００４７】比較部１３０は、第１ないし第ｎ比較手段
１３１、１３２、１３３を備える。第１比較手段１３１
は、入力信号ＩＮＣＫ及び対応する第１遅延信号ＤＥＳ
１を受信して所定時間の活性区間を有する第１比較パル
ス信号ＣＯＭＰ１を発生する。第２比較手段１３２は、
入力信号ＩＮＣＫ及び対応する第２遅延信号ＤＥＳ２を
受信して所定時間の活性区間を有する第２比較パルス信
号ＣＯＭＰ２を発生する。同様に、第ｎ比較手段１３３
は、入力信号ＩＮＣＫ及び対応する第ｎ遅延信号ＤＥＳ
ｎを受信して所定時間の活性区間を有する第ｎ比較パル
ス信号ＣＯＭＰｎを発生する。第１ないし第ｎ比較手段
１３１、１３２、１３３は、入力信号ＩＮＣＫと第１な
いし第ｎ遅延信号ＤＥＳ１、ＤＥＳ２ないしＤＥＳｎと
を比較するので、１つまたは２つ以上の論理ゲートを備
える。第１ないし第ｎ遅延信号ＤＥＳ１、ＤＥＳ２ない
しＤＥＳｎの遅延の程度が異なるので、第１ないし第ｎ
比較パルス信号ＣＯＭＰ１、ＣＯＭＰ２ないしＣＯＭＰ
ｎも活性区間の時間間隔が各々変わる。

【００４８】制御部１５０は、入力信号ＩＮＣＫ及び第
１ないし第ｎ比較パルス信号ＣＯＭＰ１、ＣＯＭＰ２な
いしＣＯＭＰｎを受信し、入力信号ＩＮＣＫと第１ない
し第ｎ比較パルス信号ＣＯＭＰ１、ＣＯＭＰ２ないしＣ
ＯＭＰｎとを比較して半導体メモリ装置の動作タイミン
グを制御する第１ないし第ｎ動作制御信号ＯＰＣＯＮ
１、ＯＰＣＯＮ２ないしＯＰＣＯＮｎを発生する。

【００４９】制御部１５０は、第１ないし第ｎ動作制御
部１５１、１５２、１５３を備える。第１動作制御部１
５１は、入力信号ＩＮＣＫ及び対応する第１比較パルス
信号ＣＯＭＰ１を受信し、入力信号ＩＮＣＫの活性区間
の時間と対応する第１比較パルス信号ＣＯＭＰ１の活性
区間の時間を比較して半導体メモリ装置の動作タイミン
グを制御する第１動作制御信号ＯＰＣＯＮ１を発生す
る。第２動作制御部１５２は、入力信号ＩＮＣＫ及び対
応する第２比較パルス信号ＣＯＭＰ２を受信し、入力信
号ＩＮＣＫの活性区間の時間と対応する第２比較パルス
信号ＣＯＭＰ２の活性区間の時間とを比較して半導体メ
モリ装置の動作タイミングを制御する第２動作制御信号
ＯＰＣＯＮ２を発生する。同様に、第ｎ動作制御部１５
３は、入力信号ＩＮＣＫ及び対応する第ｎ比較パルス信
号ＣＯＭＰｎを受信し、入力信号ＩＮＣＫの活性区間の
時間と対応する第ｎ比較パルス信号ＣＯＭＰｎの活性区
間の時間とを比較して半導体メモリ装置の動作タイミン
グを制御する第ｎ動作制御信号ＯＰＣＯＮｎを発生す
る。

【００５０】ここで、第１及び第ｎ動作制御信号ＯＰＣ
ＯＮ１、ＯＰＣＯＮ２ないしＯＰＣＯＮｎは、その論理
レベルによって入力信号ＩＮＣＫの活性区間が、対応す
る第１ないし第ｎ比較パルス信号ＣＯＭＰ１、ＣＯＭＰ
２ないしＣＯＭＰｎの活性区間より長いか短いかを示
す。すなわち、第１ないし第ｎ動作制御部１５１、１５
２、１５３は、入力信号ＩＮＣＫを遅延させた信号と入
力信号ＩＮＣＫとを比較して生成された第１ないし第ｎ
比較パルス信号ＣＯＭ０１、ＣＯＭＰ２ないしＣＯＭＰ
ｎと遅延時間定義部１１０に印加される入力信号ＩＮＣ
Ｋに直ちに追随する入力信号ＩＮＣＫとを比較する。

【００５１】第１ないし第ｎ遅延素子１１１、１１２、
１１３の遅延時間は既知であるので、第１ないし第ｎ比
較パルス信号ＣＯＭ０１、ＣＯＭＰ２ないしＣＯＭＰｎ
が活性化される区間の時間がわかる。したがって、第１
ないし第ｎ動作制御信号ＯＰＣＯＮ１、ＯＰＣＯＮ２な
いしＯＰＣＯＮｎがハイレバルで出力されるか、または
ローレベルで出力されるかに応じて入力信号ＩＮＣＫの
活性区間が第１ないし第ｎ比較パルス信号ＣＯＭ０１、
ＣＯＭＰ２ないしＣＯＭＰｎの活性区間より長いか短い
かが分かる。

【００５２】したがって、第１ないし第ｎ動作制御信号
ＯＰＣＯＮ１、ＯＰＣＯＮ２ないしＯＰＣＯＮｎを用い
て、入力信号ＩＮＣＫの活性区間が半導体メモリ装置の
所定の動作に必要な時間より長いと判断されれば、半導
体メモリ装置をして特定の第１動作を行わせ、入力信号
ＩＮＣＫの活性区間が半導体メモリ装置の所定の動作に
必要な時間より短いと判断されれば、特定の第２動作を
行わせる回路を半導体メモリ装置の内部に装着して半導
体メモリ装置の動作を制御しうる。

【００５３】動作タイミング制御回路１００は、入力信
号ＩＮＣＫ及び所定の動作活性信号ＯＰＥＳを受信して
動作タイミング制御回路１００の活性または非活性を制
御するために入力信号ＩＮＣＫを遅延時間定義部１１０
に伝送するか否かを決定する動作決定部１６０をさらに
備えうる。すなわち、動作タイミング制御回路１００の
利用が不要な場合には、動作活性信号ＯＰＥＳを動作決
定部１６０に印加して入力信号ＩＮＣＫが遅延時間定義
部１１０に印加できなくして動作タイミング制御回路１
００が動作されないようにしうる。動作決定部１６０
は、ＮＡＮＤゲートのような論理素子を用いて構成され
うる。もちろん、このような機能を行う動作決定部１６
０は、遅延時間定義部１１０以外に比較部１３０または
制御部１５０を制御して動作タイミング制御回路１００
をも動作させない。

【００５４】ここで、動作活性信号ＯＰＥＳは、ＭＲＳ
により発生することができる。すなわち、ＭＲＳを調整
して半導体メモリ装置が所定の条件を満たせば、動作タ
イミング制御回路１００を動作させないために動作活性
信号ＯＰＥＳを発生しうる。しかし、動作活性信号ＯＰ
ＥＳは、ＭＲＳ以外にも外部命令や内部信号によっても
発生させることができる。

【００５５】図２は、他の技術的課題を達成するための
本発明の望ましい実施形態に係る動作タイミング制御方
法を示すフローチャートである。

【００５６】以下、図１及び図２を参照して半導体メモ
リ装置の動作タイミング制御方法を説明する。

【００５７】半導体メモリ装置の動作タイミングの変化
を認識して前記半導体メモリ装置の動作タイミングを制
御するための動作タイミング制御方法は、まず、所定の
連続的な入力信号を受信し、前記入力信号を各々所定の
遅延時間だけ遅延させた第１ないし第ｎ遅延信号を発生
する（２１０段階）。具体的には、第２１０段階では、
まず、前記入力信号を受信して一定の遅延時間だけ遅延
させて前記第１遅延信号を発生する。第１遅延信号は、
第２遅延信号と後述する第１比較パルス信号とを発生す
るために用いられる。前記第１遅延信号を受信して一定
の遅延時間だけ遅延させて前記第２遅延信号を発生す
る。このような方法で第ｎ−１遅延信号を受信して一定
の遅延時間だけ遅延させて前記第ｎ遅延信号を発生す
る。

【００５８】ここで、入力信号を遅延させる時間は各々
異なる。したがって、第１ないし第ｎ遅延信号は、互い
に異なる遅延時間を有する。しかし、動作タイミング制
御方法２００を実現する回路を構成する方法によって
は、入力信号を遅延させる時間を各々同一にすることも
できる。

【００５９】入力信号は、例えば半導体メモリ装置のク
ロック信号または命令とすることができる。すなわち、
動作タイミング制御方法２００が半導体メモリ装置のい
かなる動作タイミングパラメータを認識して半導体メモ
リ装置を制御するかに応じて入力信号を決定することが
できる。例えば、動作タイミング制御方法２００が半導
体メモリ装置の基準クロックの周期を認識して半導体メ
モリ装置の特定の動作を制御するならば、入力信号とし
て基準クロックが使われうる。また、動作タイミング制
御方法２００が半導体メモリ装置のｔＲＡＳを認識して
半導体メモリ装置の特定の動作を制御するならば、入力
信号としてＲＡ信号が使われうる。ここで、ＲＡＳ時間
は、ＲＡ信号が活性化された時点からＲＰ信号が活性化
された時点までの所要時間である。

【００６０】また、前記入力信号は、所定の動作活性信
号に応答して印加するか否かが決定される。したがっ
て、動作タイミング制御方法２００を用いる必要がない
場合には、動作活性信号を生じて入力信号が動作タイミ
ング制御回路１００に印加できなくして動作タイミング
制御回路１００を動作させられない。このような機能を
行う動作活性信号はＭＲＳにより発生させることができ
る。すなわち、ＭＲＳを調整して半導体メモリ装置が所
定の条件を満足するならば、動作タイミング制御方法２
００を用いないように動作活性信号を発生させることが
できる。しかし、動作活性信号は、ＭＲＳ以外の外部命
令や内部信号によっても発生させることができる。

【００６１】次いで、前記入力信号及び前記第１ないし
第ｎ遅延信号を受信して所定時間の活性区間を有する第
１ないし第ｎ比較パルス信号を発生する（第２２０段
階）。具体的には、第２２０段階では、入力信号及び対
応する第１遅延信号を受信して所定時間の活性区間を有
する第１比較パルス信号を発生する。第１比較パルス信
号は、入力信号と共に後述する第１動作制御信号を発生
するために用いられる。同じ方法で第２ないし第ｎ比較
パルス信号が発生する。第１ないし第ｎ比較パルス信号
は、入力信号と入力信号が遅延されて生成された第１な
いし第ｎ遅延信号が比較されて生成される信号であるた
めに、波形がパルスの形で発生する。また、第１ないし
第ｎ遅延信号の遅延の程度が違うので、第１ないし第ｎ
比較パルス信号も活性区間の時間間隔が各々変わる。

【００６２】次いで、前記入力信号及び前記第１ないし
第ｎ比較パルス信号を受信し、前記入力信号と前記第１
ないし第ｎ比較パルス信号とを比較して、前記半導体メ
モリ装置の動作タイミングを制御する第１ないし第ｎ動
作制御信号を発生する（２３０段階）。具体的には、第
２３０段階では、入力信号及び対応する第１比較パルス
信号を受信し、入力信号の活性区間の時間と対応する第
１比較パルス信号の活性区間の時間とを比較して半導体
メモリ装置の動作タイミングを制御する第１動作制御信
号を発生する。同じ方法で、第２ないし第ｎ動作制御信
号を発生する。

【００６３】入力信号を遅延させて発生させた遅延信号
と入力信号とを比較して第１ないし第ｎ比較パルス信号
が発生し、前記第１ないし第ｎ比較パルス信号と前記遅
延信号を発生させる入力信号に直ちに追随する入力信号
とが比較されるので、第１及び第ｎ動作制御信号は、そ
の論理レベルによって入力信号の活性区間が対応する第
１ないし第ｎ比較パルス信号の活性区間より長いか、短
いかを示す。

【００６４】第１ないし第ｎ遅延信号の遅延時間が使用
者に分かるので、第１ないし第ｎ比較パルス信号の活性
化時間が分かる。したがって、第１ないし第ｎ動作制御
信号がハイレバルで出力されるか、またはローレベルで
出力されるか応じて入力信号の活性区間が第１ないし第
ｎ比較パルス信号の活性区間より長いか、短いかが分か
る。

【００６５】すなわち、本発明の第２実施形態に係る動
作タイミング制御方法２００により発生する第１ないし
第ｎ動作制御信号を用いて、入力信号の活性区間が半導
体メモリ装置の所定の動作に必要な時間より長いと判断
されれば、半導体メモリ装置に特定の第１動作を行わ
せ、入力信号の活性区間が半導体メモリ装置の所定の動
作に必要な時間より短いと判断されれば、半導体メモリ
装置に特定の第２動作を行わせて半、導体メモリ装置の
動作を制御しうる。

【００６６】図３は、本発明のさらに他の技術的課題を
達成するための望ましい実施形態に係る基準クロックの
周期認識回路を示すブロック図である。

【００６７】図３を参照すれば、基準クロックの周期認
識回路３００は、動作決定部３１０、遅延時間定義部３
２０、比較部３３０及び制御部３４０を備えることを特
徴とする。

【００６８】動作決定部３１０は、所定の連続的な入力
信号ＩＮＣＫ及び所定の動作活性信号ＯＰＥＳを受信し
て制御部３４０の動作を制御するための動作決定信号Ｏ
ＰＤＳを発生する。ここで、入力信号ＩＮＣＫは基準ク
ロックである。基準クロックは、半導体メモリ装置を動
作させるために外部から入力されるクロックを意味す
る。動作決定部３１０は、動作活性信号ＯＰＥＳを入力
端Ｄで受信し、入力信号ＩＮＣＫをクロック入力端で受
信して、動作決定信号ＯＰＤＳを出力端Ｑに出力するフ
リップフロップである。

【００６９】遅延時間定義部３２０は、入力信号ＩＮＣ
Ｋを受信し、入力信号ＩＮＣＫを各々一定の遅延時間だ
け遅延させた第１及び第２遅延信号ＤＥＳ１、ＤＥＳ２
を発生する。遅延時間定義部３２０は、一定の遅延時間
を有し、直列連結される奇数の遅延素子３２１、３２
３、３２５、３２７、３２９を備える。具体的には、遅
延素子３２１、３２３、３２５、３２７、３２９は、互
いに異なる遅延時間を有することを特徴とする。しか
し、互いに等しい遅延時間を有するように設計されるこ
ともある。

【００７０】第１遅延信号ＤＥＳ１は、入力信号ＩＮＣ
Ｋが直列連結された遅延素子３２１、３２３、３２５、
３２７、３２９の全てを通過して発生する信号であり、
第２遅延信号ＤＥＳ２は、入力信号ＩＮＣＫが直列連結
された遅延素子３２１、３２３、３２５、３２７、３２
９のうちの一部の奇数の遅延素子を通過して発生する信
号である。

【００７１】比較部３３０は、入力信号ＩＮＣＫ、第１
及び第２遅延信号ＤＥＳ１、ＤＥＳ２を受信して所定時
間の活性区間を有する第１及び第２比較パルス信号ＣＯ
ＭＰ１、ＣＯＭＰ２を発生する。具体的には、比較部３
３０は、入力信号ＩＮＣＫ及び対応する第１遅延信号Ｄ
ＥＳ１を受信して所定時間の活性区間を有する前記第１
比較パルス信号ＣＯＭＰ１を発生する第１比較手段３３
１及び入力信号ＩＮＣＫ及び対応する第２遅延信号ＤＥ
Ｓ２を受信して所定時間の活性区間を有する第２比較パ
ルス信号ＣＯＭＰ２を発生する第２比較手段３３３を備
える。第１及び第２比較手段３３１、３３３は、ＮＡＮ
Ｄゲートで構成されうる。第１及び第２遅延信号ＤＥＳ
１、ＤＥＳ２の遅延時間が異なるので第１及び第２比較
パルス信号ＣＯＭＰ１、ＣＯＭＰ２も活性区間の時間間
隔が各々異なる。

【００７２】制御部３４０は、動作決定信号ＯＰＤＳと
第１及び第２比較パルス信号ＣＯＭＰ１、ＣＯＭＰ２と
を受信し、動作決定信号ＯＰＤＳと第１及び第２比較パ
ルス信号ＣＯＭＰ１、ＣＯＭＰ２とを比較して、半導体
メモリ装置を制御する第１及び第２動作制御信号ＯＰＣ
ＯＮ１、ＯＰＣＯＮ２を発生する。具体的には、制御部
３４０は、動作決定信号ＯＰＤＳ及び対応する第１比較
パルス信号ＣＯＭＰ１を受信し、動作決定信号ＯＰＤＳ
の活性区間の時間と第１比較パルス信号ＣＯＭＰ１の活
性区間の時間とを比較して半導体メモリ装置を制御する
第１動作制御信号ＯＰＣＯＮ１を発生する第１動作制御
部３５０、及び、動作決定信号ＯＰＤＳ及び対応する第
２比較パルス信号ＣＯＭＰ２を受信し、動作決定信号Ｏ
ＰＤＳの活性区間の時間と第２比較パルス信号ＣＯＭＰ
２の活性区間の時間とを比較して前記半導体メモリ装置
を制御する前記第２動作制御信号ＯＰＣＯＮ２を発生す
る第２動作制御部３６０を備える。

【００７３】第１及び第２動作制御信号ＯＰＣＯＮ１、
ＯＰＣＯＮ２は、その論理レベルによって動作決定信号
ＯＰＤＳの活性区間が対応する第１または第２比較パル
ス信号ＣＯＭＰ１、ＣＯＭＰ２の活性区間より長いか、
短いかを示す。

【００７４】第１動作制御部３５０をさらに詳細に説明
すれば、第１動作制御部３５０は、動作決定信号ＯＰＤ
Ｓを受信して反転させる第１インバータ３５１、動作決
定信号ＯＰＤＳ及び第１インバータ３５１の出力信号に
応答して第１比較パルス信号ＣＯＭＰ１を所定の第１ラ
ッチ部３５３に伝送する第１伝送ゲート３５２、第１伝
送ゲート３５２の出力を反転させる第２インバータ３５
４及び第２インバータ３５４の出力を反転させて第２イ
ンバータ３５４に印加する第３インバータ３５５を備え
る第１ラッチ部３５３、動作決定信号ＯＰＤＳ及び第１
インバータ３５１の出力信号に応答して第１ラッチ部３
５３の出力を所定の第４インバータ３５７に伝送する第
２伝送ゲート３５６及び第２伝送ゲート３５６の出力を
反転して第１動作制御信号ＯＰＣＯＮ１として発生する
第４インバータ３５７を備えることを特徴とする。

【００７５】第２動作制御部３６０をさらに詳細に説明
すれば、第２動作制御部３６０は、動作決定信号ＯＰＤ
Ｓを受信して反転させる第５インバータ３６１、動作決
定信号ＯＰＤＳ及び第５インバータ３６１の出力信号に
応答して第２比較パルス信号ＣＯＭＰ２を所定の第２ラ
ッチ部３６３に伝送する第３伝送ゲート３６２、第３伝
送ゲート３６２の出力を反転させる第６インバータ３６
４及び第６インバータ３６４の出力を反転させて第６イ
ンバータ３６４に印加する第７インバータ３６５を備え
る第２ラッチ部３６３、動作決定信号ＯＰＤＳ及び第５
インバータ３６１の出力信号に応答して第２ラッチ部３
６３の出力を所定の第８インバータ３６７に伝送する第
４伝送ゲート３６６及び第４伝送ゲート３６６の出力を
反転して第２動作制御信号ＯＰＣＯＮ２として発生する
第８インバータ３６７を備えることを特徴とする。

【００７６】図４は、図３の基準クロックの周期認識回
路の動作を示す動作タイミング図である。

【００７７】以下、図３及び図４を参照して本発明の望
ましい実施形態に係る基準クロックの周期認識回路３０
０の動作を詳細に説明する。

【００７８】図３の実施例は、基準クロックの周期認識
回路であるので、入力信号ＩＮＣＫは基準クロックであ
る。

【００７９】基準クロックの周期認識回路３００を動作
させるために、動作活性信号ＯＰＥＳがまずハイレバル
で印加される。そして、入力信号ＩＮＣＫのｎ番目のク
ロックがハイレバルに活性化されると、入力信号ＩＮＣ
Ｋと動作活性信号ＯＰＥＳとに応答して動作決定信号Ｏ
ＰＤＳがハイレバルに活性化される。

【００８０】遅延時間定義部３２０に印加された入力信
号ＩＮＣＫは、遅延素子３２１、３２３ないし３２９を
全て通過して第１遅延信号ＤＥＳ１として発生して比較
部３３０の第１比較手段３３１に印加される。また、入
力信号ＩＮＣＫは、遅延素子３２１、３２３ないし３２
９のうち３つの遅延素子３２１、３２３、３２５だけを
通過して第２遅延信号ＤＥＳ２として発生して比較部３
３０の第２比較手段３３３に印加される。

【００８１】第１比較手段３３１は、第１遅延信号ＤＥ
Ｓ１と入力信号ＩＮＣＫとを受信して第１比較パルス信
号ＣＯＭＰ１を発生する。第２比較手段３３３は、第２
遅延信号ＤＥＳ２と入力信号ＩＮＣＫとを受信して第２
比較パルス信号ＣＯＭＰ２を発生する。遅延時間定義部
３２０及び比較部３３０の構成は、自動パルス発生器と
同一であることがわかる。したがって、第１比較パルス
信号ＣＯＭＰ１と第２比較パルス信号ＣＯＭＰ２とは、
パルスの波形を有する。また、遅延時間定義部３２０の
遅延素子３２１、３２３ないし３２９それぞれの遅延時
間を“Ｔ”とすれば、第１比較パルス信号ＣＯＭＰ１は
５Ｔの活性区間を有し、第２比較パルス信号ＣＯＭＰ２
は３Ｔの遅延時間を有する。これは図４に示されてい
る。

【００８２】次いで、入力信号ＩＮＣＫのｎ＋１番目の
クロックが動作決定部３１０に入力されると、動作決定
信号ＯＰＤＳはローレベルに立下る。瞬間制御部３４０
は、動作決定信号ＯＰＤＳと第１比較パルス信号ＣＯＭ
Ｐ１及び第２比較パルス信号ＣＯＭＰ２を比較して第１
及び第２動作制御信号ＯＰＣＯＮ１、ＯＰＣＯＮ２を発
生する。

【００８３】第１及び第２動作制御信号ＯＰＣＯＮ１、
ＯＰＣＯＮ２は、動作決定信号ＯＰＤＳが遅延時間定義
部３２０の遅延素子３２１、３２３ないし３２９による
一定の遅延時間より長いか、短いかに関する情報を有し
ている。

【００８４】ここで、動作決定信号ＯＰＤＳは、入力信
号ＩＮＣＫの立上りエッジでハイレバルにイネーブルさ
れ、入力信号ＩＮＣＫの次の立上りエッジでローレベル
にディセーブルされるので、入力信号ＩＮＣＫの１周期
だけのイネーブル区間を有する。したがって、第１及び
第２動作制御信号ＯＰＣＯＮ１、ＯＰＣＯＮ２は、結
局、入力信号ＩＮＣＫの一周期が一定の時間より長い
か、短いかに関する情報を有している。

【００８５】制御部３４０の動作をより詳細に説明す
る。

【００８６】動作決定信号ＯＰＤＳが第１動作制御部３
５０の第１インバータ３５１にハイレベルで印加される
と、第１伝送ゲート３５２はターンオンされ、第１比較
パルス信号ＣＯＭＰ１が第１ラッチ部３５３に印加され
てラッチされる。リセット信号ＲＥＳＥＴによってター
ンオンまたはターンオフが制御されるＮＭＯＳトランジ
スタＭＮ１は、第１ラッチ部３５３を初期化させる機能
をする。

【００８７】動作決定信号ＯＰＤＳがローレベルに立下
り、第１インバータ３５１に印加されると、第１伝送ゲ
ート３５２はターンオフされ、第２伝送ゲート３５６は
ターンオンされる。そうすると、第１ラッチ部３５３か
ら第１比較パルス信号ＣＯＭＰ１が出力されて第４イン
バータ３５７を通じて第１動作制御信号ＯＰＣＯＮ１と
して出力される。図４を参照すれば、動作決定信号ＯＰ
ＤＳがローレベルに立下る瞬間に第１比較パルス信号Ｃ
ＯＭＰ１はローレベル状態であるために、第１動作制御
信号ＯＰＣＯＮ１もローレベルとして発生する。すなわ
ち、動作決定信号ＯＰＤＳが第１比較パルス信号ＣＯＭ
Ｐ１より短い場合、第１動作制御信号ＯＰＣＯＮ１はロ
ーレベルとして発生する。

【００８８】第２動作制御部３６０の動作も第１動作制
御部３５０の動作と同一なので詳細な説明は略す。図４
を参照すれば、動作決定信号ＯＰＤＳがローレベルに立
下る瞬間に第２比較パルス信号ＣＯＭＰ２はハイレバル
状態であるために、第２動作制御信号ＯＰＣＯＮ２もハ
イレバルとして発生する。すなわち、動作決定信号ＯＰ
ＤＳが第２比較パルス信号ＣＯＭＰ２より長い場合に第
２動作制御信号ＯＰＣＯＮ２はハイレバルとして発生す
る。

【００８９】したがって、第１及び第２動作制御信号Ｏ
ＰＣＯＮ１、ＯＰＣＯＮ２の論理レベルによって入力信
号ＩＮＣＫの周期が一定の時間より長いか、短いかが分
かり、その結果が半導体メモリ装置の動作を制御するた
めに用いる。

【００９０】図５は、図３の基準クロックの周期認識回
路を応用する回路の回路図である。

【００９１】図５の回路５００は、クロック信号ＣＬＫ
を反転するインバータ５０５、インバータ５０５の出力
に応答してターンオン及びターンオフが制御される伝送
ゲート５１１、５１７、５２１、５２７、ラッチを形成
するインバータ５１３、５１５、５２３、５２５、伝送
ゲート５１７、５２７の出力を反転させるインバータ５
１９、５２９、第１及び第２動作制御信号ＯＰＣＯＮ
１、ＯＰＣＯＮ２とインバータ５１９の出力を受信して
比較するＮＡＮＤゲート５３０、ＮＡＮＤゲート５３０
の出力を反転して第１出力信号ＯＵＴ１として発生する
インバータ５３５、第２動作制御信号ＯＰＣＯＮ２とイ
ンバータ５２９の出力とを比較するＮＡＮＤゲート５４
０、ＮＡＮＤゲート５４０の出力を反転して第２出力信
号ＯＵＴ２として発生するインバータ５４５を備える。

【００９２】図６は、図５の回路の動作を示す動作タイ
ミング図である。

【００９３】具体的には、図６の”６Ａ”は、第１及び
第２動作制御信号ＯＰＣＯＮ１、ＯＰＣＯＮ２が全てロ
ーレベルの場合に入力制御信号ＩＮＳが第１出力信号Ｏ
ＵＴ１または第２出力信号ＯＵＴ２を発生させないこと
を示す。

【００９４】図６の”６Ｂ”は、第１及び第２動作制御
信号ＯＰＣＯＮ１、ＯＰＣＯＮ２が全てハイレバルの場
合に入力制御信号ＩＮＳが第１出力信号ＯＵＴ１を発生
させることを示す。

【００９５】図６の”６Ｃ”は、第１動作制御信号ＯＰ
ＣＯＮ１がローレベルで第２動作制御信号ＯＰＣＯＮ２
がハイレバルの場合に入力制御信号ＩＮＳが第２出力信
号ＯＵＴ２を発生させることを示す。

【００９６】以下、図５及び図６を参照してその動作を
説明する。

【００９７】図５の回路５００は、クロック信号ＣＬＫ
に応答して動作する。ここで、クロック信号ＣＬＫは、
内部クロックであるか、または基準クロックで有り得
る。

【００９８】伝送ゲート５１１に印加される入力制御信
号ＩＮＳは、半導体メモリ装置の内部で生成される所定
の信号であって半導体メモリ装置の所定の動作を制御す
る。

【００９９】図５の回路５００は、第１及び第２動作制
御信号ＯＰＣＯＮ１、ＯＰＣＯＮ２の論理レベルによ
り、すなわち、入力信号ＩＮＣＫが一定の遅延時間より
長いか、短いかによって入力制御信号ＩＮＳを第１出力
信号ＯＵＴ１または第２出力信号ＯＵＴ２として発生し
て半導体メモリ装置の一定の動作を制御する。言い換え
れば、基準クロックの周期の長さによって半導体メモリ
装置の一定の動作を制御できるものである。

【０１００】ハイレバルのクロック信号ＣＬＫがインバ
ータ５０５に印加されると、伝送ゲート５１１はターン
オンされ、入力制御信号ＩＮＳがインバータ５１３、５
１５で構成されるラッチ５１６に印加される。ここで、
ＮＭＯＳトランジスタＭＮ１は、リセット信号ＲＥＳＥ
Ｔを受けてラッチ５１６を初期化させる機能を果たす。
クロック信号ＣＬＫがローレベルに反転されると、伝送
ゲート５１７がターンオンされて、ラッチされた入力制
御信号ＩＮＳがインバータ５１９を通じてＮＡＮＤゲー
ト５３０に印加される。この際、ＮＡＮＤゲート５３０
に印加された入力制御信号ＩＮＳが第１出力信号ＯＵＴ
１として出力されているか否かは、第１及び第２動作制
御信号ＯＰＣＯＮ１、ＯＰＣＯＮ２の論理レベルによっ
て変わる。

【０１０１】第１及び第２動作制御信号ＯＰＣＯＮ１、
ＯＰＣＯＮ２のうち１つでもローレベルを有するなら
ば、入力制御信号は出力されない。第１及び第２動作制
御信号ＯＰＣＯＮ１、ＯＰＣＯＮ２が全てハイレバルで
ある場合には、入力制御信号ＩＮＳは、第１出力信号Ｏ
ＵＴ１として出力される。これは図６の”６Ｂ”に示さ
れている。

【０１０２】また、ハイレバルのクロック信号ＣＬＫが
インバータ５０５に印加されると、伝送ゲート５２１は
ターンオンされ、インバータ５１９から入力制御信号Ｉ
ＮＳがインバータ５２３、５２５で構成されるラッチ５
２６に印加される。ここで、ＮＭＯＳトランジスタＭＮ
２はリセット信号ＲＥＳＥＴを受けてラッチ５２６を初
期化させる機能を果たす。クロック信号ＣＬＫが再びロ
ーレベルに反転されると、伝送ゲート５２７がターンオ
ンされ、ラッチされた入力制御信号ＩＮＳがインバータ
５２９を通じてＮＡＮＤゲート５４０に印加される。

【０１０３】この際、ＮＡＮＤゲート５４０に印加され
た入力制御信号ＩＮＳが第２出力信号ＯＵＴ２として出
力されるか否かは、第１及び第２動作制御信号ＯＰＣＯ
Ｎ１、ＯＰＣＯＮ２の論理レベルによって変わる。

【０１０４】第１動作制御信号ＯＰＣＯＮ１がローレベ
ルであり、第２動作制御信号ＯＰＣＯＮ２がハイレバル
である場合には、入力制御信号ＩＮＳは第２出力信号Ｏ
ＵＴ２として出力される。これは図６の”６Ｃ”に示さ
れている。その他の場合には、入力制御信号ＩＮＳは第
２出力信号ＯＵＴ２として出力されない。

【０１０５】具体的には、第１及び第２動作制御信号Ｏ
ＰＣＯＮ１、ＯＰＣＯＮ２が全てローレベルである場合
には、入力制御信号ＩＮＳは外部に出力されず、第１動
作制御信号ＯＰＣＯＮ１がローレベルであり、第２動作
制御信号ＯＰＣＯＮ２がハイレバルである場合には、入
力制御信号ＩＮＳはクロック信号ＣＬＫが２クロックだ
け過ぎた後に外部に出力され、第１動作制御信号ＯＰＣ
ＯＮ１と第２動作制御信号ＯＰＣＯＮ２とが全てハイレ
バルである場合には、入力制御信号ＩＮＳはクロック信
号ＣＬＫが１クロックだけ過ぎた後に外部に出力され
る。

【０１０６】図３の基準クロックの周期認識回路３００
と関連つけて説明すれば、第１動作制御信号ＯＰＣＯＮ
１がローレベルとして発生するのは入力信号ＩＮＣＫの
一周期が第１比較パルス信号ＣＯＭＰ１より短い場合で
あり、第２動作制御信号ＯＰＣＯＮ２がハイレバルとし
て発生するのは入力信号ＩＮＣＫの一周期が第２比較パ
ルス信号ＣＯＭＰ２より長い場合である。したがって、
入力信号ＩＮＣＫ、すなわち、基準クロックの周期が第
１時間（第２比較パルス信号ＣＯＭＰ２の活性時間）以
上かつ第２時間（第１比較パルス信号ＣＯＭＰ１の活性
時間）以下であれば、クロック信号ＣＬＫの２クロック
が経過した後に、入力制御信号ＩＮＳが外部に出力され
る。

【０１０７】図５の回路５００をそのまま応用すれば、
入力信号ＩＮＣＫ、すなわち、基準クロックの周期が第
１時間以下では所定の入力制御信号ＩＮＳを無視し、第
１時間と第２時間との間ではクロック信号ＣＬＫの２ク
ロック後に所定の入力制御信号ＩＮＳを外部に出力し、
第２時間以上ではクロック信号ＣＬＫの１クロック後に
所定の入力制御信号ＩＮＳを外部に出力しうる。

【０１０８】図７は、図１の動作タイミング制御回路を
応用してＲＡＳ時間を検出する回路の回路図である。

【０１０９】図７を参照すれば、ＲＡＳ時間を検出する
回路７００は、図３の基準クロックの周期認識回路３０
０と類似した構成を有する。すなわち、ローアクティブ
命令ＲＡを受信する遅延時間定義部７１０、遅延時間定
義部７１０の出力とローアクティブ命令ＲＡとを受信し
て比較する比較部７２０及びローアクティブ命令ＲＡと
比較部７２０の出力とを比較して所定の動作制御信号Ｔ
ＲＡＳを発生する制御部７３０を備える。

【０１１０】遅延時間定義部７１０は、遅延素子７１
１、７１２、７１３を備える。比較部７２０はＮＡＮＤ
ゲートで構成され、制御部７３０は図３の第１または第
２動作制御部３５０、３６０と同一な構成を有する。

【０１１１】図７のＲＡＳ時間検出回路７００の動作を
説明すれば、ＲＡＳ時間は、ローアクティブ命令ＲＡが
イネーブルされた後、プリチャージ命令がイネーブルさ
れるまでの所要時間を意味する。ローアクティブ命令Ｒ
Ａがイネーブルされた後、プリチャージ命令がイネーブ
ルされると、ローアクティブ命令ＲＡがディセーブルさ
れるので、結局ＲＡＳ時間は、ローアクティブ命令ＲＡ
がイネーブルされてから再びディセーブルされるのにか
かる時間である。

【０１１２】図７のＲＡＳ時間検出回路７００の動作
は、図３の基準クロックの周期認識回路３００の動作と
似ている。すなわち、ローアクティブ命令ＲＡが遅延時
間定義部７１０に印加されると、遅延時間定義部７１０
は、ローアクティブ命令ＲＡを所定時間だけ遅延させた
後に比較部７２０に印加する。比較部７２０は遅延時間
定義部７１０の出力とローアクティブ命令ＲＡとを比較
して所定の活性区間を有する比較パルス信号ＣＯＭＰを
発生する。制御部７３０は、比較パルス信号ＣＯＭＰと
ローアクティブ命令ＲＡとを受信してローアクティブ命
令ＲＡがディセーブルされる瞬間にローアクティブ命令
ＲＡが比較パルス信号ＣＯＭＰより長いか、短いかを比
較して動作制御信号ＴＲＡＳを発生する。したがって、
動作制御信号ＴＲＡＳは、ローアクティブ命令ＲＡが比
較パルス信号ＣＯＭＰより長いか、短いかに関する情報
を有している。

【０１１３】ＲＡＳ時間は、前述したようにローアクテ
ィブ命令ＲＡがイネーブルされた後、再びディセーブル
されるまでの時間を意味するので、ローアクティブ命令
ＲＡを制御部７３０に直接印加して、ローアクティブ命
令ＲＡがディセーブルされる瞬間にローアクティブ命令
ＲＡが比較パルス信号ＣＯＭＰより長いか、短いかを認
識する。図７の実施例では、毎ＲＣ時間毎にＲＡＳ時間
が比較パルス信号ＣＯＭＰより長いか、短いかを認識し
ていると仮定した。ここで、ＲＣ時間は、ローアクティ
ブ命令ＲＡがイネーブルされてからディセーブルされた
後、再びローアクティブ命令ＲＡがイネーブルされるま
での所要時間を意味する。したがって、図３の基準クロ
ックの周期認識回路３００でのように基準クロックの周
期を認識する時点を選択するために動作決定信号ＯＰＤ
Ｓを発生する別途の回路を備える必要がない。

【０１１４】図８は、図７の動作制御信号を用いる内部
電圧発生器のブロック図である。

【０１１５】通常、内部電圧発生器は、外部電圧ＥＶを
受信して内部電圧ＩＶを発生する内部電圧発生器８１
０、ローアクティブ命令ＲＡに応答してパルスを発生す
るパルス発生器８２０、外部電圧ＥＶ及びパルス発生器
８２０の出力ＯＶＤＲＶ＿Ｎに応答して一定の電圧を発
生する電圧発生器８３０を備える。しかし、図８の内部
電圧発生器８００は、従来の内部電圧発生器に追加的に
図７のＲＡＳ時間検出回路７００で発生する動作制御信
号ＴＲＡＳに応答してパルスを発生するパルス発生器８
４０、及び、パルス発生器８４０の出力ＯＶＤＲＶ＿Ｓ
及び外部電圧ＥＶに応答して一定の電圧を発生する電圧
発生器８５０を備える。

【０１１６】図９は、図８の内部電圧発生器の動作を示
す図面である。

【０１１７】以下、図８及び図９を参照して内部電圧発
生器８００の動作を説明する。

【０１１８】半導体メモリ装置内部でローアクティブ命
令ＲＡがイネーブルされると、メモリアレイでの電圧の
消耗が増加するので、内部電圧ＩＶのレベルが相当に降
下する。図９に示された部分ＶＤＩＰはこれを示してい
る。したがって、大部分の半導体メモリ装置は、内部電
圧ＩＶの電圧降下を補償するための回路を備える。

【０１１９】補償回路の例として、ローアクティブ命令
ＲＡがイネーブルされると、短いパルスＯＶＤＲＶ＿Ｎ
を発生し、その短いパルスＯＶＤＲＶ＿Ｎにより電圧を
発生させて内部電圧発生器８１０のドライビング能力を
瞬間的に高める方法がある。しかし、この方法でもオー
バーシュートの問題等もあって内部電圧発生器８１０の
ドライビング能力を無条件に高めることはできない。

【０１２０】また、降下した電圧の一部は、ローアクテ
ィブ命令ＲＡによりパルスを発生させて一定の電圧を発
生する回路をして補償させ、降下した電圧の残り部分
は、ＲＡＳ時間の間に内部電圧発生器８１０の正常な動
作として補償させる。しかし、ＲＡＳ時間が十分であれ
ば、ローアクティブ命令ＲＡにより動作されるパルス発
生器８２０と電圧発生器８３０とを用いて降下した電圧
を補償する回路が効率よく動作されうるが、ＲＡＳ時間
が短くなれば、内部電圧発生器８１０が十分に動作でき
なくて降下した内部電圧ＩＶを補償し難しくなる。

【０１２１】したがって、このような問題を解決するた
めに図７のＲＡＳ時間検出回路７００の出力である動作
制御信号ＴＲＡＳに応答して動作するパルス発生器８４
０と電圧発生器８５０とを内部電圧発生器８００に追加
する。すなわち、ＲＡＳ時間が既定の時間より短けれ
ば、動作制御信号ＴＲＡＳを一定の論理レベルで発生
し、一定の論理レベルを有する動作制御信号ＴＲＡＳに
応答してパルス発生器８４０がパルスＯＶＤＲＶ＿Ｓを
発生させてパルスＯＶＤＲＶ＿Ｓを受信した電圧発生器
８５０により内部電圧発生器８１０のドライビング能力
を高める。

【０１２２】図８の内部電圧発生器８００は、ＲＡＳ時
間が長い場合（動作制御信号ＴＲＡＳがローレベルの場
合）にはローアクティブ命令ＲＡによってのみ短いパル
スＯＶＤＲＶ＿Ｎを発生し、電圧発生器８３０が発生し
た電圧によって内部電圧発生器８１０のドライビング能
力を高める。しかし、ＲＡＳ時間が短い場合（動作制御
信号ＴＲＡＳがハイレバルの場合）には、パルス発生器
８４０は、図７のＲＡＳ時間検出回路７００からハイレ
バルの動作制御信号ＴＲＡＳを受信して短いパルスＯＶ
ＤＲＶ＿Ｓを発生し、電圧発生器８５０は、短いパルス
ＯＶＤＲＶ＿Ｓを受信して内部電圧発生器８１０のドラ
イビング能力をさらに向上させる。図９には、ローアク
ティブ命令ＲＡに応答するパルス発生器８２０が発生す
るパルスＯＶＤＲＶ＿Ｎと、動作制御信号ＴＲＡＳに応
答するパルス発生器８４０が発生するパルスＯＶＤＲＶ
＿Ｓが示されており、パルスが発生した瞬間は内部電圧
ＩＶのレベルが向上している。

【０１２３】図１０は、図１の動作タイミング制御回路
を応用してＲＣ時間を検出する回路の回路図である。

【０１２４】図１１は、ＲＣ時間の情報を有する制御信
号の発生回路である。

【０１２５】図１２は、図１０及び図１１の回路の動作
を示すタイミング図である。

【０１２６】図１０のＲＣ時間検出回路９００の構成
は、ローアクティブ命令ＲＡの立上りエッジ毎に反転さ
れる動作決定信号ＯＰＤＳを発生するトグルフリップフ
ロップ９１０を備える点と、遅延時間定義部９５０の出
力を比較する比較部９６０としてＮＡＮＤゲートではな
くＮＯＲゲートが使われる点とで、図３の基準クロック
の周期認識回路３００と違いがあるだけである。したが
って、構成に関する詳細な説明は略す。

【０１２７】以下、図１０、図１１及び図１２を参照し
てＲＣ時間検出回路９００の動作を説明する。

【０１２８】ＲＣ時間ｔＲＣは、ローアクティブ命令Ｒ
Ａがイネーブルされていてディセーブルされた後、再び
ローアクティブ命令ＲＡがイネーブルされるまでの所要
時間を意味する。

【０１２９】図１０のＲＣ時間検出回路９００は、ロー
アクティブ命令ＲＡの立上りエッジ毎にＲＣ時間ｔＲＣ
を検出するために遅延時間定義部９２０、９５０と比較
部９３０、９６０及び制御部９４０、９７０を２つずつ
備える。

【０１３０】ローアクティブ命令ＲＡの立上りエッジ毎
にＲＣ時間ｔＲＣを検出するために、トグルフリップフ
ロップ９１０は、ローアクティブ命令ＲＡの立上りエッ
ジ毎に反転される信号を動作決定信号ＯＰＤＳとして発
生する。

【０１３１】動作決定信号ＯＰＤＳの立上りエッジで遅
延時間定義部９２０に動作決定信号ＯＰＤＳが印加さ
れ、比較部９３０によって第１比較パルス信号ＣＯＭＰ
１が一定の活性区間を有するように生成される。そし
て、動作決定信号ＯＰＤＳの次の下降エッジで第１比較
パルス信号ＣＯＭＰ１と動作決定信号ＯＰＤＳとを比較
してラッチした信号が制御部９４０から第１動作制御信
号ＯＰＣＯＮ１として出力される。図１２を参照すれ
ば、動作決定信号ＯＰＤＳが第１比較パルス信号ＣＯＭ
Ｐ１より短いものとして示されており、この時、第１動
作制御信号ＯＰＣＯＮ１はハイレバルとして発生する。

【０１３２】動作決定信号ＯＰＤＳの下降エッジで遅延
時間定義部９５０に動作決定信号ＯＰＤＳが印加され、
比較部９６０によって第２比較パルス信号ＣＯＭＰ２が
一定の活性区間を有するように生成される。そして、動
作決定信号ＯＰＤＳの次の立上りエッジで第２比較パル
ス信号ＣＯＭＰ２と動作決定信号ＯＰＤＳとを比較して
ラッチした信号が第２動作制御信号ＯＰＣＯＮ２として
発生する。図１２を参照すれば、動作決定信号ＯＰＤＳ
の立上りエッジで第２比較パルス信号ＣＯＭＰ２がロー
レベルであるから、この時、第２動作制御信号ＯＰＣＯ
Ｎ２はローレベルとして発生する。

【０１３３】このように図１０のＲＣ時間検出回路９０
０は、ローアクティブ信号ＲＡの立上りエッジ毎に、す
なわち、動作決定信号ＯＰＤＳの立上りエッジ及び下降
エッジ毎にＲＣ時間ｔＲＣが認識されるので、連続的な
ＲＣ時間ｔＲＣを認識しうる。

【０１３４】図１１の回路９８０は、動作決定信号ＯＰ
ＤＳの立上りエッジ及び下降エッジ毎に第１動作制御信
号ＯＰＣＯＮ１と第２動作制御信号ＯＰＣＯＮ２とを交
互に出力する。すなわち、動作決定信号ＯＰＤＳの下降
エッジでは、第１動作制御信号ＯＰＣＯＮ１が制御信号
ＴＲＣ＿Ｓとして出力され、動作決定信号ＯＰＤＳの立
上りエッジでは、第２動作制御信号ＯＰＣＯＮ２が制御
信号ＴＲＣ＿Ｓとして出力される。

【０１３５】このような動作により結局ＲＡ時間ｔＲＣ
毎に、すなわち、ローアクティブ命令ＲＡの立上りエッ
ジ毎に以前段階のＲＣ時間ｔＲＣに関する情報、すなわ
ち、ＲＣ時間ｔＲＣが既定の所定時間より長いか、短い
かに関する情報を有する制御信号ＴＲＣ＿Ｓが発生す
る。

【０１３６】このような制御信号ＴＲＣ＿Ｓは半導体メ
モリ装置の内部動作を制御するための応用回路に用いら
れる。

【０１３７】前述したように図面及び明細書で最適の実
施形態が開示された。ここで、特定の用語が使われた
が、これは単に本発明を説明するための目的として用い
られたものに過ぎず、意味限定や特許請求の範囲上に記
載された本発明の範囲を制限するために使われたもので
はない。したがって、当業者ならばこれより多様な変形
及び均等な他実施例が可能であるという点を理解しう
る。したがって、本発明の真の技術的保護範囲は特許請
求の範囲上の技術的思想によってのみ決まるべきであ
る。

【０１３８】

【発明の効果】前述したように本発明に係る半導体メモ
リ装置の動作タイミング制御回路及び制御方法によれ
ば、半導体メモリ装置の動作タイミングパラメータの変
化を自ら認識して動作タイミングに適した半導体メモリ
装置の動作を制御しうる。

【図面の簡単な説明】

【図１】本発明の望ましい実施形態に係る動作タイミン
グ制御回路である。

【図２】本発明の望ましい実施形態に係る動作タイミン
グ制御方法を示すフローチャートである。

【図３】本発明の望ましい実施形態に係る基準クロック
の周期認識回路を示すブロック図である。

【図４】図３の基準クロックの周期認識回路の動作を示
す動作タイミング図である。

【図５】図３の基準クロックの周期認識回路を応用する
回路の回路図である。

【図６】図５の回路の動作を示す動作タイミング図であ
る。

【図７】図１の動作タイミング制御回路を応用してＲＡ
Ｓ時間を検出する回路の回路図である。

【図８】図７の動作制御信号を用いる内部電圧発生器の
ブロック図である。

【図９】図８の内部電圧発生器の動作を示す図面であ
る。

【図１０】図１の動作タイミング制御回路を応用してＲ
Ｃ時間を検出する回路の回路図である。

【図１１】ＲＣ時間の情報を有する制御信号の発生回路
である。

【図１２】図１０及び図１１の回路の動作を示すタイミ
ング図である。

【符号の説明】

１１０ 遅延時間定義部 １３０ 比較部 １５０ 制御部

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5M024 AA50 AA90 BB27 DD82 DD85 FF15 FF20 GG01 PP01 PP02 PP03 PP07 PP10

Claims (48)

【特許請求の範囲】
1. 【請求項１】 半導体メモリ装置の動作タイミングの変
   化を認識して前記半導体メモリ装置の動作タイミングを
   制御するための動作タイミング制御回路において、 所定の入力信号を受信し、前記入力信号を各々所定の遅
   延時間だけ遅延させた第１ないし第ｎ（ｎは自然数）遅
   延信号を発生する遅延時間定義部と、 前記入力信号及び前記第１ないし第ｎ遅延信号を受信し
   て所定時間の活性区間を有する第１ないし第ｎ比較パル
   ス信号を発生する比較部と、 前記入力信号及び前記第１ないし第ｎ比較パルス信号を
   受信し、前記入力信号と前記第１ないし第ｎ比較パルス
   信号とを比較して前記半導体メモリ装置の動作タイミン
   グを制御する第１ないし第ｎ動作制御信号を発生する制
   御部と、 を備えることを特徴とする半導体メモリ装置
   の動作タイミング制御回路。
2. 【請求項２】 前記入力信号は、 半導体メモリ装置のクロック信号または連続的な命令で
   あることを特徴とする請求項１に記載の半導体メモリ装
   置の動作タイミング制御回路。
3. 【請求項３】 前記遅延時間定義部は、 前記入力信号を受信して一定の遅延時間だけ遅延させて
   前記第１遅延信号を発生する第１遅延素子と、 前記第１遅延信号を受信して一定の遅延時間だけ遅延さ
   せて前記第２遅延信号を発生する第２遅延素子と、 第ｎ−１遅延信号を受信して一定の遅延時間だけ遅延さ
   せて前記第ｎ遅延信号を発生する第ｎ遅延素子と、を備
   えることを特徴とする請求項１に記載の半導体メモリ装
   置の動作タイミング制御回路。
4. 【請求項４】 前記遅延素子は、 互いに異なる遅延時間を有することを特徴とする請求項
   ３に記載の半導体メモリ装置の動作タイミング制御回
   路。
5. 【請求項５】 前記比較部は、 前記入力信号及び前記対応する第１ないし第ｎ遅延信号
   を各々受信して前記第１ないし第ｎ比較パルス信号を各
   々発生する第１ないし第ｎ比較手段を備えることを特徴
   とする請求項１に記載の半導体メモリ装置の動作タイミ
   ング制御回路。
6. 【請求項６】 前記第１ないし第ｎ比較パルス信号は、 活性区間の時間間隔が各々異なることを特徴とする請求
   項５に記載の半導体メモリ装置の動作タイミング制御回
   路。
7. 【請求項７】 前記制御部は、 前記入力信号及び前記対応する第１ないし第ｎ比較パル
   ス信号を各々受信し、前記入力信号の活性区間の時間と
   前記対応する第１ないし第ｎ比較パルス信号の活性区間
   の時間とを比較して前記半導体メモリ装置の動作タイミ
   ングを制御する前記第１ないし第ｎ動作制御信号を各々
   発生する第１ないし第ｎ動作制御部を備えることを特徴
   とする請求項１に記載の半導体メモリ装置の動作タイミ
   ング制御回路。
8. 【請求項８】 前記第１ないし第ｎ動作制御信号は、 その論理レベルによって前記入力信号の活性区間が対応
   する前記第１ないし第ｎ比較パルス信号の活性区間より
   長いか、短いかを示すことを特徴とする請求項７に記載
   の半導体メモリ装置の動作タイミング制御回路。
9. 【請求項９】 前記入力信号及び所定の動作活性信号を
   受信して前記動作タイミング制御回路の活性または非活
   性を制御するために前記入力信号の前記遅延時間定義部
   への伝送の如何を決定する動作決定部をさらに備えるこ
   とを特徴とする請求項１に記載の半導体メモリ装置の動
   作タイミング制御回路。
10. 【請求項１０】 前記動作活性信号は、 ＭＲＳにより発生することを特徴とする請求項９に記載
    の半導体メモリ装置の動作タイミング制御回路。
11. 【請求項１１】 前記動作決定部は、 前記入力信号及び前記動作活性信号を入力とするＮＡＮ
    Ｄゲートを含むことを特徴とする請求項９に記載の半導
    体メモリ装置の動作タイミング制御回路。
12. 【請求項１２】 半導体メモリ装置の動作タイミングの
    変化を認識して前記半導体メモリ装置の動作タイミング
    を制御するための動作タイミング制御方法において、 （ａ） 所定の入力信号を受信し、前記入力信号を各々
    所定の遅延時間だけ遅延させた第１ないし第ｎ遅延信号
    を発生する段階と、 （ｂ） 前記入力信号及び前記第１ないし第ｎ遅延信号
    を受信して所定時間の活性区間を有する第１ないし第ｎ
    比較パルス信号を発生する段階と、 （ｃ） 前記入力信号と前記第１ないし第ｎ比較パルス
    信号とを比較して前記半導体メモリ装置の動作タイミン
    グを制御する第１ないし第ｎ動作制御信号を発生する段
    階と、を備えることを特徴とする半導体メモリ装置の動
    作タイミング制御方法。
13. 【請求項１３】 前記入力信号は、 半導体メモリ装置のクロック信号または連続的な命令で
    あることを特徴とする請求項１２に記載の半導体メモリ
    装置の動作タイミング制御方法。
14. 【請求項１４】 前記入力信号は、 所定の動作活性信号に応答して印加するか否かが決定さ
    れることを特徴とする請求項１２に記載の半導体メモリ
    装置の動作タイミング制御方法。
15. 【請求項１５】 前記動作活性信号は、 ＭＲＳにより発生することを特徴とする請求項１４に記
    載の半導体メモリ装置の動作タイミング制御方法。
16. 【請求項１６】 前記（ａ）段階は、 （ａ１） 前記入力信号を一定の遅延時間だけ遅延させ
    て前記第１遅延信号を発生する段階と、 （ａ２） 前記第１遅延信号を一定の遅延時間だけ遅延
    させて前記第２遅延信号を発生する段階と、 （ａ３） 第ｎ−１遅延信号を一定の遅延時間だけ遅延
    させて前記第ｎ遅延信号を発生する段階と、を備えるこ
    とを特徴とする請求項１２に記載の半導体メモリ装置の
    動作タイミング制御方法。
17. 【請求項１７】 前記第１ないし第ｎ遅延信号は、 互いに異なる遅延時間を有することを特徴とする請求項
    １６に記載の半導体メモリ装置の動作タイミング制御方
    法。
18. 【請求項１８】 前記第１ないし第ｎ比較パルス信号
    は、 活性区間の時間間隔が各々異なることを特徴とする請求
    項１２に記載の半導体メモリ装置の動作タイミング制御
    方法。
19. 【請求項１９】 前記第１及び第ｎ動作制御信号は、 その論理レベルによって前記入力信号の活性区間が対応
    する前記第１ないし第ｎ比較パルス信号の活性区間より
    長いか短いかを示すことを特徴とする請求項１２に記載
    の半導体メモリ装置の動作タイミング制御方法。
20. 【請求項２０】 半導体メモリ装置の基準クロックの周
    期の変化を認識して前記半導体メモリ装置を制御するた
    めの動作制御信号を発生する基準クロックの周期認識回
    路において、 所定の入力信号及び所定の動作活性信号を受信して動作
    決定信号を発生する動作決定部と、 前記入力信号を受信し、前記入力信号を各々一定の遅延
    時間だけ遅延させた第１及び第２遅延信号を発生する遅
    延時間定義部と、 前記入力信号、前記第１及び第２遅延信号を受信して所
    定時間の活性区間を有する第１及び第２比較パルス信号
    を発生する比較部と、 前記動作決定信号、前記第１及び第２比較パルス信号を
    受信し、前記動作決定信号と前記第１及び第２比較パル
    ス信号とを比較し、前記動作決定信号と前記第１及び第
    ２比較パルス信号との比較結果に基づいて前記半導体メ
    モリ装置を制御する前記第１及び第２動作制御信号を発
    生する制御部と、を備えることを特徴とする基準クロッ
    クの周期認識回路。
21. 【請求項２１】 前記入力信号は、 基準クロックであることを特徴とする請求項２０に記載
    の基準クロックの周期認識回路。
22. 【請求項２２】 前記動作決定部は、 前記動作活性信号を入力端に受信し、前記入力信号をク
    ロック入力端に受信して前記動作決定信号を出力端に出
    力するフリップフロップを含むことを特徴とする請求項
    ２０に記載の基準クロックの周期認識回路。
23. 【請求項２３】 前記遅延時間定義部は、 一定の遅延時間を有し、直列連結される奇数の遅延素子
    を備えることを特徴とする請求項２０に記載の基準クロ
    ックの周期認識回路。
24. 【請求項２４】 前記第１遅延信号は前記入力信号が前
    記直列連結される遅延素子を全て通過して発生する信号
    であり、 前記第２遅延信号は前記入力信号が前記直列連結される
    遅延素子のうち一部の奇数の遅延素子を通過して発生す
    る信号であることを特徴とする請求項２３に記載の基準
    クロックの周期認識回路。
25. 【請求項２５】 前記遅延素子は、 互いに異なる遅延時間を有することを特徴とする請求項
    ２３に記載の基準クロックの周期認識回路。
26. 【請求項２６】 前記比較部は、 前記入力信号及び前記対応する第１遅延信号を受信して
    所定時間の活性区間を有する前記第１比較パルス信号を
    発生する第１比較手段と、 前記入力信号及び前記対応する第２遅延信号を受信して
    所定時間の活性区間を有する前記第２比較パルス信号を
    発生する第２比較手段と、を備えることを特徴とする請
    求項２０に記載の基準クロックの周期認識回路。
27. 【請求項２７】 前記第１及び第２比較手段は、 ＮＡＮＤゲートを含むことを特徴とする請求項２６に記
    載の基準クロックの周期認識回路。
28. 【請求項２８】 前記第１及び第２比較パルス信号は、 活性区間の時間間隔が各々異なることを特徴とする請求
    項２６に記載の基準クロックの周期認識回路。
29. 【請求項２９】 前記制御部は、 前記動作決定信号及び前記対応する第１比較パルス信号
    を受信し、前記動作決定信号の活性区間の時間と前記第
    １比較パルス信号の活性区間の時間とを比較して前記半
    導体メモリ装置を制御する前記第１動作制御信号を発生
    する第１動作制御部と、 前記動作決定信号及び前記対応する第２比較パルス信号
    を受信し、前記動作決定信号の活性区間の時間と前記第
    ２比較パルス信号の活性区間の時間とを比較して前記半
    導体メモリ装置を制御する前記第２動作制御信号を発生
    する第２動作制御部と、を備えることを特徴とする請求
    項２０に記載の基準クロックの周期認識回路。
30. 【請求項３０】 前記第１及び第２動作制御信号は、 その論理レベルによって前記動作決定信号の活性区間が
    対応する前記第１または第２比較パルス信号の活性区間
    より長いか短いかを示すことを特徴とする請求項２９に
    記載の基準クロックの周期認識回路。
31. 【請求項３１】 前記第１動作制御部は、 前記動作決定信号を受信して反転させる第１インバータ
    と、 前記動作決定信号及び前記第１インバータの出力信号に
    応答して前記第１比較パルス信号を所定の第１ラッチ部
    へ伝送する第１伝送ゲートと、 前記第１伝送ゲートの出力を反転させる第２インバータ
    及び前記第２インバータの出力を反転させて前記第２イ
    ンバータに印加する第３インバータを備える前記第１ラ
    ッチ部と、 前記動作決定信号及び前記第１インバータの出力信号に
    応答して前記第１ラッチ部の出力を所定の第４インバー
    タに伝送する第２伝送ゲートと、 前記第２伝送ゲートの出力を反転して前記第１動作制御
    信号として発生する前記第４インバータと、を備えるこ
    とを特徴とする請求項２９に記載の基準クロックの周期
    認識回路。
32. 【請求項３２】 前記第２動作制御部は、 前記動作決定信号を受信して反転させる第５インバータ
    と、 前記動作決定信号及び前記第５インバータの出力信号に
    応答して前記第２比較パルス信号を所定の第２ラッチ部
    へ伝送する第３伝送ゲートと、 前記第３伝送ゲートの出力を反転させる第６インバータ
    及び前記第６インバータの出力を反転させて前記第６イ
    ンバータに印加する第７インバータを備える前記第２ラ
    ッチ部と、 前記動作決定信号及び前記第５インバータの出力信号に
    応答して前記第２ラッチ部の出力を所定の第８インバー
    タに伝送する第４伝送ゲートと、 前記第４伝送ゲートの出力を反転して前記第２動作制御
    信号として発生する前記第８インバータと、を備えるこ
    とを特徴とする請求項２９に記載の基準クロックの周期
    認識回路。
33. 【請求項３３】 半導体装置を動作する方法において、 入力信号の活性区間と内部的に発生する第１比較パルス
    の活性区間とを比較する段階と、 入力信号の活性区間が第１比較パルスの活性区間より短
    い場合、第１内部オペレーションを選択する段階と、 入力信号の活性区間が第１比較パルスの活性区間より長
    い場合に第２内部オペレーションを選択する段階と、を
    備えることを特徴とする半導体装置の動作方法。
34. 【請求項３４】 前記入力信号は基準クロック信号であ
    り、 第１内部オペレーションが第２内部オペレーションより
    さらに長い基準クロック周期を要求することを特徴とす
    る請求項３３に記載の半導体装置の動作方法。
35. 【請求項３５】 前記入力信号はローアドレス信号であ
    り、 前記第１内部オペレーションはローアドレス信号の印加
    に応答して第１補充内部電圧発生器を瞬間的に活性化さ
    せることを特徴とする請求項３３に記載の半導体装置の
    動作方法。
36. 【請求項３６】 前記第１及び第２内部オペレーション
    はローアドレス信号の印加に応答して第２補充内部電圧
    発生器を瞬間的に活性化させることを特徴とする請求項
    ３５に記載の半導体装置の動作方法。
37. 【請求項３７】 前記第１比較パルスの活性区間よりさ
    らに短い活性区間を有する第２比較パルスの活性区間と
    前記入力信号の活性区間とを比較する段階と、 入力信号の活性区間が第１比較パルスの活性区間より短
    く、第２比較パルスの活性区間より長い場合に第１内部
    オペレーションを選択する段階と、 入力信号の活性区間が第２比較パルスの活性区間より短
    い場合に第３内部オペレーションを選択する段階と、を
    さらに備えることを特徴とする請求項３３に記載の半導
    体装置の動作方法。
38. 【請求項３８】 前記第３内部オペレーションは、 前記半導体装置で発生する動作をディセーブルさせるこ
    とを特徴とする請求項３７に記載の半導体装置の動作方
    法。
39. 【請求項３９】 前記入力信号は２つの連続的なローア
    ドレス信号間の時間間隔であり、前記入力信号の活性区
    間を比較する段階は２回路間の比較機能を選択すること
    を備えるが、２回路のうち第１回路は第１ローアドレス
    信号と第２ローアドレス信号間の時間を比較し、２回路
    のうち第２回路は第２ローアドレス信号と第３ローアド
    レス信号間の時間を比較することを特徴とする請求項３
    ３に記載の半導体装置の動作方法。
40. 【請求項４０】 半導体メモリ装置の動作を修正する制
    御回路を備える半導体メモリ装置において、前記制御回
    路は、 入力信号に応答して第１遅延信号を発生する第１遅延回
    路と、 前記第１遅延回路の遅延と関連する活性区間を有し、入
    力信号の組合わせに応答して第１比較パルスを発生する
    第１パルス発生器と、 前記入力信号の活性区間が前記第１比較パルスの活性区
    間より長ければ第１ロジック状態になり、前記入力信号
    の活性区間が前記第１比較パルスの活性区間より短けれ
    ば第２ロジック状態になる第１動作制御信号を発生する
    第１区間比較器と、を備えることを特徴とする半導体メ
    モリ装置。
41. 【請求項４１】 前記入力信号に応答して第２遅延信号
    を発生する第２遅延回路と、 前記第２遅延回路の遅延と関連される活性区間を有し、
    入力信号の組合わせに応答して発生する第２比較パルス
    を発生する第２パルス発生器と、 前記入力信号の活性区間が前記第２比較パルスの活性区
    間より長ければ第１ロジック状態になり、前記入力信号
    の活性区間が前記第２比較パルスの活性区間より短けれ
    ば第２ロジック状態になる第２動作制御信号を発生する
    第２区間比較器と、をさらに備えることを特徴とする請
    求項４０に記載の半導体メモリ装置。
42. 【請求項４２】 前記第２遅延回路の入力は前記第１遅
    延回路の出力であり、よって前記第２比較パルスの活性
    区間は第１及び第２遅延回路の遅延と全て関連されるこ
    とを特徴とする請求項４１に記載の半導体メモリ装置。
43. 【請求項４３】 前記入力信号は基準クロック信号であ
    り、 前記半導体メモリ装置は前記第２動作制御信号が第１ロ
    ジック状態になれば、１つの基準クロック周期の間に内
    部動作を選択し、前記第２動作制御信号が第２ロジック
    状態になれば２つまたはそれ以上の基準クロック周期の
    間に内部動作を選択することを特徴とする請求項４１に
    記載の半導体メモリ装置。
44. 【請求項４４】 前記選択された内部動作は、 前記第１動作制御信号が第２ロジック状態になればディ
    セーブルされることを特徴とする請求項４３に記載の半
    導体メモリ装置。
45. 【請求項４５】 前記入力信号は命令信号であり、前記
    制御回路は連続的な命令信号間の時間間隔に基づいて半
    導体メモリ装置の動作を修正し、前記制御回路は、 前記第１比較パルスまたは第２比較パルスと前記命令信
    号との時間間隔を選択的に比較させる反転回路と、 前記反転回路が前記第１比較パルスと前記命令信号との
    時間間隔とを比較させる場合は、前記第１動作制御信号
    を制御信号として選択し、前記反転回路が前記第２比較
    パルスと前記命令信号との時間間隔を比較させる場合
    は、前記第２動作制御信号を制御信号として選択する選
    択回路と、をさらに備えることを特徴とする請求項４１
    に記載の半導体メモリ装置。
46. 【請求項４６】 前記入力信号は命令信号であり、前記
    制御回路は現在の命令信号の活性パルス幅に基づいて前
    記半導体メモリ装置の動作を修正することを特徴とする
    請求項４０に記載の半導体メモリ装置。
47. 【請求項４７】 主電圧発生器及び第１補充電圧発生器
    をさらに備え、 前記動作制御信号が第２ロジック状態である場合、前記
    動作制御信号は前記主電圧発生器を補助するための第１
    補充電圧発生器を瞬間的に活性化させることを特徴とす
    る請求項４６に記載の半導体メモリ装置。
48. 【請求項４８】 第２補充電圧発生器をさらに備え、 前記第２補充電圧発生器は現在命令信号に応答して主電
    圧発生器を補助するために瞬間的に活性化されることを
    特徴とする請求項４７に記載の半導体メモリ装置。