KR20050041074A - 반도체 기억 소자에서의 펄스 폭 조절 회로 및 방법 - Google Patents

반도체 기억 소자에서의 펄스 폭 조절 회로 및 방법 Download PDF

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Abstract

본 발명은 외부에서 인가되는 제어신호에 기반하여 출력신호의 펄스 폭을 제어함으로써 지연부의 지연량에 구애받지 않고 펄스 폭을 조절하도록 함에 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 기억 소자에서의 펄스 폭 조절 회로는 수단을 포함하고, 상기 수단은 적어도 부분적으로 외부에서 인가되는 펄스폭제어신호에 기초하여 구성될 수 있으며, 상기 수단은, 상기 반도체 기억 소자의 테스트 모드시, 상기 펄스폭제어신호를 이용하여 출력신호의 펄스 폭을 조절할 수 있는 능력을 포함한다.

Description

반도체 기억 소자에서의 펄스 폭 조절 회로 및 방법{PULSE WIDTH ADJUSTMENT CIRCUIT AND ITS METHOD IN SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 기억 소자의 테스트 모드에서 사용되는 펄스 신호에 관한 것으로, 구체적으로는 입력되는 펄스 신호의 폭을 연장시켜 출력할 때 펄스 신호의 폭을 임의로 조절할 수 있는 기술에 관한 것이다.
종래기술에 따르면 반도체 기억 소자의 테스트 모드에서 필요로 하는 펄스 신호의 펄스 폭을 임의대로 조절하는 것이 불가능하였다. 따라서 펄스 폭을 변화시키고자 하는 경우에는 지연회로 내 메탈 옵션을 일일이 수정해가면서 변화되는 펄스 폭을 확인할 수 밖에 없었다.
도 1은 종래기술에 따른 테스트 모드용 펄스 신호 발생 회로이고, 도 2는 도 1의 각 노드에서의 단계별 출력 파형도이다.
(단계 I)
반도체 기억 소자에 전원이 인가되면 전원인가신호(pwrup)가 "L"상태에서 "H"상태로 쉬프트되어 유지되며, 펄스 입력 신호(in)가 "L"상태를 유지한다. 이 때 각 노드에서의 논리상태를 보면, 노드A, 노드C, 노드D, 노드1(node_1) 및 노드2(node_2)에서의 논리값이 "H"상태를, 노드B의 논리값과 출력신호(out)가 "L"상태를 유지한다.
(단계 II)
펄스 형태의 입력 신호(in)가 "L"상태에서 "H"상태로 쉬프트되면, 노드A에서의 논리값은 "L"상태, 노드B의 논리값은 "H"상태가 되면서 출력신호(out)가 "H"상태가 된다.
(단계 III)
입력신호(in)가 "H"상태에서 "L"상태로 쉬프트된다.
(단계 IV)
노드B에서의 "H"상태 논리값은 제2인버터(106)를 거쳐 노드1에서 "L"상태로 전달된다. 노드1에서의 "L"상태 논리값이 지연부(107, delay)에서 소정 시간 지연되어 출력되면 노드2에서는 "H"상태에서 "L"상태로 쉬프트된다. 이 때 노드D에서의 논리값이 "H"상태가 되면 노드B에서의 논리값과 출력신호(out)는 "L"상태로 쉬프트된다.
결과적으로, 입력신호(in)의 펄스 폭보다 출력신호(out)의 펄스 폭이 A만큼 연장되는 것을 알 수 있다. 그러나, 이러한 회로 구성에 따르면, 출력신호(out)의 펄스 폭을 변화시키고자 하는 경우, 지연부(107)에 포함된 메탈 옵션(Metal Option)을 FIB(Focused Ion Beam)를 통해 일일이 수정해가면서 확인할 수 없어 소요되는 시간과 비용이 많았다. 또한, 변화시킬 수 있는 펄스 폭이 회로 내에 구현되어 있는 지연부에서의 지연량으로 제한될 수 밖에 없는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위하여 본 발명은 외부에서 인가되는 제어신호에 기반하여 출력신호의 펄스 폭을 제어함으로써 지연부의 지연량에 구애받지 않고 펄스 폭을 조절하도록 함에 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 기억 소자에서의 펄스 폭 조절 회로는, 반도체 기억 소자에 사용되는 펄스 신호의 폭을 조절함에 있어서, 수단을 포함하고, 상기 수단은 적어도 부분적으로 외부에서 인가되는 펄스폭제어신호에 기초하여 구성될 수 있으며, 상기 수단은, 상기 반도체 기억 소자의 테스트 모드시, 상기 펄스폭제어신호를 이용하여 출력신호의 펄스 폭을 조절할 수 있는 능력을 포함할 수 있다.
바람직하게는, 상기 펄스 폭 조절 회로는, 상기 반도체 기억 소자의 노말 모드시, 입력신호의 펄스 폭을 소정 시간 연장시켜 출력할 수 있는 능력을 더 포함할 수 있다.
바람직하게는, 상기 펄스 폭 조절 회로는, 상기 테스트 모드와 상기 노말 모드를 구분하기 위하여 외부로부터 인가되는 모드구분신호를 이용할 수 있다.
바람직하게는, 상기 펄스 폭 조절 회로는, 상기 모드구분신호를 게이트제어신호로 이용하고, 상기 펄스폭제어신호에 기초한 제1 신호를 입력으로 하는 제1 전달게이트; 및 상기 모드구분신호를 게이트제어신호로 이용하고, 상기 출력신호의 펄스 폭이 소정 시간 연장된 제2 신호를 입력으로 하는 제2 전달게이트를 포함할 수 있다.
바람직하게는, 상기 제2 신호의 펄스 폭 연장은 상기 펄스 폭 조절 회로내 구비된 지연부에서의 동작에 따를 수 있다.
또한, 본 발명의 펄스 폭 조절 방법은, 반도체 기억 소자에 사용되는 펄스 신호의 폭을 조절함에 있어서, 외부에서 인가되는 펄스폭제어신호에 기초한 제1 신호와 펄스 폭 조절 회로의 출력신호를 소정 시간 지연시킨 제2 신호를 입력받는 제1 단계; 및 상기 제1 신호와 상기 제2 신호 중 어느 하나가 선택되는 제2 단계를 포함할 수 있다.
바람직하게는, 상기 제2 단계에서 상기 제1 신호와 상기 제2 신호 중 어느 하나의 선택은 외부에서 인가되는 모드구분신호에 의할 수 있다.
바람직하게는, 상기 모드구분신호는 상기 제1 신호와 상기 제2 신호를 각각의 입력으로 하는 복수의 전달게이트의 제어신호로 이용될 수 있다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기 로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 3은 본 발명에 따른 테스트 모드용 펄스 신호 발생 회로이고, 도 4는 도 3의 각 노드에서의 단계별 출력 파형도이다.
모드구분신호(tmz_1)는 테스트 모드에서 "L"상태를, 노말 모드에서 "H"상태를 유지하는 신호이다. 반도체 기억 소자가 노말 모드에서 동작하는 경우, 모드구분신호(tmz_1)가 "H"상태이므로 제2 전달게이트(303)를 통해 노드2의 논리값이 노드F로 전달된다. 한편, 모드구분신호(tmz_1)가 "H"상태이면, 노드E의 논리값은 외부에서 인가되는 펄스폭제어신호(ADD_0)에 따르게 된다.
(1) 반도체 기억 소자가 노말 모드(모드구분신호(tmz_1)가 "H"상태)에서 동작하는 경우
입력 신호(in)로 "H"상태의 펄스 신호가 인가될 때 출력 신호(out)가 "H"상태로 쉬프트되었다가 다시 "L"상태로 쉬프트되는 시점은 노드F의 논리값이 "H"상태에서 "L"상태로 쉬프트되는 시점이다. 즉, 입력 신호(in)가 "H"상태로 쉬프트함에 따라 노드1의 논리값은 "L"상태로 쉬프트되고, "L"상태의 노드1의 논리값이 지연부(301)에서 소정시간 지연된 후에 출력되면, 노드F에서는 "H"상태를 유지하던 논리값이 "L"상태로 쉬프트된다. 이에 따라 노드B의 논리값이 "L"상태로 쉬프트되면서 출력신호(out)를 "L"상태로 만든다.
(2) 반도체 기억 소자가 테스트 모드(모드구분신호(tmz_1)가 "L"상태)에서 동작하는 경우
펄스폭제어신호(ADD_0)가 "H"상태를 유지하면서 입력신호(in)가 "L"상태에서 "H"상태로 쉬프트되면, 출력신호(out)도 "L"상태에서 "H"상태로 쉬프트된다. 출력신호(out)와 반전된 논리값을 갖는 노드B의 논리값은 지연부(301)에서 소정시간 지연되어 노드2에 "L"상태의 논리값으로 출력된다. 그러나, 모드구분신호(tmz_1)가 "L"상태이므로 제2 전달게이트(303)가 턴오프되어 노드2의 논리값은 노드F로 전달되지 못한다. 결국, 모드구분신호(tmz_1)가 "L"상태인 경우, 출력신호(out)는 제1 전달게이트(302)에 입력되는 신호에 따라 정해진다. 즉, 펄스폭제어신호(ADD_0)가 "H"상태인 동안 노드F의 논리값은 "H"상태를 유지하지만, 펄스폭제어신호(ADD_0)가 "H"상태에서 "L"상태로 쉬프트되면 출력신호(out)도 "H"상태에서 "L"상태로 쉬프트된다. 결과적으로, 모드구분신호(tmz_1)가 "L"상태인 경우, 펄스폭제어신호(ADD_0)가 어느 시점에서 "H"상태로부터 "L"상태로 쉬프트되느냐에 따라 출력신호(out)의 펄스 폭이 제어된다. 도4에서 볼 수 있듯이, 모드구분신호(tmz_1)가 "H"상태인 구간에서는 고정된 펄스 폭(A)을 갖는 출력신호(out)가 출력된다. 그러나, 모드구분신호(tmz_1)가 "L"상태인 구간에서는 펄스폭제어신호(ADD_0) "H"상태로부터 "L"상태로 쉬프트되는 시점을 달리함에 따라 출력신호(out)의 펄스 폭이 조절될 수 있다.
이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
상기와 같은 구성에 따라 반도체 기억 소자의 테스트 모드시 출력신호의 펄스 폭을 임의로 조절함이 가능하여 반도체 기억 소자를 테스트하기 위한 지연부의 구현이 불필요하고, 테스트시 지연부 튜닝에 소모되는 시간과 비용이 대폭 감소될 수 있다.
도 1은 종래기술에 따른 테스트 모드용 펄스 신호 발생 회로,
도 2는 도 1의 각 노드에서의 단계별 출력 파형도,
도 3은 본 발명에 따른 테스트 모드용 펄스 신호 발생 회로,
도 4는 도 3의 각 노드에서의 단계별 출력 파형도.
* 도면의 주요 부분에 대한 설명 *
301: 지연부 302: 제1 전달게이트
303: 제2 전달게이트

Claims (8)

  1. 반도체 기억 소자에 사용되는 펄스 신호의 폭을 조절함에 있어서,
    수단을 포함하고,
    상기 수단은 적어도 부분적으로 외부에서 인가되는 펄스폭제어신호에 기초하여 구성될 수 있으며,
    상기 수단은, 상기 반도체 기억 소자의 테스트 모드시, 상기 펄스폭제어신호를 이용하여 출력신호의 펄스 폭을 조절할 수 있는 능력을 포함하는 것을 특징으로 하는 반도체 기억 소자에서의 펄스 폭 조절 회로.
  2. 제1항에 있어서,
    상기 펄스 폭 조절 회로는, 상기 반도체 기억 소자의 노말 모드시, 입력신호의 펄스 폭을 소정 시간 연장시켜 출력할 수 있는 능력을 더 포함하는 것을 특징으로 하는 반도체 기억 소자에서의 펄스 폭 조절 회로.
  3. 제2항에 있어서,
    상기 펄스 폭 조절 회로는, 상기 테스트 모드와 상기 노말 모드를 구분하기 위하여 외부로부터 인가되는 모드구분신호를 이용하는 것을 특징으로 하는 반도체 기억 소자에서의 펄스 폭 조절 회로.
  4. 제3항에 있어서,
    상기 펄스 폭 조절 회로는,
    상기 모드구분신호를 게이트제어신호로 이용하고, 상기 펄스폭제어신호에 기초한 제1 신호를 입력으로 하는 제1 전달게이트; 및
    상기 모드구분신호를 게이트제어신호로 이용하고, 상기 출력신호의 펄스 폭이 소정 시간 연장된 제2 신호를 입력으로 하는 제2 전달게이트
    를 포함하는 것을 특징으로 하는 반도체 기억 소자에서의 펄스 폭 조절 회로.
  5. 제4항에 있어서,
    상기 제2 신호의 펄스 폭 연장은 상기 펄스 폭 조절 회로내 구비된 지연부에서의 동작에 따른 것임을 특징으로 하는 반도체 기억 소자에서의 펄스 폭 조절 회로.
  6. 반도체 기억 소자에 사용되는 펄스 신호의 폭을 조절함에 있어서,
    외부에서 인가되는 펄스폭제어신호에 기초한 제1 신호와 펄스 폭 조절 회로의 출력신호를 소정 시간 지연시킨 제2 신호를 입력받는 제1 단계; 및
    상기 제1 신호와 상기 제2 신호 중 어느 하나가 선택되는 제2 단계
    를 포함하는 것을 특징으로 하는 반도체 기억 소자에서의 펄스 폭 조절 방법.
  7. 제6항에 있어서,
    상기 제2 단계에서 상기 제1 신호와 상기 제2 신호 중 어느 하나의 선택은 외부에서 인가되는 모드구분신호에 의하는 것임을 특징으로 하는 반도체 기억 소자에서의 펄스 폭 조절 방법.
  8. 제7항에 있어서,
    상기 모드구분신호는 상기 제1 신호와 상기 제2 신호를 각각의 입력으로 하는 복수의 전달게이트의 제어신호로 이용되는 것임을 특징으로 하는 반도체 기억 소자에서의 펄스 폭 조절 방법.
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