KR20050079539A - 파이프 레지스터의 입력 신호 발생 회로 - Google Patents

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Abstract

본 발명은 파이프 레지스터 입력 신호 발생 회로에 관한 것으로, 제 1 및 제 2 제어 신호를 입력하기 위한 제 1 논리 수단과, 상기 제 1 논리 수단의 출력 신호를 지연시키기 위한 제 1 지연부와, 상기 제 1 논리 수단의 출력 신호 및 상기 제 1 지연부의 출력 신호를 입력하기 위한 제 2 논리 수단과, 상기 제 2 논리 수단의 출력 신호에 의해 셋되어 파이프 레지스터 입력 신호를 출력하기 위한 래치와, 상기 래치의 출력 신호를 지연시키기 위한 제 2 지연부와, 상기 제 2 지연부의 출력 신호를 지연시키기 위한 제 3 지연부와, 상기 제 2 지연부의 출력 신호 및 상기 제 3 지연부의 출력 신호를 입력하여 상기 래치를 리셋시키기 위한 리셋 신호를 출력하기 위한 제 3 논리 수단을 포함하여 글로벌 로딩에 의한 메모리의 오동작을 방지할 수 있는 파이프 레지스터 입력 신호 발생 회로가 제시된다.

Description

파이프 레지스터의 입력 신호 발생 회로{Generating circuit for input signal of a pipe register}
본 발명은 파이프 레지스터 입력 신호 발생 회로에 관한 것으로, 특히 글로벌 로딩에 의한 메모리 소자의 오동작을 방지할 수 있는 파이프 레지스터 입력 신호 발생 회로에 관한 것이다.
DDR 메모리 소자의 출력 조절부인 파이프 레지스터의 읽기(read) 동작을 위해서는 뱅크 정보는 갖는 메인 증폭기 제어 신호를 이용하여 입력 신호를 발생시키고, 이를 이용하여 파이프 레지스터가 구동되어 소정의 신호를 출력하게 된다. 즉, 파이프 레지스터의 입력 신호 발생 회로는 뱅크 정보를 갖는 제어 신호를 메인 증폭기와 동시에 입력하여 신호를 발생시킨다. 그런데, 반도체 소자의 고집적화 및 칩 사이즈의 증가(기가 비트 메모리)에 의해 제어 신호의 글로벌 로딩(global loading)이 증가하여 비정상적으로 되면 메모리 칩에 불량을 발생시킬 수 있다.
도 1은 종래의 파이프 레지스터 입력 신호 발생 회로도로서, 그 구성을 설명하면 다음과 같다.
제 1 NAND 게이트(11)는 뱅크 정보를 갖으며, 메인 증폭기를 제어하는 동시에 파이프 레지스터 입력 신호를 발생시키기 위한 제어 신호(YMAEB_01 및 YMAEB_23)를 입력하여 논리 조합한다. 제 1 인버터(12)는 제 1 NAND 게이트(11)의 출력 신호를 반전시키고, 제 1 인버터(12)의 출력 신호는 제 2 NAND 게이트(14)의 한 입력 단자로 입력된다. 그리고, 제 1 인버터(12)의 출력 신호는 지연부(13)를 통해 소정 시간 지연되어 제 2 NAND 게이트(14)의 다른 한 입력 단자로 입력된다. 제 2 NAND 게이트(14)의 출력 신호는 제 2 및 제 3 인버터(15 및 16)를 통해 파이프 레지스터(17) 입력 신호(PINSUMBT)가 되고, 파이프 레지스터(17)는 소정의 신호(PINB<0:2>)를 출력한다.
상기와 같이 구성되는 종래의 파이프 레지스터 입력 신호 발생 회로의 정상적인 구동 방법을 도 2를 이용하여 설명하면 다음과 같다.
읽기 동작시 발생하여 뱅크 정보를 갖으며, 메인 증폭기를 제어하는 동시에 파이프 레지스터 입력 신호를 발생시키기 위한 제어 신호(YMAEB_01 및 YMAEB_23)는 제 1 NAND 게이트(11)에 입력되어 논리 조합된다. 제 1 NAND 게이트(11)의 출력 신호는 제 1 인버터(12)에 의해 반전되어 제 2 NAND 게이트(14)의 한 입력 단자로 입력된다. 그리고, 제 1 인버터(12)를 통해 반전된 제 1 NAND 게이트(11)의 출력 신호는 지연부(13)를 통해 지연되어 제 2 NAND 게이트(14)의 다른 한 입력 단자로 입력된다. 이때, 제 1 인버터(12)의 출력 신호(a)와 지연부(13)의 출력 신호(b)는 지연부(13)의 지연 시간만큼 차이가 나는 위상을 갖는다. 제 1 인버터(12)의 출력 신호(a)와 지연부(13)의 출력 신호(b)를 입력하여 논리 조합하는 제 2 NAND 게이트(14)의 출력 신호는 제 2 및 제 3 인버터(15 및 16)를 통해 파이프 레지스터의 입력 신호(PINSUMBT)가 된다. 파이프 레지스터(17)는 입력 신호(PINSUMBT)에 따라 소정의 출력 신호(PINB<0:2>)를 출력한다.
그러나, 메모리 소자가 고집적화되고, 메모리 칩의 사이즈가 증가하면서 파이프 레지스터로부터 멀리 떨어진 뱅크에 의해 제어를 받는 제어 신호(YMAEB)는 글로벌 로딩(global loading)의 증가에 의해 그 펄스 폭이 감소될 수 있다. 이 감소된 펄스 폭의 제어 신호(YMAEB)가 파이프 레지스터 입력 신호 발생 회로를 통과하면 짧은 펄스로 인해 파이프 레지스터 입력 신호(PINSUMBT)가 비정상적으로 될 수 있다. 이로 인해 파이프 레지스터가 오동작하여 메모리 소자의 읽기 동작에 불량을 유발한다. 이러한 짧은 펄스 입력에 의한 불량 동작시의 파형도를 도 3에 도시하였다. 도시된 바와 같이 제어 신호(YMAEB)가 짧아짐에 따라, 특히 제어 신호(YMAEB)의 펄스 폭이 지연부(13)의 지연되는 시간보다 짧아지게 되면 파이프 레지스터 입력 신호(PINSUMBT)가 비정상적으로 출력되고, 이에 따라 파이프 레지스터가 오동작하게 된다.
상기한 바와 같이 종래의 파이프 레지스터 입력 신호 발생 회로는 제어 신호(YMAEB)를 메인 증폭기 및 파이프 레지스터의 제어 신호로 동시에 사용함으로써 메모리 소자의 AC 스펙인 tCK의 제약으로 인해 제어 신호(YMAEB)의 펄스 폭을 크게하여 사용할 수 없고, 또한 제어 신호(YMAEB)를 파이프 레지스터의 입력 신호로 직접 사용하기 때문에 파이프 레지스터의 오동작을 유발할 수 있다.
본 발명의 목적은 글로벌 로딩 증가에 의한 파이프 레지스터의 오동작을 원천적으로 방지할 수 있는 파이프 레지스터 입력 신호 발생 회로를 제공하는데 있다.
본 발명의 다른 목적은 제어 신호를 메인 증폭기와 다른 드라이버를 사용함으로써 제어 신호의 펄스 폭을 늘려서 사용할 수 있고, 제어 신호의 폴링 에지를 사용하여 셀프 펄스로 최종 파이프 레지스터 입력 신호를 발생함으로써 글로벌 로딩 증가에 의한 파이프 레지스터의 오동작을 원천적으로 방지할 수 있는 파이프 레지스터 입력 신호 발생 회로를 제공하는데 있다.
본 발명에 따른 파이프 레지스터 입력 신호 발생 회로는 제 1 및 제 2 제어 신호를 입력하여 펄스 폭이 가변되는 셋 신호를 발생시키기 위한 제 1 신호 발생부와, 상기 셋 신호에 따라 파이프 레지스터 입력 신호를 발생시키기 위한 제 2 신호 발생부와, 상기 파이프 레지스터 입력 신호의 펄스 폭을 조절하기 위한 조절부와, 상기 지연부의 출력 신호를 입력하여 펄스 폭이 가변되는 리셋 신호를 발생시켜 상기 제 2 신호 발생부를 리셋시키기 위한 제 3 신호 발생부를 포함한다.
상기 제 1 신호 발생부는 상기 제 1 및 제 2 제어 신호를 입력하기 위한 제 1 NAND 게이트와, 상기 제 1 NAND 게이트의 출력 신호를 지연시키기 위한 제 1 지연부와, 상기 제 1 NAND 게이트의 출력 신호 및 상기 제 1 지연부의 출력 신호를 입력하기 위한 제 2 NAND 게이트를 포함한다.
상기 제 2 신호 발생부는 상기 셋 신호에 따라 셋되어 파이프 레지스터 입력 신호를 출력하고, 상기 리셋 신호에 따라 리셋되는 래치를 포함한다.
상기 조절부는 상기 파이프 레지스터 입력 신호를 지연시켜 펄스 폭을 조절하기 위한 지연 회로를 포함한다.
상기 제 3 신호 발생부는 상기 조절부의 출력 신호를 지연시키기 위한 지연부와, 상기 조절부의 출력 신호 및 상기 지연부의 출력 신호를 입력하여 리셋 신호를 발생시키기 위한 제 3 NAND 게이트를 포함한다.
한편, 본 발명에 따른 파이프 레지스터 입력 신호 발생 회로는 제 1 및 제 2 제어 신호를 입력하기 위한 제 1 논리 수단과, 상기 제 1 논리 수단의 출력 신호를 지연시키기 위한 제 1 지연부와, 상기 제 1 논리 수단의 출력 신호 및 상기 제 1 지연부의 출력 신호를 입력하기 위한 제 2 논리 수단과, 상기 제 2 논리 수단의 출력 신호에 의해 셋되어 파이프 레지스터 입력 신호를 출력하기 위한 래치와, 상기 래치의 출력 신호를 지연시키기 위한 제 2 지연부와, 상기 제 2 지연부의 출력 신호를 지연시키기 위한 제 3 지연부와, 상기 제 2 지연부의 출력 신호 및 상기 제 3 지연부의 출력 신호를 입력하여 상기 래치를 리셋시키기 위한 리셋 신호를 출력하기 위한 제 3 논리 수단을 포함한다.
상기 제어 신호는 뱅크 정보를 갖으며, 메인 증폭기 제어 신호와 분리된 신호이다.
상기 제 1 내지 제 3 논리 수단은 각각 NAND 게이트이다.
상기 제 1 및 제 3 지연부의 지연 시간은 상기 제 2 지연부의 지연 시간보다 짧다.
상기 셋 신호는 상기 제 1 지연부의 지연 시간에 의해 펄스 폭이 결정되고, 상기 파이프 레지스터 입력 신호는 상기 제 2 지연부의 지연 시간에 의해 펄스 폭이 결정되며, 상기 리셋 신호는 상기 제 3 지연부의 지연 시간에 의해 펄스 폭이 결정된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 4는 본 발명에 따른 파이프 레지스터 입력 신호 발생 회로의 구성도로서, 그 구성을 설명하면 다음과 같다.
제 1 NAND 게이트(21)는 메인 증폭기의 제어 신호와 분리된 제어 신호(YMAEB_01 및 YMAEB_23)를 입력하여 논리 조합한다. 제 1 지연부(22)는 제 1 NAND 게이트(21)의 출력 신호를 지연시키고, 제 1 인버터(23)는 제 1 지연부(22)의 출력 신호를 반전시킨다. 제 2 NAND 게이트(24)는 제 1 NAND 게이트(21)의 출력 신호(a)와 제 1 인버터(23)의 출력 신호(b)를 입력하여 논리 조합한다. 제 2 NAND 게이트(24)의 출력 신호는 제 3 및 제 4 NAND 게이트(25 및 26)으로 구성된 S/R 래치(27)를 셋시키는 셋 신호(set)로 사용된다. 한편, S/R 래치(27)를 구성하는 제 3 NAND 게이트(25)는 제 2 NAND 게이트(24)의 출력 신호(set)와 제 4 NAND 게이트(26)의 출력 신호를 입력하고, 제 4 NAND 게이트(26)는 제 3 NAND 게이트(25)의 출력 신호와 제 5 NAND 게이트(31)의 출력 신호(reset)를 입력한다. 제 2 지연부(28)는 S/R 래치(27)의 출력 신호(out)를 지연시킨다. 제 3 지연부(29)는 제 2 지연부(28)의 출력 신호를 지연시키고, 제 2 인버터(30)는 제 3 지연부(29)의 출력 신호를 반전시킨다. 제 5 NAND 게이트(31)는 제 2 지연부(28)의 출력 신호(c)와 제 2 인버터(30)의 출력 신호(d)를 입력하여 논리 조합한다. 제 5 NAND 게이트(31)의 출력 신호는 S/R 래치(27)을 리셋시키는 리셋 신호(reset)로 사용된다. S/R 래치(27)의 출력 신호(out)는 제 3 및 제 4 인버터(32 및 33)를 통해 파이프 레지스터의 입력 신호(PINSUMBT)가 되고, 파이프 레지스터(34)는 입력 신호(PINSUMBT)에 따라 출력 신호(PINB<0:2>)를 출력한다.
한편, 제 1 및 제 3 지연부(22 및 29)의 지연 시간은 제 2 지연부(28)의 지연 시간보다 짧은 지연 시간을 갖는다. 또한, 제 2 지연부(28)의 지연 시간은 테스트 모드에서의 제어 신호에 의해 조절하거나 제 2 지연부(28)에 다수의 퓨즈를 연결하고 이들 퓨즈의 커팅에 의해 조절한다.
상기에서, 제어 신호(YMAEB_01 및 YMAEB_23)가 메인 증폭기 제어 신호와 분리되었다는 것은 예를들어 메인 증폭기 제어 신호가 소정의 펄스를 갖는다 하더라도 이와 같은 소정의 펄스를 갖지 않으면서도 뱅크 정보를 갖는다는 것을 의미한다. 즉, 종래에는 메인 증폭기 제어 신호와 동일한 신호를 파이프 레지스터 입력 신호 발생 회로의 제어 신호로 이용하였지만, 본 발명에서는 동일한 신호를 이용하지 않는다.
상기와 같이 구성되는 본 발명에 따른 파이프 레지스터 입력 신호 발생 회로의 구동 방법을 도 5의 파형도를 이용하여 설명하면 다음과 같다.
메인 증폭기의 제어 신호와 분리되어 제어되기 때문에 충분한 폭의 펄스를 가질 수 있는 제어 신호(YMAEB_01 및 YMAEB_23)가 제 1 NAND 게이트(21)에 입력되고, 제 1 NAND 게이트(21)는 이들을 논리 조합한다. 제 1 NAND 게이트(21)의 출력 신호는 제 1 지연부(22)를 통해 지연된 후 제 1 인버터(23)를 통해 반전된다. 제 1 NAND 게이트(21)의 출력 신호(c)와 제 1 인버터(23)의 출력 신호(c)는 제 2 NAND 게이트(24)에 입력되고, 제 2 NAND 게이트(24)는 이들을 논리 조합하여 셋 신호(set)를 출력한다. 여기서, 제 1 인버터(23)의 출력 신호(b)는 제 1 NAND 게이트(21)의 출력 신호(a)에 비해 제 1 지연부(22)에 의한 지연 시간만큼 지연되고 위상이 반대인 신호이다. 따라서, 제 1 NAND 게이트(21)의 출력 신호(a)가 하이 레벨이고, 제 1 인버터(23)의 출력 신호(b)가 하이 레벨일 때 제 2 NAND 게이트(24)는 로우 상태의 셋 신호(set)를 출력한다. 즉, 셋 신호(set)는 제 1 NAND 게이트(21)의 출력 신호(a)가 하이 레벨로 천이된 후 제 1 지연부(22)의 지연 시간동안 지연되고 위상이 반대인 제 1 인버터(23)의 출력 신호가 하이 레벨인 동안 로우 레벨을 유지하고, 제 1 인버터(23)의 출력 신호가 로우 레벨로 천이되는 폴링 에지에서 셋 신호(set)는 로우 레벨을 유지하게 된다. 로우 레벨의 셋 신호(set)에 의해 S/R 래치(27)이 셋되어 하이 레벨의 출력 신호(out)가 출력된다. 하이 레벨의 S/R 래치(27)의 출력 신호(out)는 제 3 및 제 4 인버터(32 및 33)를 통해 파이프 레지스터 입력 신호(PINSUMBT)가 되어 파이프 레지스터(34)에 입력되고, 파이프 레지스터(34)는 소정의 출력 신호(PINB<0:2>)를 출력한다.
S/R 래치(27)의 출력 신호(out)는 제 2 지연부(28)에 의해 지연된 후 제 5 NAND 게이트(31)의 한 입력 단자에 입력된다. 또한, 제 2 지연부(28)의 출력 신호는 제 3 지연부(29)에 의해 지연된 후 제 2 인버터(30)에 의해 반전되어 제 4 NAND 게이트(31)의 다른 한 입력 단자로 입력된다. 여기서, 제 2 인버터(30)의 출력 신호(d)는 제 2 지연부(28)의 출력 신호(c)에 비해 제 3 지연부(29)에 의한 지연 시간만큼 지연되고 위상이 반대인 신호이다. 따라서, 제 2 지연부(28)의 출력 신호(c)가 하이 레벨이고, 제 2 인버터(30)의 출력 신호(d)가 하이 레벨일 때 제 5 NAND 게이트(31)는 로우 상태의 리셋 신호(reset)를 출력한다. 즉, 리셋 신호(reset)는 제 2 지연부(28)의 출력 신호(c)가 하이 레벨로 천이된 후 제 3 지연부(29)의 지연 시간동안 지연되고 위상이 반대인 제 2 인버터(30)의 출력 신호가 하이 레벨인 동안 로우 레벨을 유지하고, 제 2 인버터(30)의 출력 신호가 로우 레벨로 천이되는 폴링 에지에서 리셋 신호(reset)는 로우 레벨을 유지하게 된다. 로우 레벨의 리셋 신호(reset)에 의해 S/R 래치(27)가 리셋되어 로우 레벨의 출력 신호(out)가 출력된다. 로우 레벨의 리셋 신호(reset)에 의해 S/R 래치(27)가 리셋되어 로우 레벨의 출력 신호(out)를 출력한다. 로우 레벨의 S/R 래치(27)의 출력 신호(out)는 제 3 및 제 4 인버터(32 및 33)를 통해 파이프 레지스터 입력 신호(PINSUMBT)가 되어 파이프 레지스터(34)에 입력되고, 파이프 레지스터(34)는 소정의 출력 신호(PINB<0:2>)를 출력한다.
이러한 S/R 래치(27)의 출력 신호(out)는 셋 신호(set)가 로우 레벨로 입력된 후 리셋 신호(reset)가 로우 레벨로 입력되는 동안에 하이 레벨을 유지한다. 즉, 셋 신호(set)가 로우 레벨로 입력될 때 하이 레벨로 천이하고, 다음 리셋 신호(reset)가 로우 레벨로 입력될 때 로우 레벨로 천이한다. 한편, S/R 래치(27)의 출력 신호(out)는 제 2 지연부(28)의 지연 시간에 영향을 받고, 셋 신호(set)는 제 1 지연부(22)의 지연 시간에 영향을 받으며, 리셋 신호(reset)는 제 3 지연부(29)의 지연 시간에 영향을 받는다.
상술한 바와 같이 본 발명에 의하면 파이프 레지스터 입력 신호 발생 회로의 제어 신호를 메인 증폭기 제어 신호와 분리함으로써 제어 신호의 펄스 폭을 충분히 넓게 제어하여 사용할 수 있고, S/R 래치를 이용한 셀프 펄스를 생성하여 사용함으로써 글로벌 로딩 증가로 인한 제어 신호가 짧아지는 현상을 방지할 수 있어 파이프 레지스터의 오동작을 방지할 수 있다. 또한, 파이프 레지스터 입력 신호 발생 회로의 지연 시간을 제어함으로써 tCK를 최적화할 수 있다. 따라서, 향후 고집적 및 기가 비트 메모리 소자 설계에서 수율 손실을 최소화할 수 있다.
도 1은 종래의 파이프 레지스터 입력 신호 발생 회로도.
도 2는 종래의 파이프 레지스터 입력 신호 발생 회로의 정상 동작시의 파형도.
도 3은 종래의 파이프 레지스터 입력 신호 발생 회로의 불량 동작시의 파형도.
도 4는 본 발명에 따른 파이프 레지스터 입력 신호 발생 회로도.
도 5는 본 발명에 따른 파이프 레지스터 입력 신호 발생 회로의 동작 파형도.
<도면의 주요 부분에 대한 부호의 설명>
21, 24, 25, 26 및 31 : NAND 게이트 22, 28 및 29 : 지연부
23, 30, 32 및 33 : 인버터 27 : S/R 래치
34 : 파이프 레지스터

Claims (11)

  1. 제 1 및 제 2 제어 신호를 입력하여 펄스 폭이 가변되는 셋 신호를 발생시키기 위한 제 1 신호 발생부;
    상기 셋 신호에 따라 파이프 레지스터 입력 신호를 발생시키기 위한 제 2 신호 발생부;
    상기 파이프 레지스터 입력 신호의 펄스 폭을 조절하기 위한 조절부; 및
    상기 지연부의 출력 신호를 입력하여 펄스 폭이 가변되는 리셋 신호를 발생시켜 상기 제 2 신호 발생부를 리셋시키기 위한 제 3 신호 발생부를 포함하는 파이프 레지스터 입력 신호 발생 회로.
  2. 제 1 항에 있어서, 상기 제 1 신호 발생부는 상기 제 1 및 제 2 제어 신호를 입력하기 위한 제 1 NAND 게이트;
    상기 제 1 NAND 게이트의 출력 신호를 지연시키기 위한 제 1 지연부; 및
    상기 제 1 NAND 게이트의 출력 신호 및 상기 제 1 지연부의 출력 신호를 입력하기 위한 제 2 NAND 게이트를 포함하는 파이프 레지스터 입력 신호 발생 회로.
  3. 제 1 항에 있어서, 상기 제 2 신호 발생부는 상기 셋 신호에 따라 셋되어 파이프 레지스터 입력 신호를 출력하고, 상기 리셋 신호에 따라 리셋되는 래치를 포함하는 파이프 레지스터 입력 신호 발생 회로.
  4. 제 1 항에 있어서, 상기 조절부는 상기 파이프 레지스터 입력 신호를 지연시켜 펄스 폭을 조절하기 위한 지연 회로를 포함하는 파이프 레지스터 입력 신호 발생 회로.
  5. 제 1 항에 있어서, 상기 제 3 신호 발생부는 상기 조절부의 출력 신호를 지연시키기 위한 지연부; 및
    상기 조절부의 출력 신호 및 상기 지연부의 출력 신호를 입력하여 리셋 신호를 발생시키기 위한 제 3 NAND 게이트를 포함하는 파이프 레지스터 입력 신호 발생 회로.
  6. 제 1 및 제 2 제어 신호를 입력하기 위한 제 1 논리 수단;
    상기 제 1 논리 수단의 출력 신호를 지연시키기 위한 제 1 지연부;
    상기 제 1 논리 수단의 출력 신호 및 상기 제 1 지연부의 출력 신호를 입력하기 위한 제 2 논리 수단;
    상기 제 2 논리 수단의 출력 신호에 의해 셋되어 파이프 레지스터 입력 신호를 출력하기 위한 래치;
    상기 래치의 출력 신호를 지연시키기 위한 제 2 지연부;
    상기 제 2 지연부의 출력 신호를 지연시키기 위한 제 3 지연부; 및
    상기 제 2 지연부의 출력 신호 및 상기 제 3 지연부의 출력 신호를 입력하여 상기 래치를 리셋시키기 위한 리셋 신호를 출력하기 위한 제 3 논리 수단을 포함하는 파이프 레지스터 입력 신호 발생 회로.
  7. 제 6 항에 있어서, 상기 제 1 내지 제 3 논리 수단은 각각 NAND 게이트를 포함하는 파이프 레지스터 입력 신호 발생 회로.
  8. 제 6 항에 있어서, 상기 제 1 및 제 3 지연부의 지연 시간은 상기 제 2 지연부의 지연 시간보다 짧은 파이프 레지스터 입력 신호 발생 회로.
  9. 제 6 항에 있어서, 상기 셋 신호는 상기 제 1 지연부의 지연 시간에 의해 펄스 폭이 결정되고, 상기 파이프 레지스터 입력 신호는 상기 제 2 지연부의 지연 시간에 의해 펄스 폭이 결정되며, 상기 리셋 신호는 상기 제 3 지연부의 지연 시간에 의해 펄스 폭이 결정되는 파이프 레지스터 입력 신호 발생 회로.
  10. 제 6 항에 있어서, 제 2 지연부는 테스트 모드에서의 제어 신호에 의해 지연 시간이 조절되는 파이프 레지스터 입력 신호 발생 회로.
  11. 제 6 항에 있어서, 상기 제 2 지연부는 다수의 퓨즈가 연결되고 상기 퓨즈의 커팅에 의해 지연 시간이 조절되는 파이프 레지스터 입력 신호 발생 회로.
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