KR100384061B1

KR100384061B1 - 반도체 메모리 장치에 적용되는 센스 증폭기의 제로 마진인에이블 조절 장치 및 방법

Info

Publication number: KR100384061B1
Application number: KR10-2001-0006677A
Authority: KR
Inventors: 이광진; 이종철
Original assignee: 삼성전자주식회사
Priority date: 2001-02-12
Filing date: 2001-02-12
Publication date: 2003-05-14
Also published as: US6459637B1; DE10148904B4; KR20020066478A; DE10148904A1; US20020110031A1

Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치 내의 센스 증폭기의 인에이블 시점을 소프트웨어적으로 제로 마진이 될 수 있도록 조절하는 반도체 메모리 장치에 적용되는 센스 증폭기의 제로 마진 인에이블 조절 장치 및 방법에 관한 것이다. 이를 해결하기 위하여 본 발명에 따른 반도체 메모리 장치에 적용되는 센스 증폭기의 제로 마진 인에이블 조절 장치는: 상기 센스 증폭기의 인에이블이 제로 마진이 될 때까지 테스트 코드 값을 가변시켜 가면서 테스트를 반복 수행하여 상기 센스 증폭기의 인에이블이 제로 마진이 되는 시점의 코드 값을 정하는 테스트부; 및 상기 테스트부의 판단에 의해 정해진 코드 값이 되도록 해당 퓨즈(들)를 커팅하는 퓨즈 어레이;를 적어도 구비함을 특징으로 하며, 본 발명에 따른 반도체 메모리 장치에 적용되는 센스 증폭기의 제로 마진 인에이블 조절방법은: 상기 센스 증폭기의 인에이블이 제로 마진이 될 때까지 인에이블 시점을 가변시켜 가며 테스트를 수행하는 단계; 상기 테스트 수행 단계에서 상기 센스 증폭기의 인에이블이 제로 마진이 되는 시점에 사용된 코드 값이 되도록 해당 퓨즈(들)를 커팅하는 단계;로 이루어짐을 특징으로 한다.

Description

반도체 메모리 장치에 적용되는 센스 증폭기의 제로 마진 인에이블 조절 장치 및 방법{ZERO MARGIN ENABLE CONTROLLING APPARATUS AND METHOD OF SENSE AMPLIFIER ADAPTED TO SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치 내의 센스 증폭기의 인에이블 시점을 소프트웨어적으로 제로 마진이 될 수 있도록 조절하는 반도체 메모리 장치에 적용되는 센스 증폭기의 제로 마진 인에이블 조절 장치 및 방법에 관한 것이다.

반도체 메모리 장치가 리드(Read) 동작을 수행하는 경우 일반적으로 워드 라인(Word Line)이 인에이블 된 후, 일정시간 뒤에 메모리는 센스 증폭기(Sense Amplifier, 이하 "센스 증폭기" 또는 "S/A"를 혼용하여 사용함)를 인에이블(Enable) 시켜서 셀 데이터(Cell Data)를 읽는다. 하지만 상기 센스 증폭기가 인에이블 된 시점이 저장되었던 셀 데이터가 충분히 로컬 데이터 라인(Local Data Line)에 디벨럽 되었다고 보장할 수는 없다. 바꿔 말하면, 워드 라인과 센스 증폭기 인에이블 신호가 정확히 트래킹 되지 않는다고 말할 수 있다. 따라서, 대부분의 반도체 메모리 장치에는 센스 증폭기의 인에이블을 조절할 수 있는 수단을 구비한다. 보통은 퓨즈 옵션(Fuse Option)이 사용되고 있다. 제품 개발 초기에 퓨즈커팅을 통해서 적절한 센스 증폭기의 인에이블 시점이 결정되게 되면 제품의 동작 속도가 문제되지 않는 한 센스 증폭기의 인에이블 시점을 변경 없이 사용하게 된다. 퓨즈 옵션을 사용하는 종래 센스 증폭기의 인에이블 조절 기술을 도 1을 통해 설명한다. 도 1은 종래 센스 증폭기의 인에이블 조절장치를 도시한 도면으로, 워드 라인은 로우 어드레스와 블럭 어드레스가 동시에 선택되었을 때 활성화(activation)되며, S/A 인에이블 신호는 상기 블럭 어드레스와 퓨즈 어레이 신호를 가지고 활성화된다. 여기서, 상기 S/A 인에이블 신호는 상기 퓨즈 어레이(30)의 퓨즈를 커팅함으로써 그 시점이 조절된다. 하지만 퓨즈 커팅을 조절하게 되면 해당 칩의 센스 증폭기의 인에이블 시점이 항상 일정하게 고정된다. 만약 칩 별로 특성이 차이가 난다면 모든 칩에 퓨즈 어레이를 동일하게 커팅하는 것은 센스 증폭기의 인에이블 시점을 칩별로 최적화 시키지 못한다. 특히 동작 속도가 타겟(target) 속도를 겨우 만족하는 경우에는 종래와 같이 퓨즈 어레이를 커팅하는 방식은 바람직하지 못한다. 이렇게 되면 초기 제품의 평가 기간이 늘어나고 평가를 위해 칩을 소모해야 하는 문제가 발생하게 된다.

따라서 본 발명의 목적은 상기의 문제점을 해결하기 위하여 반도체 메모리 장치에 있어서 칩별로 최적의 센스 증폭기 인에이블 시점을 미리 확인한 후에 퓨즈 커팅을 수행하는 반도체 메모리 장치에 적용되는 센스 증폭기의 제로 마진 인에이블 조절 장치 및 방법을 제공함에 있다.

본 발명의 다른 목적은 최적의 센스 증폭기 인에이블 시점을 소프트웨어 적으로 파악할 수 있는 반도체 메모리 장치에 적용되는 센스 증폭기의 제로 마진 인에이블 조절 장치 및 방법을 제공함에 있다.

상기 목적을 달성하기 위해 본 발명의 제1견지에 따른 반도체 메모리 장치에 적용되는 센스 증폭기의 제로 마진 인에이블 조절 장치는: 상기 센스 증폭기의 인에이블이 제로 마진이 될 때까지 코드 값을 가변시켜 가면서 테스트를 반복 수행하여 상기 센스 증폭기의 인에이블이 제로 마진이 되는 시점의 코드 값을 정하는 테스트부; 및 상기 테스트부의 판단에 의해 정해진 코드 값이 되도록 해당 퓨즈(들)를 커팅하는 퓨즈 어레이;를 적어도 구비함을 특징으로 한다.

또한, 본 발명의 제2견지에 따른 반도체 메모리 장치에 적용되는 센스 증폭기의 제로 마진 인에이블 조절방법은: 상기 센스 증폭기의 인에이블이 제로 마진이 될 때까지 인에이블 시점을 가변시켜 가며 테스트를 수행하는 단계; 상기 테스트 수행 단계에서 상기 센스 증폭기의 인에이블이 제로 마진이 되는 시점에 사용된 코드 값이 되도록 해당 퓨즈(들)를 커팅하는 단계;로 이루어짐을 특징으로 한다.

도 1은 종래 센스 증폭기의 인에이블 조절장치를 도시한 도면

도 2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치에 적용되는 센스 증폭기의 제로 마진 인에이블 조절 장치의 블럭구성도

도 3은 본 발명에 따른 퓨즈 어레이의 구체 회로 예시도

도 4는 본 발명에 따른 레지스터의 구체 회로 예시도

도 5는 본 발명에 따른 로우 어드레스 디코더의 구체 회로 예시도

도 6은 본 발명에 따른 트래킹 회로의 구체 회로 예시도

도 7은 본 발명의 바람직한 일 실시예에 따른 반도체 메모리 장치에 적용되는 센스 증폭기의 인에이블이 제로 마진이 되도록 조절하게 위한 센스 증폭기의 제로 마진 인에이블 조절장치의 처리 흐름도

도 8은 도 7 120단계의 코드 값 초기 설정을 위한 레지스터의 처리 흐름도

도 9는 도 7 160단계의 코드 값 재설정을 위한 레지스터의 처리 흐름도

* 도면의 주요 부분에 대한 부호의 설명 *

10: 로우 어드레스 디코더 20: 트래킹 회로

30: 퓨즈 어레이 40: 레지스터

이하 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 하기의 설명에서 구체적인 처리흐름과 같은많은 특정 상세들은 본 발명의 보다 전반적인 이해를 제공하기 위해 나타나 있다. 이들 특정 상세들 없이 본 발명이 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진 자에게는 자명할 것이다. 그리고 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.

먼저, 본 발명에 따라 반도체 메모리 장치에 적용되는 센스 증폭기의 제로 마진 인에이블 조절 장치를 설명한다. 이하의 도 2 내지 도 6에 본 발명에 따른 반도체 메모리 장치에 적용되는 센스 증폭기의 제로 마진 인에이블 조절 장치의 실시예를 도시하였다. 상기 도 2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치에 적용되는 센스 증폭기의 제로 마진 인에이블 조절 장치의 블럭구성도로서, 센스 증폭기의 인에이블 시점을 프로그램적으로 조절하여 상기 센스 증폭기의 인에이블 신호의 최적화 지점(제로 마진 인에이블 시점)을 판단한 후, 최적화된 센스 증폭기의 인에이블을 위한 퓨즈 커팅을 할 수 있는 구성이 도시되어 있다. 본 발명에 따른 반도체 메모리 장치에 적용되는 센스 증폭기의 제로 마진 인에이블 조절 장치는 상기 센스 증폭기의 인에이블이 제로 마진이 될 때까지 테스트 코드 값을 가변시켜 가면서 테스트를 반복 수행하여 상기 센스 증폭기의 인에이블이 제로 마진이 되는 시점의 코드 값을 정하는 테스트부;와 상기 테스트부의 판단에 의해 정해진 코드 값이 되도록 해당 퓨즈(들)를 커팅하는 퓨즈 어레이;를 적어도 구비해야 한다.

이를 보다 구체적인 실시예로서 도시한 것이 도 2에 도시된 장치 구성도이다. 도 2에 따른 반도체 메모리 장치에 적용되는 센스 증폭기의 제로 마진 인에이블 조절 장치는 로우 어드레스 디코더(10), 트래킹 회로(20), 퓨즈 어레이(30) 및 레지스터(40)로 구성된다. 상기 로우 어드레스 디코더(row address decoder)(10)는 로우 어드레스와 블럭 어드레스를 이용하여 워드 라인 신호를 생성한다. 상기 트래킹 회로(tracking circuit)(20)는 상기 블럭 어드레스와 상기 레지스터(40)로부터의 퓨즈 어레이 정보를 이용하여 S/A 인에이블 신호를 생성한다. 상기 퓨즈 어레이(fuse array)(30)는 다수의 지연(delay)용 퓨즈들로 구성되어 퓨즈 커팅 여부에 따라 다른 출력 값을 출력한다. 상기 레지스터(register)(40)는 퓨즈 커팅 이전에 상기 센스 증폭기의 제로 마진 인에이블 시점을 판단하는 테스트를 수행하여 최종적으로 제로 마진 인에이블 시점에 해당하는 코드 값을 저장하고, 이에 대응되는 퓨즈 어레이 정보를 상기 트래킹 회로(20)로 출력한다.

상기 도 2에 도시된 각 구성부의 구체 회로를 도 3 내지 도 6에 도시하였다. 먼저, 도 3은 본 발명에 따른 퓨즈 어레이(30)의 구체 회로 예시도로서, 하나의 퓨즈에 대한 퓨즈 커팅 회로를 도시한 것이다. 전원전압 VDD에 퓨즈의 일측이 연결되고, 상기 퓨즈의 타측은 인버터 INV1의 캐소드에 연결됨과 아울러 트랜지스터 Q1 및 Q2의 드레인 각각에 연결된다. 상기 트랜지스터 Q1의 게이트는 전원전압 VDD에 연결되고, 소오스는 접지된다. 또한, 상기 트랜지스터 Q2의 게이트는 상기 인버터 INV의 애노드에 연결되며, 소오스는 접지된다. 상기 인버터 INV1은 다른 인버터 INV2의 캐소드에 연결되며, 상기 인버터 INV2의 애노드는 출력이 된다. 즉, 도 3에 다른 퓨즈 커팅 회로는 퓨즈가 커팅 되면 회로의 출력이 로직 'LOW'가 되며, 퓨즈가 커팅되지 않으면 회로의 출력이 로직 'HIGH'가 된다.

도 4는 본 발명에 따른 레지스터(40)의 구체 회로 예시도로서, D-FF(D FLIP FLOP: 디-플립플롭)(41)과 2:1 멀티플렉서(43)로 이루어진 레지스터를 예시한 것이다. 상기 레지스터(40)는 상술한 테스트부로서 동작하게 된다. 그 구성을 보면; 기준 클럭으로 TCK(Test Clock) 신호와 가변 코드 입력값인 TDI(Test Data Input) 신호를 갖는 D-FF(41)과, 상기 D-FF(41)의 출력신호와 퓨즈 어레이 코드신호를 입력으로 하고 테스트 모드 선택(TMS: Test Mode Select) 신호에 따라 상기 센스 증폭기의 제로 마진 인에이블 시점이 될 때까지의 가변적으로 변하는 상기 D-FF(41)의 코드 값을 저장/설정하고, 상기 센스 증폭기의 제로 마진 인에이블 시점이 되면 퓨즈어레이 정보에 해당하는 출력신호 TDO(Test Data Output) 신호를 상기 트래킹 회로로 출력하는 멀티플렉서(43)로 구성된다.

도 5는 본 발명에 따른 로우 어드레스 디코더(10)의 구체 회로 예시도로서, 로우 어드레스와 블럭 어드레스를 입력으로 하는 낸드 게이트 NAND1과, 상기 낸드 게이트 NAND1의 출력에 캐소드가 연결되고 애노드 출력이 워드 라인을 생성하는 인버터 INV3으로 구성된다.

도 6은 본 발명에 따른 트래킹 회로(20)의 구체 회로 예시도로서, 네 개의 퓨즈에 의해 동작되는 트래킹 회로를 예시한 것이다. 회로 구성은; 각 퓨즈는 인버터를 통해 PMOS 트랜지스터에 연결되고, 동시에 NMOS 트랜지스터에 연결되는 구성을 이룬다. 상기 PMOS 트랜지스터와 NMOS 트랜지스터는 서로 연결되는데, 따라서, 퓨즈1과 연결되는 PMOS+NMOS 트랜지스터 Q3, 퓨즈2와 연결되는 PMOS+NMOS 트랜지스터 Q4, 퓨즈3과 연결되는 PMOS+NMOS 트랜지스터 Q5 및 퓨즈4와 연결되는 PMOS+NMOS트랜지스터 Q6이 구성된다. 각 트랜지스터 Q3~Q6은 일측(출력측)공통적으로 인버터 INV15를 통해 S/A 인에이블을 생성하고, 또한 상기 트랜지스터 Q6의 타측(입력측)은 두 개의 인버터(INV10, INV9)에 직렬 연결되어 있으며, 상기 트랜지스터 Q5의 타측(입력측)은 다른 두 개의 인버터(INV8, INV7)에 직렬 연결되어 있으며, 상기 트랜지스터 Q4의 타측(입력측)은 또 다른 두 개의 인버터(INV6, INV5)에 직렬 연결되어 있으며, 상기 트랜지스터 Q3의 타측(입력측)은 인버터 INV4의 애노드에 연결된다. 상기 인버터 INV9의 캐소드는 상기 인버터 INV8과 Q5 사이에 연결되고, 상기 인버터 INV7의 캐소드는 상기 인버터 INV6과 Q4 사이에 연결되고, 상기 인버터 INV5의 캐소드는 상기 인버터 INV4와 Q3 사이에 연결된다. 상기 인버터 INV4의 캐소드는 블럭 어드레스에 연결된다. 따라서, 본 발명에 따른 트래킹 회로(20)에서 각 퓨즈 정보 인가회로는 지연 선택신호를 의미하고, 각 패스(path)는 지연 패스를 의미한다. 결국, 트래킹 회로(20)는 지연 선택 신호에 따라 해당 지연 패스가 결정되면 블럭 어드레스 정보는 선택된 지연 패스만큼 지연시킨 S/A 인에이블 신호를 활성화시킨다.

따라서, 본 발명에 따른 센스 증폭기의 제로 마진 인에이블 조절장치는 상기 퓨즈 어레이(30)를 커팅하기 전에 상기 TMS 신호 입력에 의해서 퓨즈 어레이의 신호 대신에 TDI의 시리얼 신호를 레지스터(40)에 저장한 후, 반도체 메모리 장치를 정상 동작시켜 상기 센스 증폭기의 최적 인에이블 시점인 제로 마진 인에이블 시점을 판단하는 테스트 동작을 수행하는 장치의 구성 및 회로를 도시한 것이다.

한편, 상기 TDI, TMS 및 TCK 신호는 별도의 테스트 핀을 할당할 수도 있고,만약 JTAG(Joint Test Access Group) 회로를 반도체 메모리 장치가 내장하는 경우 테스트 핀(teat pin)들이 할당되므로 테스트 핀을 별도로 추가할 필요 없이 제로 마진 센스 증폭기의 인에이블을 칩별로 가능하게 된다.

상술한 바와 같은 반도체 메모리 장치에 적용되는 센스 증폭기의 제로 마진 인에이블 조절장치를 참조하여 그 조절 방법을 상세히 설명한다. 가장 핵심적인 과정은 다음과 같이 이루어진다. 가변적 코드를 사용한 테스트를 통해 센스 증폭기의 제로 마진 인에이블 시점을 판단하는 테스트부와, 퓨즈 어레이를 적어도 구비하는 반도체 메모리 장치에 적용되는 센스 증폭기의 제로 마진 인에이블 조절방법은, 상기 센스 증폭기의 인에이블이 제로 마진이 될 때까지 인에이블 시점을 가변시켜 가며 테스트를 수행하는 단계와; 상기 테스트 수행 단계에서 상기 센스 증폭기의 인에이블이 제로 마진이 되는 시점에 사용된 코드 값이 되도록 해당 퓨즈(들)를 커팅하는 단계;로 이루어진다.

도 7은 본 발명의 바람직한 일 실시 예에 따른 반도체 메모리 장치에 적용되는 센스 증폭기의 인에이블이 제로 마진이 되도록 조절하기 위한 센스 증폭기의 제로 마진 인에이블 조절장치의 세분화된 처리 흐름도 이다.

110단계에서 반도체 메모리 장치를 파워 업(power up) 시킨 후, 120단계로 진행한다. 상기 120단계에서 상기 레지스터(40)에 설정되는 코드 값을 초기 값으로 설정한다. 이때 '코드 i→n'이다. 여기서, n은 초기 코드 값을 말하며, i는 가변적 시리얼 코드 값을 말한다. 상기 코드 i는 상기 도 2 및 도 4에서의 TDI 신호 값을 말한다. 초기 코드 값이 설정되었으면 130단계로 진행하여 반도체 메모리 장치를정상 동작시키고 각종 메모리 테스트를 수행하여 140단계에서 상기 센스 증폭기의 인에이블 시점의 마진 유/무를 판단한다. 만약 상기 140단계에서 센스 증폭기의 인에이블 마진이 존재한다면 아직 인에이블이 최적화 되지 않을 걸로 간주하여 150단계로 진행한다. 상기 150단계에서 반도체 메모리 장치를 더미(dummy) 리드 동작시킨 상태에서 160단계에서 상기 레지스터(40)를 통해 코드 값을 초기 값에서 줄어든 새로운 코드 값으로 입력시켜 재설정 한다. 이때, '코드 i→n-1'이다. 따라서, 재설정되는 코드 값은 최초 코드 값 n에서 소정만큼 줄어든 코드 값 'n-1'이 된다. 그런 후, 다시 130단계로 리턴하여 반도체 메모리 장치를 정상 구동시키고 각종 메모리 테스트를 수행함으로써 상기 센스 증폭기의 인에이블 시점에 대한 마진 유/무 여부를 판단하는 동작을 반복 수행하여 상기 센스 증폭기의 인에이블 마진을 점차 줄여 나가는 것이다. 만약 상기 140단계에서 상기 센스 증폭기의 인에이블 마진이 더 이상 존재하지 않아 동작 실패가 발생되면 170단계로 진행하여 바로 이전의 테스트 과정에서 사용된 코드 값 'i-1' 이 현재 테스트 중인 칩의 제로 마진 센스 증폭기 인에이블을 위한 코드 값이라고 판단하여 해당 코드 값 'i-1'이 생성될 수 있도록 상기 퓨즈 어레이(30)의 퓨즈 커팅 작업을 수행하게 된다. 이후 180단계에서 상기 트래킹 회로(20)에 퓨즈 정보가 입력되어 지연 선택 신호가 되고, 상기 지연 선택 신호에 따라 해당 지연 패스가 결정되면 블럭 어드레스 정보는 선택된 지연 패스만큼 지연시킨 S/A 인에이블 신호를 활성화시킨다.

위와 같은 프로그램적인 테스트 과정을 통해 퓨즈 커팅 단계 이전에 상기 센스 증폭기의 제로 마진 인에이블 시점을 미리 구한 후, 퓨즈 커팅을 함으로써 제로마진 S/A 인에이블을 칩별로 가능하도록 하며, 초기 제품 평가 기간의 단축과 평가를 위한 불가피한 칩 소모를 방지할 수 있게 된다.

한편, 도 8은 도 7 120단계의 코드 값 초기 설정을 위한 세부적 레지스터의 처리 흐름도로서, 110단계에서 상기 반도체 메모리 장치가 파워 업 되면 121단계에서 상기 TMS 핀을 이용해 테스트 모드로 설정해 놓고 122단계에서 퓨즈 어레이 정보 대신에 상기 TDI 핀을 통해서 입력시킨 값을 상기 TCK 신호를 기준 클럭으로 해서 상기 레지스터(40)에 직렬 시프트(serial shift)시킨다. 그래서 123단계에서 직렬 시프트된 값을 저장하여 이 값을 초기 코드 값 'i→n'으로 설정한 후, 상기 130단계로 진행한다.

또한, 도 9는 도 7 160단계의 코드 값 재설정을 위한 상기 레지스터(40)의 세부 처리 흐름도로서, 161단계에서 상기 TDI 핀을 통해서 인에이블 마진을 더 줄이는 입력 값을 인가하여 상기 TCK 신호를 기준 클럭으로 해서 상기 레지스터(40)에 직렬 시프트(serial shift)시킨다. 그래서 162단계에서 직렬 시프트된 값을 저장하여 이 값을 새로운 코드 값 'i→n-1'로 설정한 후, 상기 130단계로 진행한다.

상술한 바와 같이 본 발명은 반도체 메모리 장치를 동작시키는데 있어서 퓨즈 커팅 단계 이전에 센스 증폭기의 인에이블 시점을 가변시키며 테스트를 반복 수행해서 센스 증폭기의 인에이블 신호의 최적 시점을 판단한 후에 해당되는 지연용 퓨즈를 커팅함으로써 제로 마진 S/A 인에이블이 가능하도록 한 기술이다.

한편, 본 발명의 상세한 설명에서는 구체적인 실시 예를 들어 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

상술한 바와 같이 본 발명은 반도체 메모리 장치에 있어서 테스트 과정을 통해 칩별로 최적의 센스 증폭기 인에이블 시점을 미리 확인한 후에 퓨즈 커팅을 수행하므로써 센스 증폭기의 인에이블 시점을 최적화 할 수 있는 이점이 있다.

본 발명은 또한 반도체 메모리 장치에 있어서 소프트웨어적인 테스트 과정을 통해 칩별로 최적의 센스 증폭기 인에이블 시점을 미리 확인한 후에 퓨즈 커팅을 수행하므로써 초기 제품 평가 기간의 단축과 평가를 위한 불가피한 칩 소모를 방지할 수 있는 이점이 있다.

Claims

반도체 메모리 장치에 적용되는 센스 증폭기의 제로 마진 인에이블 조절 장치에 있어서:

테스트 데이터 입력 핀을 통해 가변 테스트 코드 값을 입력받고 테스트 클럭 핀을 통해 기준 클럭을 입력받는 디-플립플롭과, 상기 디-플립플롭의 출력신호와 퓨즈 어레이 코드신호를 입력으로 하고 테스트 모드 선택 핀을 통해 인가되는 테스트 모드 선택 신호에 따라 상기 센스 증폭기의 제로 마진 인에이블 시점이 될 때까지 가변적으로 변하는 테스트 코드 값을 저장/설정하고 상기 센스 증폭기의 제로 마진 인에이블 시점이 되면 퓨즈어레이 정보를 센스 증폭기 인에이블 신호를 생성하는 트래킹 회로로 출력하는 멀티플렉서로 이루어진 테스트부; 및

상기 테스트부의 판단에 의해 정해진 코드 값이 되도록 해당 퓨즈(들)를 커팅하는 퓨즈 어레이;를 적어도 구비함을 특징으로 하는 반도체 메모리 장치에 적용되는 센스 증폭기의 제로 마진 인에이블 조절 장치.
(삭제)
제 1항에 있어서,

상기 테스트부는, 상기 핀들이 할당된 조인트 테스트 접속 그룹(JTAG) 회로에 의해 구현됨을 특징으로 하는 반도체 메모리 장치에 적용되는 센스 증폭기의 제로 마진 인에이블 조절 장치.
가변적 코드를 사용한 테스트를 통해 센스 증폭기의 제로 마진 인에이블 시점을 판단하는 테스트부와, 퓨즈 어레이를 구비하는 반도체 메모리 장치에 적용되는 센스 증폭기의 제로 마진 인에이블 조절방법에 있어서:

상기 반도체 메모리 장치를 파워 업 시키는 제1과정과;

상기 제1과정 후 초기 테스트 코드 값을 설정하는 제2과정과;

상기 제2과정 후 상기 반도체 메모리 장치를 정상 동작시키고 메모리 테스트를 수행하여 상기 센스 증폭기의 인에이블 시점의 마진 유/무를 판단하는 제3과정과;

상기 제3과정에서 상기 센스 증폭기의 인에이블 마진이 존재하면 상기 반도체 메모리 장치를 더미 리드 동작시킨 상태에서 테스트 코드 값을 초기 설정 코드 값에서 줄어든 새로운 코드 값으로 입력시켜 재설정 하는 제4과정과;

상기 제4과정 후 상기 센스 증폭기의 인에이블 시점에 대한 마진 유/무 여부를 판단하는 동작을 반복 수행하여 상기 센스 증폭기의 인에이블 마진을 점차 줄이는 제5과정과;

상기 제5과정 수행 중 상기 센스 증폭기의 인에이블 마진이 더 이상 존재하지 않아 동작 실패가 발생되면 바로 이전의 테스트 과정에서 사용된 테스트 코드 값이 생성되도록 퓨즈 커팅 단계로 전이하여 해당 퓨즈(들)를 커팅하는 제6과정;을 구비함을 특징으로 하는 반도체 메모리 장치에 적용되는 센스 증폭기의 제로 마진 인에이블 조절방법.
(삭제)
제 4항에 있어서, 상기 제2과정은:

테스트 모드로 설정하는 과정과,

상기 퓨즈 어레이 정보 대신에 테스트 입력 핀을 통해서 입력시킨 테스트 코드 값을 초기 코드 값으로 설정하는 과정으로 이루어짐을 특징으로 하는 반도체 메모리 장치에 적용되는 센스 증폭기의 제로 마진 인에이블 조절방법.
제 4항에 있어서, 상기 제4과정은:

상기 테스트 입력 핀을 통해서 인에이블 마진을 더 줄이는 테스트 코드 값을 입력하는 과정과,

상기 테스트 코드 값을 새로운 코드 값으로 설정하는 과정으로 이루어짐을 특징으로 하는 반도체 메모리 장치에 적용되는 센스 증폭기의 제로 마진 인에이블 조절방법.