KR100782480B1 - 반도체 메모리 장치 및 이의 테스트 시스템 - Google Patents

반도체 메모리 장치 및 이의 테스트 시스템 Download PDF

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Abstract

본 발명은 반도체 메모리 장치 및 이의 테스트 시스템을 공개한다. 이 반도체 메모리 장치는 일반 모드시에는 클럭 신호와 상보 클럭 신호에 응답하여 내부 클럭 신호를 생성하며, 타이밍 마진 검출 모드시에는 클럭 신호와 기준 전압에 응답하여 내부 클럭 신호를 생성하는 클럭 버퍼, 내부 클럭 신호에 응답하여 일정한 "위상 및 펄스폭"을 가지는 로우 인에이블 신호를 발생하는 로우 인에이블 회로, 내부 클럭 신호에 응답하여 일정한 "위상 및 펄스폭"을 가지는 컬럼 인에이블 신호를 발생하는 컬럼 인에이블 회로, 상보 클럭 신호와 기준 전압에 응답하여 가변되는 "위상 및 펄스폭"을 가지는 마진 제어 신호를 생성하는 마진 제어 신호 발생 회로, 컬럼 인에이블 신호와 로우 인에이블 신호 중 하나의 신호와 마진 제어 신호를 수신하고, 일반 모드시에는 컬럼 인에이블 신호와 로우 인에이블 신호 중 하나의 신호를 전송하며, 타이밍 마진 검출 모드시에는 마진 제어 신호를 전송하는 마진 제어 회로, 및 일반 모드시에는 로우 인에이블 신호 및 컬럼 인에이블 신호에 응답하여 데이터를 입출력하고, 타이밍 마진 검출 모드시에는 컬럼 인에이블 신호와 로우 인에이블 신호 중 하나의 신호와 마진 제어 신호에 응답하여 데이터를 입출력하는 메모레 셀 어레이를 구비하는 것을 특징으로 한다. 따라서 반도체 메모리 장치내의 신호들의 최적화된 타이밍 마진을 검출할 수 있도록 한다.

Description

반도체 메모리 장치 및 이의 테스트 시스템{semiconductor memory device and test system thereof}
도1은 종래의 기술에 따른 테스트 시스템의 블록도를 도시한 도면이다.
도2는 본 발명의 일실시예에 따른 테스트 시스템의 블록도를 도시한 도면이다.
도3a는 도2의 클럭 버퍼의 일실시예에 따른 회로도를 도시한 도면이다.
도3b는 도3a의 클럭 버퍼의 신호 타이밍도를 도시한 도면이다.
도4a는 도2의 클럭 버퍼의 다른 실시예에 따른 회로도를 도시한 도면이다.
도4b는 도4a의 클럭 버퍼의 신호 타이밍도를 도시한 도면이다.
도5a는 도2의 마진 제어 신호 발생회로의 회로도를 도시한 도면이다.
도5b는 도5a의 마진 제어 신호 발생회로의 신호 타이밍도를 도시한 도면이다.
도6은 본 발명의 다른 실시예에 따른 테스트 시스템의 블록도를 도시한 도면이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히, 반도체 메모리 장치의 상보 클럭 신호를 이용하여 반도체 메모리 장치내의 신호들의 타이밍 마진을 정확하게 검출할 수 있도록 하는 반도체 메모리 장치 및 이의 테스트 시스템에 관한 것이다.
반도체 메모리 장치가 고집적화 및 고속화됨에 따라, 반도체 메모리 장치내의 신호들의 타이밍 마진은 점차로 감소된다. 그러나 이러한 신호들의 타이밍 마진은 반도체 메모리 장치의 정상 동작 여부와 동작 속도를 결정짓는 매우 중요한 요소로, 신호들의 타이밍 마진이 부족하게 되면 반도체 메모리 장치는 오동작되는 문제를 발생하고, 신호들의 타이밍 마진이 과도하게 되면 반도체 메모리 장치는 정상 동작하게 되나 동작 속도가 감소되는 문제를 발생하게 된다.
따라서 반도체 메모리 장치의 설계시에 신호들의 타이밍 마진의 최적화되도록 반도체 메모리 장치를 내부 회로들을 설계하여 준다. 그러나 반도체 메모리 장치내의 신호들의 타이밍 마진이 최적의 상태가 되도록 내부 회로들을 설계한다하여도, 반도체 메모리 장치의 제조시에 발생하는 공정 산포와 반도체 메모리 장치의 동작 환경에 의해 반도체 메모리 장치내의 신호들의 타이밍 마진이 변동되는 경우가 매우 빈번하게 발생하고 있다.
그러나 현재의 반도체 메모리 장치 및 이를 테스트하는 테스트 장치는 반도체 메모리 장치내의 신호들의 타이밍 마진을 검출할 수 있도록 하는 수단을 제공하지 못한다. 다만, 테스트 장치는 테스트 프로그램에 따른 전기적 신호들을 반도체 메모리 장치에 제공하고, 반도체 메모리 장치가 전기적 신호들에 응답하여 오동작하게 되면, 오동작 원인들 중 하나가 반도체 메모리 장치내의 신호들의 타이밍 마진이 부적절하기 때문이라고 판단할 수 있을 뿐이었다.
도1은 종래의 기술에 따른 테스트 시스템의 블록도를 도시한 도면이다.
도1을 참조하면, 테스트 시스템은 테스트 프로그램에 따른 전기적 신호들(clk,clkb.com,add,data,Vref)을 반도체 메모리 장치(2)에 제공한 후, 반도체 메모리 장치(2)로부터 출력되는 데이터(data)를 분석하여 반도체 메모리 장치(2)의 오동작 여부를 확인하는 테스트 장치(1)와, 전기적 신호들(clk,clkb.com,add,data,Vref)에 응답하여 일련의 동작을 수행하고 동작 결과에 따른 데이터(data)를 출력하는 반도체 메모리 장치(2)를 구비한다.
그리고 반도체 메모리 장치(2)는 클럭 신호 및 상보 클럭 신호(clk,clkb)를 버퍼링하여 내부 클럭 신호(pclk)를 생성하는 클럭 버퍼(21), 리드 또는 라이트 신호(RE,WR)에 응답하여 어드레스(add)로부터 컬럼 어드레스(CA)를 생성하는 컬럼 어드레스 발생 회로(22), 리드 또는 라이트 신호(RE,WR)와 내부 클럭 신호(pclk)에 응답하여 컬럼 인에이블 신호(CES)를 발생하는 컬럼 인에이블 회로(23), 액티브 신호(ACTIVE)에 응답하여 어드레스(add)로부터 로우 어드레스(RA)를 생성하는 로우 어드레스 발생 회로(24), 액티브 신호(ACTIVE)와 내부 클럭 신호(pclk)에 응답하여 로우 인에이블 신호(RES)를 발생하는 로우 인에이블 회로(25), 컬럼 인에이블 신호(CES)와 컬럼 어드레스(CA)에 응답하여 컬럼 선택 신호(CSL)를 발생하는 컬럼 디코더(26), 로우 인에이블 신호(RES)와 로우 어드레스(RA)에 응답하여 워드라인 인에이블 신호(NWE)를 발생하는 로우 디코더(27), 컬럼 선택 신호(CSL)와 워드라인 인에이블 신호(NWE)에 응답하여 특정 메모리 셀로부터/로 데이터(data)를 리드 또는 라이트하는 메모리 셀 어레이(28), 메모리 셀 어레이(28)로부터 출력되는 데이터(data)를 감지 및 증폭하여 데이터 출력 회로(211)에 전달하는 센스 증폭기(29), 데이터를 메모리 셀 어레이(28)에 입력하는 데이터 입력 회로(210), 데이터(data)를 외부의 시스템 즉, 테스트 장치(1)로 출력하는 데이터 출력 회로(211), 및 커맨드(com)를 수신하고 디코딩하여 반도체 메모리 장치(2)의 동작 상태를 제어하는 각종 제어 신호들(RE,WR,ACTIVE,MRS)을 발생하는 명령어 디코더(212)를 구비한다.
그리고 통상의 반도체 메모리 장치(2)는 모드 레지스터 셋(Mode Register Set) 또는 퓨즈(Fuse) 회로로 구현되는 테스트 제어 회로(213)를 구비하고, 명령어 디코더(212)로부터 제공되는 모드 레지스터 셋 제어 코드(MRS)에 응답하여 반도체 메모리 장치(2)의 동작 모드를 테스트 모드로 설정하도록 한다.
이에 반도체 메모리 장치(2)는 테스트 장치(1)로부터 제공되는 전기적 신호들(clk,clkb.com,add,data,Vref)에 응답하여 일련의 동작을 수행하고, 동작 결과에 따른 데이터를 발생하여 테스트 장치(1)로 출력하여 준다.
이때에 반도체 메모리 장치(2)내의 내부 회로들(21~212)의 입력 신호들의 타이밍 마진이 적절하면, 내부 회로들(21~212)은 입력 신호들을 정상적으로 인식하고 동작하여 테스트 장치(1)가 기대하는 정보를 가지는 데이터를 발생하나, 반도체 메모리 장치(2)내의 신호들의 타이밍 마진이 부적절하면, 내부 회로들(21~212)은 입력 신호들을 정상적으로 인식하지 않지 못해 오동작되어 테스트 장치(1)가 기대하는 정보를 가지는 데이터를 발생하지 못하게 된다.
예를 들어, 컬럼 인에이블 신호(CES)가 먼저 발생되고 컬럼 어드레스(CA)가 차후에 발생되어 컬럼 인에이블 신호(CES)와 컬럼 어드레스(CA)가 적절한 타이밍 마진을 가지게 되면, 컬럼 디코더(26)는 컬럼 어드레스(CA)를 인식하고 이에 따라 정상 동작을 수행하여 컬럼 선택 신호를 발생하나, 그렇지 못하게 되면 컬럼 디코더(26)는 컬럼 어드레스(CA)를 인식할 수 없게 되어 컬럼 선택 신호를 발생할 수 없게 된다.
그러면 테스트 장치(1)는 반도체 메모리 장치(2)로부터 출력되는 데이터(data)를 수신 및 분석하여, 테스트 장치(1)가 기대하는 정보를 가지는 데이터(data)를 수신하였음을 확인하면, 반도체 메모리 장치(2)가 정상 동작함을 확인함과 동시에 반도체 메모리 장치(2)내의 신호들의 타이밍 마진이 적절하다고 판단하여 준다. 반면에 테스트 장치(1)가 기대하는 정보를 가지는 데이터(data)를 수신하지 못하면, 테스트 장치(1)는 반도체 메모리 장치(2)가 오동작함을 확인하고, 반도체 메모리 장치내의 신호들의 타이밍 마진이 부적절한 것이 오동작 원인중 하나가 될 수 있 수 있다고 판단한다.
결국, 종래의 테스트 시스템은 반도체 메모리 장치(2)의 타이밍 마진을 가변하고 검출할 수 있도록 하는 수단을 구비하지 못해, 반도체 메모리 장치(2)가 오동작함을 확인하더라도 그 원인이 신호들간의 타이밍 마진이 부적절하기 때문인지, 다른 원인에 의한 것인지를 정확하게 판단할 수 없었다. 또한 오동작 원인이 반도체 메모리 장치내의 신호들의 타이밍 마진이 부적절하기 때문임을 확인한다하여도, 타이밍 마진이 부적절한 내부 회로가 어느 회로인지 또, 타이밍 마진이 얼마나 부족한지(또는 초과하였는지)를 파악할 수가 없었다. 이에 반도체 메모리 장치의 오동작 요인을 찾아내고 이를 디버깅하기 위한 시간과 비용이 불필요하게 증가되었었다.
또한 반도체 메모리 장치는 상기에서와 같이 테스트 시스템을 통해 반도체 메모리 장치내의 신호들의 최적의 타이밍 마진을 정확하게 검출할 수가 없으므로, 반도체 메모리 장치의 오동작율을 감소시키기 위해 신호들의 타이밍 마진을 충분히 확보하도록 반도체 메모리 장치를 설계하여 주었었다. 그러면 반도체 메모리 장치는 상기에 설명한 바와 같이 정상 동작은 되나 동작 속도는 감소되는 문제가 가지게 된다.
본 발명의 목적은 반도체 메모리 장치내의 신호들의 타이밍 마진을 가변할 수 있도록 수단을 추가하여, 반도체 메모리 장치내의 신호들의 최적화된 타이밍 마진을 검출할 수 있도록 하는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 반도체 메모리 장치내의 신호들의 타이밍 마진을 가변하여, 반도체 메모리 장치내의 신호들의 최적화된 타이밍 마진을 검출할 수 있도록 하는 테스트 시스템을 제공하는 것이다.
상기의 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 일반 모드시에는 클럭 신호와 상보 클럭 신호에 응답하여 내부 클럭 신호를 생성하며, 타이밍 마진 검출 모드시에는 클럭 신호와 기준 전압에 응답하여 내부 클럭 신호를 생성하는 클럭 버퍼, 내부 클럭 신호에 응답하여 일정한 "위상 및 펄스폭"을 가지는 로우 인에이블 신호를 발생하는 로우 인에이블 회로, 내부 클럭 신호에 응답하여 일정한 "위상 및 펄스폭"을 가지는 컬럼 인에이블 신호를 발생하는 컬럼 인에이블 회로, 상보 클럭 신호와 기준 전압에 응답하여 가변되는 "위상 및 펄스폭"을 가지는 마진 제어 신호를 생성하는 마진 제어 신호 발생 회로, 컬럼 인에이블 신호와 로우 인에이블 신호 중 하나의 신호와 마진 제어 신호를 수신하고, 일반 모드시에는 컬럼 인에이블 신호와 로우 인에이블 신호 중 하나의 신호를 전송하며, 타이밍 마진 검출 모드시에는 마진 제어 신호를 전송하는 마진 제어 회로, 및 일반 모드시에는 로우 인에이블 신호 및 컬럼 인에이블 신호에 응답하여 데이터를 입출력하고, 타이밍 마진 검출 모드시에는 컬럼 인에이블 신호와 로우 인에이블 신호 중 하나의 신호와 마진 제어 신호에 응답하여 데이터를 입출력하는 메모레 셀 어레이를 구비하는 것을 특징으로 한다.
상기의 다른 목적을 달성하기 위한 본 발명의 테스트 시스템은 일반 모드시에는 클럭 신호 및 상보 클럭 신호에 응답하여 생성된 내부 클럭 신호에 따라 동작을 수행하고, 타이밍 마진 검출 모드시에는 클럭 신호와 기준 전압에 응답하여 생성된 내부 클럭 신호에 따라 동작을 수행하며, 타이밍 마진 검출 모드시에는 상보 클럭 신호와 기준 전압에 응답하여 생성된 마진 제어 신호에 따라 내부 신호들의 타이밍 마진을 가변하는 반도체 메모리 장치, 및 일반 모드시에는 일정한 "위상 및 펄스폭"을 가지는 클럭 신호 및 상보 클럭 신호를 발생하고, 타이밍 마진 검출 모드시에는 일정한 "위상 및 펄스폭"을 가지는 클럭 신호와, 가변되는 "위상 및 펄스폭"을 가지는 상보 클럭 신호를 발생하는 테스트 장치를 구비하는 것을 특징으로 한다.
또한, 반도체 메모리 장치는 일반 모드시에는 클럭 신호와 상보 클럭 신호에 응답하여 내부 클럭 신호를 생성하며, 타이밍 마진 검출 모드시에는 클럭 신호와 기준 전압에 응답하여 내부 클럭 신호를 생성하는 클럭 버퍼, 내부 클럭 신호에 응답하여 일정한 "위상 및 펄스폭"을 가지는 로우 인에이블 신호를 발생하는 로우 인에이블 회로, 내부 클럭 신호에 응답하여 일정한 "위상 및 펄스폭"을 가지는 컬럼 인에이블 신호를 발생하는 컬럼 인에이블 회로, 상보 클럭 신호와 기준 전압에 응답하여 가변되는 "위상 및 펄스폭"을 가지는 마진 제어 신호를 생성하는 마진 제어 신호 발생 회로, 컬럼 인에이블 신호와 로우 인에이블 신호 중 하나의 신호와 마진 제어 신호를 수신하고, 일반 모드시에는 컬럼 인에이블 신호와 로우 인에이블 신호 중 하나의 신호를 전송하며, 타이밍 마진 검출 모드시에는 마진 제어 신호를 전송하는 마진 제어 회로, 및 일반 모드시에는 로우 인에이블 신호 및 컬럼 인에이블 신호에 응답하여 데이터를 입출력하고, 타이밍 마진 검출 모드시에는 컬럼 인에이블 신호와 로우 인에이블 신호 중 하나의 신호와 마진 제어 신호에 응답하여 데이터를 입출력하는 메모레 셀 어레이를 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치 및 이의 테스트 시스템을 설명하면 다음과 같다.
도2는 본 발명에 일실시예에 따른 테스트 시스템의 블록도를 도시한 도면이다.
도2를 참조하면, 테스트 시스템은 테스트 장치(3)와, 반도체 메모리 장치(4)를 구비하고, 반도체 메모리 장치(4)는 도1에서와 같이 클럭 버퍼(41), 컬럼 어드레스 발생 회로(22), 컬럼 인에이블 회로(23), 로우 어드레스 발생 회로(24), 로우 인에이블 회로(25), 컬럼 디코더(26), 로우 디코더(27), 메모리 셀 어레이(28), 센스 증폭기(29), 데이터 입력 회로(210), 데이터 출력 회로(211), 명령어 디코더(212), 테스트제어 회로(213)를 구비하되, 도1의 클럭 버퍼(21)를 도2의 클럭 버퍼(41)로 대체하고, 마진 제어 신호 발생 회로(42), 및 마진 제어 회로(43)를 별도로 더 구비한다.
이하 도1과 동일한 구성 및 동작을 수행하는 구성요소에 대해서는 도1과 동일한 번호를 부여하고 이에 대한 상세한 설명은 생략하도록 한다.
테스트 장치(3)는 일반 모드시에는 반도체 메모리 장치에 일정한 "위상 및 펄스폭"을 가지는 클럭 신호 및 상보 클럭 신호(clk,clkb)를 포함하는 전기적 신호들(clk,clkb,com,add,data,Vref)을 제공하고, 반도체 메모리 장치(3)로부터 출력되는 신호들을 분석하여 반도체 메모리 장치의 기능이나 성능이 설계시의 사양과 일치하는지를 확인한다.
또한 테스트 장치(3)는 반도체 메모리 장치내의 신호들의 최적의 타이밍 마진을 검출하기 위한 타이밍 마진 검출 모드를 더 구비한다. 이에 테스트 장치(3)는 타이밍 마진 검출 모드시에는 반도체 메모리 장치(4)를 정상 동작시키기 위한 전기적 신호들(clk,com,add,data,Vref)을 제공함과 동시에 상보 클럭 신호(clkb)의 "위상 및 펄스폭"을 가변하여 제공하고, 반도체 메모리 장치(3)로부터 출력되는 신호들을 분석하여 반도체 메모리 장치내의 신호들의 최적의 타이밍 마진을 검출한다.
클럭 버퍼(41)는 테스트 장치(3)로부터 클럭 신호(clk), 상보 클럭 신호(clkb), 및 기준 전압(Vref)을 제공받고, 일반 모드시에는 클럭 신호 및 상보 클럭 신호(clk,clkb)를 버퍼하여 내부 클럭 신호(pclk)를 발생하고, 타이밍 마진 검출 모드시에는 클럭 신호(clk)와 기준 전압(Vref)을 비교하여 내부 클럭 신호(pclk)를 발생한다.
여기서, 클럭 신호 및 상보 클럭 신호(clk,clkb)는 하이레벨시에 "기준 전압(Vref) ＋ α(정수)"의 전압 값을 가지고, 클럭 신호 및 상보 클럭 신호(clk,clkb)는 로우레벨시에 "기준 전압(Vref) － α(정수)"의 전압 값을 가진다. 이에 클럭 버퍼(41)가 클럭 신호 및 상보 클럭 신호(clk,clkb)를 버퍼링하여 발생한 내부 클럭 신호(pclk)와 클럭 신호(clk)와 기준 전압(Vref)을 비교하여 발생한 내부 클럭 신호(pclk)는 동일하다.
마진 제어 신호 발생회로(42)는 일반 모드시에는 일정한 "위상 및 펄스폭"을 가지고, 타이밍 마진 검출 모드시에는 가변되는 "위상 및 펄스폭"을 가지는 상보 클럭 신호(clkb)와 기준 전압(Vref)을 수신하고 비교하여, 마진 제어 신호(mctrl)를 발생한다. 즉, 마진 제어 신호 발생회로(42)는 일반 모드시에는 일정한 "위상 및 펄스폭"을 가지는 상보 클럭 신호(clkb)에 따라 일정한 "위상 및 펄스폭"을 가지는 마진 제어 신호(mctrl)를 발생하고, 타이밍 마진 검출 모드시에는 "위상 및 펄스폭"을 가지는 상보 클럭 신호(clkb)에 따라 가변되는 "위상 및 펄스폭"을 가지는 마진 제어 신호(mctrl)를 발생한다.
마진 제어 회로(43)는 먹스와 같은 스위칭 소자로 구현되어, 컬럼 인에이블 신호(CES)와 마진 제어 신호(mctrl)를 수신하여 일반 모드시에는 컬럼 인에이블 신호(CES)를 컬럼 디코더(26)에 전달하고, 타이밍 마진 검출 모드시에는 마진 제어 신호(mctrl)를 컬럼 디코더(26)에 전달한다. 즉, 마진 제어 회로(43)는 반도체 메모리 장치(4)가 타이밍 검출 모드로 동작하면 일정한 "위상 및 펄스폭"을 가지는 컬럼 인에이블 신호(CES) 대신에 가변되는 "위상 및 펄스폭"을 가지는 마진 제어 신호(mctrl)를 컬럼 디코더(26)에 전달하여, 컬럼 디코더(26)의 입력 신호들의 타이밍 마진을 임의로 가변할 수 있도록 한다.
이하에서 도2의 테스트 시스템의 동작을 설명하면 다음과 같다.
먼저, 일반 모드시의 테스트 시스템의 동작을 살펴보도록 한다.
테스트 장치(3)는 일정한 "위상 및 펄스폭"을 가지는 클럭 신호(clk) 및 상보 클럭 신호(clkb)와, 반도체 메모리 장치(4)가 일반 모드로 동작되도록 하는 정보를 가지는 커맨드 신호들(com), 및 소정의 전압 레벨을 가지는 기준 전압(Vref)을 발생하여 반도체 메모리 장치(4)에 인가한다.
반도체 메모리 장치(4)의 명령어 디코더(212)는 일반 모드로 동작시키기 위한 모드 리지스터 셋 제어 신호(MRS)를 발생하고, 테스트 제어 회로(213)는 테스트 제어 신호(tctrl)를 디스에이블시킨다. 이에 클럭 버퍼(41)는 클럭 신호(clk)와 상보 클럭 신호(clkb)를 버퍼링하여 내부 클럭 신호(pclk)를 생성하고, 마진 제어 신호 발생 회로(42)는 일정한 "위상 및 펄스폭"을 가지는 상보 클럭 신호(clkb)에 따라 일정한 "위상 및 펄스폭"을 가지는 마진 제어 신호(mctrl)를 생성한다.
이러한 상태에서 테스트 장치(3)가 리딩 동작을 수행하도록 하는 커맨드 신호들(com)과 어드레스(add)를 생성하여 출력하면, 반도체 메모리 장치(4)의 명령어 디코더(212)는 리드 신호(RE)를 인에이블시킨다.
컬럼 어드레스 발생 회로(22)는 일정한 "위상 및 펄스폭"을 가지는 컬럼 어드레스(CA)를 생성하고, 컬럼 인에이블 회로(23)는 일정한 "위상 및 펄스폭"을 가지는 컬럼 인에이블 신호(CES)를 생성하며, 마진 제어 회로(43)는 테스트 제어 신호(tctrl)에 응답하여 일정한 "위상 및 펄스폭"을 가지는 컬럼 인에이블 신호(CES)를 선택하여 출력한다.
컬럼 디코더(26)는 일정한 타이밍 마진을 가지는 컬럼 어드레스(CA)와 컬럼 선택 인에이블 신호(CES)를 수신하여 컬럼 선택 신호(CSL)를 생성한다. 이때, 컬럼 어드레스(CA)와 컬럼 인에이블 신호(CES) 각각은 항상 일정한 "위상 및 펄스폭"을 가지므로, 컬럼 디코더(26)에 입력되는 컬럼 어드레스(CA)와 컬럼 선택 인에이블 신호(CES)간의 타이밍 마진도 항상 일정하게 된다.
그러면 메모리 셀 어레이(26)는 컬럼 선택 신호(CSL)에 대응되는 메모리 셀에 저장된 데이터를 획득하여 데이터 출력 회로(211)를 통해 테스트 장치(3)로 출력하고, 테스트 장치(3)는 반도체 메모리 장치(4)로부터 출력되는 데이터(data)를 수신하고, 데이터(data)를 분석하여, 반도체 메모리 장치의 기능이나 성능을 확인한다.
반면에, 타이밍 마진 검출 모드시의 테스트 시스템의 동작을 설명하면 다음과 같다.
테스트 장치(3)는 일정한 "위상 및 펄스폭"을 가지는 클럭 신호(clk)와, 가변되는 "위상 및 펄스폭""을 가지는 상보 신호(clkb)와, 반도체 메모리 장치(4)가 타이밍 마진 검출 모드로 동작되도록 하는 정보를 가지는 커맨드 신호들(com), 및 소정의 전압 레벨을 가지는 기준 전압(Vref)을 발생하여 반도체 메모리 장치(4)에 인가한다.
반도체 메모리 장치(4)의 명령어 디코더(212)는 타이밍 마진 검출 모드로 동작시키기 위한 모드 레지스터 셋 제어 코드(MRS)를 발생하고, 테스트 제어 회로(213)는 테스트 제어 신호(tctrl)를 인에이블시킨다. 이에 클럭 버퍼(41)는 클럭 신호(clk)와 기준 전압(Vref)을 버퍼링하여 내부 클럭 신호(pclk)를 생성하고, 마진 제어 신호 발생 회로(42)는 가변되는 "위상 및 펄스폭""을 가지는 상보 신호(clkb)에 따라 가변되는 "위상 및 펄스폭""을 가지는 마진 제어 신호(mctrl)를 생성한다.
이러한 상태에서 테스트 장치(3)가 리딩 동작을 수행하도록 하는 커맨드 신호들(com)과 어드레스(add)를 생성하여 출력하면, 반도체 메모리 장치(4)의 명령어 디코더(212)는 리드 신호(RE)를 인에이블한다.
컬럼 어드레스 발생 회로(22)는 일정한 "위상 및 펄스폭"을 가지는 컬럼 어드레스(CA)를 생성하고, 컬럼 인에이블 회로(23)는 일정한 "위상 및 펄스폭"을 가지는 컬럼 인에이블 신호(CES)를 생성하며, 마진 제어 회로(43)는 테스트 제어 신 호(tctrl)에 따라 가변되는 "위상 및 펄스폭""을 가지는 마진 제어 신호(mctrl)를 선택하여 출력한다.
이에 컬럼 디코더(26)는 가변되는 타이밍 마진을 가지는 컬럼 어드레스(CA)와 마진 제어 신호(mctrl)를 수신하여 컬럼 선택 신호(CSL)를 생성한다. 이때, 컬럼 어드레스(CA)는 항상 일정한 "위상 및 펄스폭"을 가지나 마진 제어 신호(mctrl)는 가변되는 "위상 및 펄스폭""을 가지므로, 컬럼 디코더(26)에 입력되는 컬럼 어드레스(CA)와 컬럼 선택 인에이블 신호(CES)간의 타이밍 마진도 마진 제어 신호(mctrl)의 "위상 및 펄스폭"의 가변량에 따라 가변되어진다.
그리고 메모리 셀 어레이(28)는 컬럼 선택 신호(CSL)에 대응되는 메모리 셀에 저장된 데이터를 획득하여 데이터 출력 회로(211)를 통해 테스트 장치(3)로 출력하고, 테스트 장치(3)는 반도체 메모리 장치(4)로부터 출력되는 데이터(data)를 수신하고, 데이터(data)를 분석하여 반도체 메모리 장치(4)가 정상 동작하는 지를 확인한다. 확인 결과, 반도체 메모리 장치(4)가 정상 동작함이 확인되면 컬럼 디코더(26)의 입력 신호들간의 타이밍 마진이 적절하다고 판단하고, 오동작함이 확인되면 컬럼 디코더(26)의 입력 신호들간의 타이밍 마진이 부적절하다고 판단하여 준다.
그리고 테스트 장치(3)는 상보 클럭 신호(clkb)의 "위상 및 펄스폭"을 가변하면서 상기의 확인 과정을 반복 수행하여, 컬럼 디코더(26)가 정상동작될수 있는 입력 신호들의 최적의 타이밍 마진을 검출하여 준다.
결국, 도2의 테스트 시스템은 컬럼 디코더(26)의 입력 신호들의 타이밍 마진을 가변함으로써, 컬럼 디코더(26)의 입력 신호들의 최적화된 타이밍 마진을 검출할 수 있도록 한다. 또한 테스트 장치(3)가 별도의 제어 신호를 생성하지 않고, 상보 클럭 신호(clkb)를 활용하여 반도체 메모리 장치내의 신호들의 타이밍 마진을 가변 할 수 있도록 한다.
도3a는 도2의 클럭 버퍼의 일실시예에 따른 회로도를 도시한 도면이다.
도3a를 참조하면, 클럭 버퍼(41)는 스위치(SW)와 비교기(DA1)로 구성되고, 스위치(SW)는 테스트 제어 신호(tctrl)에 응답하여 상보 클럭 신호(clkb)와 기준 전압(Vref)중 하나를 선택하여 비교기(DA1)로 전송하고, 비교기(DA1)는 복수개의 피모스 트랜지스터들(P1,P2)과 복수개의 엔모스 트랜지스터들(N1~N3)로 구성되는 차동 증폭기로 구현되어, 스위치(SW)의 출력 신호(clkb,Vref)와 클럭 신호(clk)를 비교하여 내부 클럭 신호(pclk)를 발생한다.
도3b를 참조하여, 도3a의 클럭 버퍼의 동작을 살펴보면 다음과 같다.
이때, 도3a의 클럭 버퍼는 테스트 장치(3)로부터 소정의 전압 레벨을 가지는 기준 전압(Vref)와, 동작 모드에 상관없이 항상 일정한 "위상과 펄스폭"을 가지는 클럭 신호(clk)와, 일반 모드시에는 일정한 "위상과 펄스폭"을 가지고 타이밍 마진 검출 모드시에는 가변되는 "위상과 펄스폭"을 가지는 상보 클럭 신호(clkb)를 제공받고, 테스트 제어 회로(213)로부터 일반 모드시에는 로우 레벨이고, 타이밍 마진 검출 모드시에는 하이 레벨인 테스트 제어 신호(tctrl)를 제공받는다.
일반 모드시에 스위치(SW)는 로우 레벨인 테스트 제어 신호(tctrl)에 응답하여 제1 상태가 되어 상보 클럭 신호(clkb)를 비교기(DA1)로 전송한다. 그러면 비교기(DA1)는 반전된 위상을 가지되 동일한 펄스폭을 가지는 클럭 신호(clk)와 상보 클럭 신호(clkb)를 수신 및 비교하여, 클럭 신호(clk)와 동일한 "위상 및 펄스폭"을 가지는 내부 클럭 신호(pclk)를 생성한다.
반면에 타이밍 마진 검출 모드시에 스위치(SW)는 하이 레벨인 테스트 제어 신호(tctrl)에 응답하여 제2 상태가 되어 기준 전압(Vref)을 비교기(DA1)로 전송한다. 그러면 비교기(DA1)는 일반 모드시에서와 동일한 "위상 및 펄스폭"을 가지는 클럭 신호(clk)와 기준 전압(Vref)을 수신 및 비교하여, 클럭 신호(clk)와 동일한 "위상 및 펄스폭"을 가지는 내부 클럭 신호(pclk)를 생성한다.
결국, 도3a의 클럭버퍼는 일반 모드시에는 상보 클럭 신호(clkb)를 필요로 하나, 타이밍 마진 검출 모드시에 상보 클럭 신호(clkb)를 필요로 하지 않는다.
이에 도3a의 클럭 버퍼는 테스트 장치(3)가 별도의 제어 신호를 생성하지 않고, 상보 클럭 신호(clkb)를 활용하여 반도체 메모리 장치내의 신호들의 타이밍 마진을 가변할 수 있도록 한다.
도4a는 도2의 클럭 버퍼의 다른 실시예에 따른 회로도를 도시한 도면이다.
도4a를 참조하면, 클럭 버퍼(41)는 제1 및 제 2 비교기들(DA11,DA12)과 먹스(MUX)로 구성되고, 제1 비교기(DA11)는 복수개의 피모스 트랜지스터들(P11,P12)과 복수개의 엔모스 트랜지스터들(N11~N13)로 구성되는 차동 증폭기로 구현되어, 상보 클럭 신호(clkb)와 클럭 신호(clk)를 비교하여 제1내부 클럭 신호(pclk1)를 발생하고, 제2 비교기(DA12)는 복수개의 피모스 트랜지스터들(P21,P22)과 복수개의 엔모스 트랜지스터들(N21~N23)로 구성되는 차동 증폭기로 구현되어, 클럭 신호(clk)와 기준 전압(Vref)을 비교하여 제2내부 클럭 신호(pclk2)를 발생한다. 그리고 먹스 (MUX)는 테스트 제어 신호(tctrl)에 제어하에 제1 내부 클럭 신호(pclk1)와 제2내부 클럭 신호(pclk2)중 하나를 선택하여 출력한다.
이하, 도4b를 참조하여, 도4a의 클럭 버퍼의 동작을 살펴보면 다음과 같다.
이때, 도4a의 클럭버퍼는 테스트 장치(3)로부터 소정의 전압 레벨을 가지는 기준 전압(Vref)과, 동작 모드에 상관없이 항상 일정한 "위상과 펄스폭"을 가지는 클럭 신호(clk)와, 일반 모드시에는 일정한 "위상과 펄스폭"을 가지고 타이밍 마진 검출 모드시에는 가변되는 "위상과 펄스폭"을 가지는 상보 클럭 신호(clkb)를 제공받고, 테스트 제어 회로(213)로부터 일반 모드시에는 로우 레벨이고, 타이밍 마진 검출 모드시에는 하이 레벨인 테스트 제어 신호(tctrl)를 제공받는다.
동작 모드에 상관없이 제1 비교기(DA11)는 클럭 신호(clk)와 상보 클럭 신호(clkb)를 수신 및 비교하여, 제1 내부 클럭 신호(pclk1)를 생성하고, 제2 비교기(DA12)는 클럭 신호(clk)와 기준 전압(Vref)을 수신 및 비교하여, 제2 내부 클럭 신호(pclk2)를 생성한다.
그러면 먹스(MUX)는 제1 내부 클럭 신호(pclk1)와 제2 내부 클럭 신호(pclk2)를 수신하고, 테스트 제어 신호(tctrl)가 로우 레벨이면 제1 내부 클럭 신호(pclk1)를 선택하여 출력하고, 테스트 제어 신호(tctrl)가 하이 레벨이면 제2 내부 클럭 신호(pclk2)를 선택하여 출력한다.
즉, 먹스(MUX)는 일반 모드시에는 클럭 신호(clk)와 상보 클럭 신호(clkb)에 따라 생성된 제1 내부 클럭 신호(pclk1)를 내부 클럭 신호(pclk)로서 출력하고, 타이밍 마진 검출 모드시에는 클럭 신호(clk)와 기준 전압(Vref)에 따라 생성된 제2 내부 클럭 신호(pclk2)를 내부 클럭 신호(pclk)로서 출력한다.
결국, 도4a의 클럭 버퍼도 도3a의 클럭 버퍼와 같이 일반 모드시에는 상보 클럭 신호(clkb)를 필요로 하나, 타이밍 마진 검출 모드시에 상보 클럭 신호(clkb)를 필요로 하지 않는다.
이에 도4a의 클럭 버퍼도 테스트 장치(3)가 별도의 제어 신호를 생성하지 않고, 상보 클럭 신호(clkb)를 활용하여 반도체 메모리 장치내의 신호들의 타이밍 마진을 가변할 수 있도록 한다.
도5a는 도2의 마진 제어 신호 발생회로의 회로도를 도시한 도면이다.
도5a를 참조하면, 마진 제어 신호 발생회로(42)는 복수개의 피모스 트랜지스터들(P3,P4)과 복수개의 엔모스 트랜지스터들(N4~N6)로 구성되는 차동 증폭기로 구현되는 비교기(DA2)로, 기준 전압(Vref)과 상보 클럭 신호(clkb)를 비교하여 마진 제어 신호(mctrl)를 생성한다.
이하, 도5b를 참조하여, 도5a의 마진 제어 신호 발생회로의 동작을 살펴보면 다음과 같다.
이때, 도5a의 마진 제어 신호 발생회로는 테스트 장치(3)로부터 소정의 전압 레벨을 가지는 기준 전압(Vref)과, 일반 모드시에는 일정한 "위상과 펄스폭"을 가지고 타이밍 마진 검출 모드시에는 가변되는 "위상과 펄스폭"을 가지는 상보 클럭 신호(clkb)를 제공받는다.
일반 모드시에는 비교기(DA2)는 일정한 "위상 및 펄스폭"을 가지는 상보 클럭 신호(clkb)와 소정의 전압 레벨을 가지는 기준 전압(Vref)을 수신 및 비교하여, 상보 클럭 신호(clkb)와 동일하게 일정한 "위상 및 펄스폭"을 가지는 마진 제어 신호(mctrl)를 발생한다.
반면에 타이밍 마진 검출 모드시에는 비교기(DA2)는 가변되는 "위상 및 펄스폭"을 가지는 상보 클럭 신호(clkb)와 소정의 전압 레벨을 가지는 기준 전압(Vref)을 수신 및 비교하여, 상보 클럭 신호(clkb)와 동일하게 가변되는 "위상 및 펄스폭"을 가지는 마진 제어 신호(mctrl)를 발생한다.
이와 같이, 도5a의 마진 제어 신호 발생회로(42)는 타이밍 마진 검출 모드일 때에는 테스터 장치(3)로부터 가변되는 "위상 및 펄스폭"을 가지는 상보 클럭 신호(clkb)를 수신하고, 이에 따라 가변되는 "위상 및 펄스폭"을 가지는 마진 제어 신호(mctrl)를 발생하여 준다.
그리고 필요한 경우에는 반도체 메모리 장치(4)는 동작 모드에 따라 마진 제어 신호 발생회로의 바이어스 전압(bias)의 공급 여부를 제어하여, 불필요한 전력 소비를 사전에 방지할 수 있도록 한다. 즉, 반도체 메모리 장치(4)는 타이밍 마진 검출 모드로 동작하는 경우에만, 비교기(DA2)에 바이어스 전압(bias)을 공급하여 비교기(DA2)가 동작되도록 할 수 있다.
도6은 본 발명의 다른 실시예에 따른 테스트 시스템의 블록도를 도시한 도면이다.
도6을 참조하면, 테스트 시스템은 테스트 장치(3)와, 반도체 메모리 장치(5)를 구비하고, 반도체 메모리 장치(5)는 도2에서와 같이 클럭 버퍼(41), 컬럼 어드레스 발생 회로(22), 컬럼 인에이블 회로(23), 로우 어드레스 발생 회로(24), 로우 인에이블 회로(25), 컬럼 디코더(26), 로우 디코더(27), 메모리 셀 어레이(28), 센스 증폭기(29), 데이터 입력 회로(210), 데이터 출력 회로(211), 명령어 디코더(212), 테스트 제어 회로(213), 마진 제어 신호 발생 회로(42) 및 마진 제어 회로(51)를 구비하나, 도2에서 컬럼 디코더(26)에 연결된 마진 제어 회로(43)를 도6에서는 로우 디코더(27)에 연결된 마진 제어 회로(51)로 대체한다.
이하 도2와 동일한 구성 및 동작을 수행하는 구성요소에 대해서는 도2와 동일한 번호를 부여하고 이에 대한 상세한 설명은 생략하도록 한다.
마진 제어 회로(51)는 먹스와 같은 스위칭 소자로 구현되어, 로우 인에이블 신호(RES)와 마진 제어 신호(mctrl)를 수신하여 일반 모드시에는 로우 인에이블 신호(RES)를 로우 디코더(27)에 전달하고, 타이밍 마진 검출 모드시에는 마진 제어 신호(mctrl)를 로우 디코더(27)에 전달한다.
이에 도6의 마진 제어 회로(51)는 도2의 마진 제어 회로(43)와 동일한 원리로 반도체 메모리 장치(4)가 타이밍 검출 모드로 동작하면 일정한 "위상 및 펄스폭"을 가지는 로우 인에이블 신호(RES) 대신에 가변되는 "위상 및 펄스폭"을 가지는 마진 제어 신호(mctrl)를 로우 디코더(27)에 전달하여, 로우 디코더(27)의 입력 신호들의 타이밍 마진을 임의로 가변할 수 있도록 한다.
결국, 도6의 테스트 시스템은 로우 디코더(27)의 입력 신호들의 타이밍 마진을 가변함으로써, 로우 디코더(27)의 입력 신호들의 최적화된 타이밍 마진을 검출할 수 있도록 한다.
상기의 실시예에서는 컬럼 디코더 및 로우 디코더의 입력 신호의 전송 경로 에 마진 제어 신호 발생 회로, 및 마진 제어 회로들을 추가하고, 이를 통해 컬럼 디코더 및 로우 디코더의 입력 신호들의 타이밍 마진을 가변하도록 하였지만, 필요에 따라서는 적어도 두개 이상의 입력 신호들을 가지는 회로들 모두(센스 증폭기, 데이터 입력 회로, 데이터 출력 회로등)의 입력 신호들의 전송 경로에 마진 제어 신호 발생 회로, 및 마진 제어 회로들을 추가하고, 입력 신호들의 타이밍 마진을 가변하여 줄 수 있도록 할 수 있음은 물론 당연하다.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 반도체 메모리 장치 및 이의 테스트 시스템은 상보 클럭 신호를 이용하여 신호들의 타이밍 마진을 가변함으로써, 반도체 메모리 장치내의 신호들의 최적화된 타이밍 마진을 검출할 수 있도록 한다. 이에 반도체 메모리 장치의 신호들간 타이밍 마진이 얼마나 부족한지(또는 초과하였는지)를 정확하게 파악할 수 있도록 하여, 반도체 메모리 장치의 오동작 요인을 찾아내고 이를 디버깅하기 위한 시간과 비용이 획기적으로 감소시킴과 동시에 반도체 메모리 장치의 동작 속도가 타이밍 마진으로 인해 불필요하게 감소되는 것을 사전에 방지하여 준다.
그리고 본 발명의 테스트 시스템은 테스트 장치가 별도의 제어 신호를 생성하지 않고, 상보 클럭 신호를 이용하여 반도체 메모리 장치내의 신호들의 타이밍 마진을 가변할 수 있도록 하여, 테스트 장치가 별도의 제어 신호를 생성하지 않아도 된다. 이에 반도체 메모리 장치를 정상 동작시키면서도 상보 클럭 신호를 이용하여 반도체 메모리 장치내의 신호들의 최적의 타이밍 마진을 검출할 수 있도록 하여 준다.

Claims (17)

  1. 일반 모드시에는 클럭 신호와 상보 클럭 신호에 응답하여 내부 클럭 신호를 생성하며, 타이밍 마진 검출 모드시에는 상기 클럭 신호와 기준 전압에 응답하여 상기 내부 클럭 신호를 생성하는 클럭 버퍼;
    상기 내부 클럭 신호에 응답하여 일정한 "위상 및 펄스폭"을 가지는 로우 인에이블 신호를 발생하는 로우 인에이블 회로;
    상기 내부 클럭 신호에 응답하여 일정한 "위상 및 펄스폭"을 가지는 컬럼 인에이블 신호를 발생하는 컬럼 인에이블 회로;
    상기 상보 클럭 신호와 상기 기준 전압에 응답하여 가변되는 "위상 및 펄스폭"을 가지는 마진 제어 신호를 생성하는 마진 제어 신호 발생 회로;
    상기 컬럼 인에이블 신호와 상기 로우 인에이블 신호 중 하나의 신호와 상기 마진 제어 신호를 수신하고, 상기 일반 모드시에는 상기 컬럼 인에이블 신호와 상기 로우 인에이블 신호 중 하나의 신호를 전송하며, 상기 타이밍 마진 검출 모드시에는 상기 마진 제어 신호를 전송하는 마진 제어 회로; 및
    상기 일반 모드시에는 상기 로우 인에이블 신호 및 컬럼 인에이블 신호에 응답하여 데이터를 입출력하고, 상기 타이밍 마진 검출 모드시에는 상기 컬럼 인에이블 신호와 로우 인에이블 신호 중 하나의 신호와 상기 마진 제어 신호에 응답하여 상기 데이터를 입출력하는 메모레 셀 어레이를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 반도체 메모리 장치는
    외부로부터 상기 일반 모드시에는 일정한 "위상 및 펄스폭"을 가지는 상기 클럭 신호와 상기 상보 클럭 신호를 제공받고, 상기 타이밍 마진 검출 모드시에는 일정한 "위상 및 펄스폭"을 가지는 상기 클럭 신호와 가변되는 "위상 및 펄스폭"을 가지는 상기 상보 클럭 신호를 제공받는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 반도체 메모리 장치는
    상기 클럭 신호 및 상보 클럭 신호의 제1 레벨은 "기준 전압 ＋ α(정수)"의 전압 값을 가지고, 상기 클럭 신호 및 상기 상보 클럭 신호는 제2 레벨은 "기준 전압(Vref) － α(정수)"의 전압 값을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 클럭 버퍼는
    상기 상보 클럭 신호와 상기 기준 전압을 수신하고, 상기 일반 모드시에는 상기 상보 클럭 신호를 전송하며 상기 타이밍 마진 검출 모드시에는 상기 기준 전압을 전송하는 스위치; 및
    상기 스위치의 출력 신호와 상기 클럭 신호를 비교하여 상기 내부 클럭 신호를 생성하는 비교기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 클럭 버퍼는
    상기 클럭 신호와 상기 상보 클럭 신호를 비교하여 제1 내부 클럭 신호를 생성하는 제1 비교기;
    상기 클럭 신호와 상기 기준 전압을 비교하여 제2 내부 클럭 신호를 생성하는 제2 비교기; 및
    상기 일반 모드시에는 상기 제1 내부 클럭 신호를 상기 내부 클럭 신호로서 전송하고, 상기 타이밍 마진 검출 모드시에는 상기 제2 내부 클럭 신호를 상기 내부 클럭 신호로서 전송하는 스위치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 스위치는
    먹스인 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 마진 제어 신호 발생 회로는
    상기 상보 클럭 신호와 상기 기준 전압을 비교하여 상기 마진 제어 신호를 생성하는 비교기인 것을 특징으로 하는 반도체 메모리 장치.
  8. 제1항에 있어서, 상기 마진 제어 회로는
    상기 컬럼 인에이블 신호와 상기 마진 제어 신호를 수신하고, 상기 일반 모드시에는 상기 컬럼 인에이블 신호를 전송하며, 상기 타이밍 마진 검출 모드시에는 상기 마진 제어 신호를 전송하는 먹스인 것을 특징으로 하는 반도체 메모리 장치.
  9. 일반 모드시에는 클럭 신호 및 상보 클럭 신호에 응답하여 생성된 내부 클럭 신호에 따라 동작을 수행하고, 타이밍 마진 검출 모드시에는 상기 클럭 신호와 기준 전압에 응답하여 생성된 상기 내부 클럭 신호에 따라 동작을 수행하며, 상기 타이밍 마진 검출 모드시에는 상기 상보 클럭 신호와 상기 기준 전압에 응답하여 생성된 마진 제어 신호에 따라 내부 신호들의 타이밍 마진을 가변하는 반도체 메모리 장치; 및
    상기 일반 모드시에는 일정한 "위상 및 펄스폭"을 가지는 클럭 신호 및 상보 클럭 신호를 발생하고, 상기 타이밍 마진 검출 모드시에는 일정한 "위상 및 펄스폭"을 가지는 상기 클럭 신호와, 가변되는 "위상 및 펄스폭"을 가지는 상기 상보 클럭 신호를 발생하는 테스트 장치를 구비하는 것을 특징으로 하는 테스트 시스템.
  10. 제9항에 있어서, 상기 반도체 메모리 장치는
    상기 일반 모드시에는 클럭 신호와 상보 클럭 신호에 응답하여 내부 클럭 신호를 생성하며, 상기 타이밍 마진 검출 모드시에는 상기 클럭 신호와 기준 전압에 응답하여 상기 내부 클럭 신호를 생성하는 클럭 버퍼;
    상기 내부 클럭 신호에 응답하여 일정한 "위상 및 펄스폭"을 가지는 로우 인에이블 신호를 발생하는 로우 인에이블 회로;
    상기 내부 클럭 신호에 응답하여 일정한 "위상 및 펄스폭"을 가지는 컬럼 인에이블 신호를 발생하는 컬럼 인에이블 회로;
    상기 상보 클럭 신호와 상기 기준 전압에 응답하여 가변되는 "위상 및 펄스폭"을 가지는 마진 제어 신호를 생성하는 마진 제어 신호 발생 회로;
    상기 컬럼 인에이블 신호와 상기 로우 인에이블 신호 중 하나의 신호와 상기 마진 제어 신호를 수신하고, 상기 일반 모드시에는 상기 컬럼 인에이블 신호와 상기 로우 인에이블 신호 중 하나의 신호를 전송하며, 상기 타이밍 마진 검출 모드시에는 상기 마진 제어 신호를 전송하는 마진 제어 회로; 및
    상기 일반 모드시에는 상기 로우 인에이블 신호 및 컬럼 인에이블 신호에 응답하여 데이터를 입출력하고, 상기 타이밍 마진 검출 모드시에는 상기 컬럼 인에이블 신호와 로우 인에이블 신호 중 하나의 신호와 상기 마진 제어 신호에 응답하여 상기 데이터를 입출력하는 메모레 셀 어레이를 구비하는 것을 특징으로 하는 테스트 시스템.
  11. 제10항에 있어서, 상기 반도체 메모리 장치는
    외부로부터 상기 일반 모드시에는 일정한 "위상 및 펄스폭"을 가지는 상기 클럭 신호와 상기 상보 클럭 신호를 제공받고, 상기 타이밍 마진 검출 모드시에는 일정한 "위상 및 펄스폭"을 가지는 상기 클럭 신호와 가변되는 "위상 및 펄스폭"을 가지는 상기 상보 클럭 신호를 제공받는 것을 특징으로 하는 테스트 시스템.
  12. 제10항에 있어서, 상기 반도체 메모리 장치는
    상기 클럭 신호 및 상보 클럭 신호의 제1 레벨은 "기준 전압 ＋ α(정수)"의 전압 값을 가지고, 상기 클럭 신호 및 상기 상보 클럭 신호는 제2 레벨은 "기준 전압(Vref) － α(정수)"의 전압 값을 가지는 것을 특징으로 하는 테스트 시스템.
  13. 제10항에 있어서, 상기 클럭 버퍼는
    상기 상보 클럭 신호와 상기 기준 전압을 수신하고, 상기 일반 모드시에는 상기 상보 클럭 신호를 전송하며 상기 타이밍 마진 검출 모드시에는 상기 기준 전압을 전송하는 스위치; 및
    상기 스위치의 출력 신호와 상기 클럭 신호를 비교하여 상기 내부 클럭 신호를 생성하는 비교기를 구비하는 것을 특징으로 하는 테스트 시스템.
  14. 제10항에 있어서, 상기 클럭 버퍼는
    상기 클럭 신호와 상기 상보 클럭 신호를 비교하여 제1 내부 클럭 신호를 생성하는 제1 비교기;
    상기 클럭 신호와 상기 기준 전압을 비교하여 제2 내부 클럭 신호를 생성하는 제2 비교기; 및
    상기 일반 모드시에는 상기 제1 내부 클럭 신호를 상기 내부 클럭 신호로서 전송하고, 상기 타이밍 마진 검출 모드시에는 상기 제2 내부 클럭 신호를 상기 내부 클럭 신호로서 전송하는 스위치를 구비하는 것을 특징으로 하는 테스트 시스템.
  15. 제14항에 있어서, 상기 스위치는
    먹스인 것을 특징으로 하는 테스트 시스템.
  16. 제10항에 있어서, 상기 마진 제어 신호 발생 회로는
    상기 상보 클럭 신호와 상기 기준 전압을 비교하여 상기 마진 제어 신호를 생성하는 비교기인 것을 특징으로 하는 테스트 시스템.
  17. 제10항에 있어서, 상기 마진 제어 회로는
    상기 컬럼 인에이블 신호와 상기 마진 제어 신호를 수신하고, 상기 일반 모드시에는 상기 컬럼 인에이블 신호를 전송하며, 상기 타이밍 마진 검출 모드시에는 상기 마진 제어 신호를 전송하는 먹스인 것을 특징으로 하는 테스트 시스템.
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