KR20070087456A - 입출력 센스앰프 구동회로 및 이를 구비하는 반도체 메모리장치 - Google Patents

입출력 센스앰프 구동회로 및 이를 구비하는 반도체 메모리장치 Download PDF

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Abstract

데이터 독출 동작시간을 감소시킬 수 있는 입출력 센스앰프 구동회로 및 이를 구비하는 반도체 메모리 장치가 개시된다. 상기 입출력 센스앰프 구동회로는, 데이터 독출동작시 열(column) 선택 신호(CSL)를 메모리 코어로 제공하는 열선택 회로와, 상기 열 선택 신호(CSL)와 소정 시간 지연되어 출력되며, 상기 메모리 코어로부터 입력된 소신호 데이터를 증폭하여 외부로 출력하는 입출력 센스앰프의 증폭 신호 출력을 제어하는 출력 제어신호(FRP)를 발생하는 FRP 발생회로 및 동작 환경 변화에 대응하여 상기 열 선택 신호(CSL)와 상기 출력 제어신호(FRP) 사이에 적절한 마진이 확보되도록, 동작 환경 변화에 따른 마진 변화량을 감지하여 상기 FRP 발생회로의 신호 지연량을 제어하는 복수의 지연 제어신호를 출력하는 FRP 지연 제어부를 구비하는 것을 특징으로 한다.

Description

입출력 센스앰프 구동회로 및 이를 구비하는 반도체 메모리 장치{IO Sense Amp driving circuit and Semiconductor memory device having the same}
도 1은 종래의 반도체 메모리 장치의 데이터 독출 동작을 나타내기 위한 블록도이다.
도 2는 도 1의 칼럼선택 신호와 출력 제어신호의 파형도이다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치의 데이터 독출 동작을 나타내기 위한 블록도이다.
도 4는 도 3의 FRP 발생회로를 상세히 나타내는 회로도이다.
도 5는 도 4의 FRP 지연 제어부를 나타내는 블록도이다.
도 6a 내지 도 6e는 도 5의 지연 제어신호 발생부를 상세히 나타내는 회로도이다.
도 7은 본 발명의 일실시예에 따른 입출력 센스앰프 구동회로에 의해 발생하는 출력 제어신호를 나타내는 파형도이다.
도 8은 본 발명의 일실시예에 따른 입출력 센스앰프 구동회로의 전체적인 동작을 나타내기 위한 파형도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 반도체 메모리 장치 110: 열 선택 회로
120: 메모리 코어 130: FRP 발생회로
140: 입출력 센스앰프 150: FRP 지연 제어부
본 발명은 입출력 센스앰프 구동회로 및 이를 구비하는 반도체 메모리 장치에 관한 것으로서, 더 상세하게는 데이터 독출 동작시간을 감소시킬 수 있는 입출력 센스앰프 구동회로 및 이를 구비하는 반도체 메모리 장치에 관한 것이다.
일반적으로 반도체 메모리 장치에 저장된 데이터를 독출하는 동작에 있어서, 메모리셀로부터 출력되는 소신호 데이터가 입출력 센스앰프(IO Sense Amp)로 입력되고, 입출력 센스앰프는 상기 소신호 데이터를 CMOS 전압레벨로 증폭하여 출력한다. 또한, 입출력 센스앰프는 소정의 출력 제어신호(FRP)에 응답하여 상기 증폭된 신호를 외부로 출력한다. 이 경우 안정적인 데이터 독출을 위하여, 데이터 독출 명령에 의해 발생되는 칼럼선택 신호(CSL)와 상기 출력 제어신호(FRP) 사이에는 소정의 지연시간(절대마진)이 필요하다.
도 1은 종래의 반도체 메모리 장치의 데이터 독출 동작을 나타내기 위한 블록도이다. 도시된 바와 같이 상기 반도체 메모리 장치(10)는, 열(column) 선택 회로(11), 메모리 코어(12), FRP 발생회로(13) 및 입출력 센스앰프(IOSA, 14)를 구비할 수 있다.
열(column) 선택 회로(11)는, 외부로부터 입력되는 어드레스(Address) 신호 에 따라 메모리 코어의 열(column)을 선택하기 위한 열 선택 신호(CSL)를 메모리 코어(12)로 출력한다. 메모리 코어(12)는 열 선택 신호(CSL)를 입력받아, 코어 내의 비트라인과 입출력 라인을 연결하고, 메모리셀에 저장된 데이터에 따른 소신호 데이터(DIO)를 입출력 센스앰프(14)로 전달한다.
입출력 센스앰프(14)는 입력된 소신호 데이터(DIO)에 대해 증폭동작을 수행하며, 증폭된 데이터(D0)를 외부로 출력한다. 입출력 센스앰프(14)는 FRP 발생회로(13)로부터 제공되는 출력 제어신호(FRP)에 응답하여 증폭된 데이터(D0)를 외부로 출력하는데, 안정적인 데이터(D0)를 출력하기 위해서는 열 선택 신호(CSL) 와 출력 제어신호(FRP) 사이에 충분한 절대마진이 확보되어야 한다.
도 2는 도 1의 칼럼선택 신호(CSL)와 출력 제어신호(FRP)의 파형도이다. 일예로서 일반적인 동작전압(Normal Voltage)에서 칼럼선택 신호(CSL)와 출력 제어신호(FRP) 사이에는 T1의 절대마진이 확보되는 것을 도시하고 있다. 그러나 반도체 메모리 장치의 동작 환경의 변화, 예를 들면 PVT 변화에 따라 두 신호간의 마진이 가변할 수 있게 된다.
동작 환경의 변화와 관련하여, 일반적으로 딜레이 로직으로 이루어지는 FRP 발생회로(13)가 상기 동작 환경의 변화에 대해 민감하다. 반도체 메모리 장치가 고레벨의 동작전압(High Voltage)에서 동작하는 경우, 도시된 바와 같이 칼럼선택 신호(CSL)의 딜레이가 줄어드는 양(D1)에 비해 출력 제어신호(FRP)의 딜레이가 줄어드는 양(D2)이 증가할 수 있다. 이에 따라 칼럼선택 신호(CSL)와 출력 제어신호(FRP) 사이의 마진(T2)이 감소될 수 있다.
두 신호간의 마진이 충분히 확보되지 않는 경우, 반도체 메모리 장치의 독출 동작시 페일(fail)이 발생할 수 있는 문제가 발생한다. 종래에는 이를 방지하기 위하여, 동작 환경 변화시 감소하는 마진을 고려하여, 절대마진 외에 두 신호간에 추가로 마진을 확보하였다. 그러나 이 경우에는 일반적인 동작전압 하에서 반도체 메모리 장치가 동작하더라도 두 신호간의 마진이 과도하게 커지게 되어, 독출동작에 소요되는 시간이 불필요하게 증가하는 문제점이 발생하였다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 동작환경 변화에 따라 칼럼선택 신호와 출력 제어신호 사이의 마진을 조절할 수 있는 입출력 센스앰프 구동회로 및 이를 구비하는 반도체 메모리 장치를 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여 본 발명의 일실시예에 따른 입출력 센스앰프 구동회로는, 데이터 독출동작시 열(column) 선택 신호(CSL)를 메모리 코어로 제공하는 열선택 회로와, 상기 열 선택 신호(CSL)와 소정 시간 지연되어 출력되며, 상기 메모리 코어로부터 입력된 소신호 데이터를 증폭하여 외부로 출력하는 입출력 센스앰프의 증폭 신호 출력을 제어하는 출력 제어신호(FRP)를 발생하는 FRP 발생회로 및 동작 환경 변화에 대응하여 상기 열 선택 신호(CSL)와 상기 출력 제어신호(FRP) 사이에 적절한 마진이 확보되도록, 동작 환경 변화에 따른 마진 변화량을 감지하여 상기 FRP 발생회로의 신호 지연량을 제어하는 복수의 지연 제어신호를 출력하는 FRP 지연 제어부를 구비하는 것을 특징으로 한다.
바람직하게는 상기 FRP 발생회로는, 신호 지연량을 다단계로 조절하기 위해 직렬로 연결된 복수 개의 지연부를 구비하며, 상기 FRP 지연 제어부로부터 출력되는 지연 제어신호에 응답하여 출력 제어신호(FRP) 생성과정에서 경유하는 상기 지연부의 수를 가변하여 신호 지연량을 조절하는 것을 특징으로 한다.
또한 바람직하게는 상기 FRP 발생회로는, 상기 복수 개의 지연부 각각에 연결되며, 입력단을 통해 상기 복수 개의 지연 제어신호가 각각 입력되는 복수 개의 경로 선택부를 더 구비하며, 상기 복수 개의 지연 제어신호중 인에이블된 어느 하나의 지연 제어신호와 연결된 경로 선택부를 통해 출력 제어신호(FRP)를 생성하기 위한 내부 신호가 전달되는 것을 특징으로 하는 입출력 센스앰프 구동회로.
한편, FRP 지연 제어부는, 동작 환경 변화에 대응하여 상기 열 선택 신호(CSL)와 상기 출력 제어신호(FRP) 사이의 마진 변화를 감지하는 마진 변화량 감지부 및 상기 마진 변화량 감지부로부터 출력되는 마진 변화량 정보에 따라 상기 FRP 발생회로로 지연 제어신호를 출력하는 지연 제어신호 발생부를 구비하는 것을 특징으로 한다.
한편, 상기 마진 변화량 감지부는, 제1 클록신호를 입력받으며, 동작 환경 변화시 상기 열선택 회로의 지연 변화량과 동일한 지연 변화량으로 상기 제1 클록신호를 지연시켜 출력하는 CSL 지연 변화 감지부 및 제2 클록신호를 입력받으며, 동작 환경 변화시 상기 FRP 발생회로의 지연 변화량과 동일한 지연 변화량으로 상기 제2 클록신호를 지연시켜 출력하는 FRP 지연 변화 감지부를 구비하는 것을 특징 으로 한다.
바람직하게는 상기 마진 변화량 감지부는, 노멀 전압(normal voltage) 동작모드에서, 상기 CSL 지연 변화 감지부의 출력신호의 레벨 천이시점과 FRP 지연 변화 감지부의 출력신호의 레벨 천이시점이 동일하게 설정되도록 한다.
한편 상기 지연 제어신호 발생부는, 상기 CSL 지연 변화 감지부의 출력신호의 레벨 천이시점과 FRP 지연 변화 감지부의 출력신호의 레벨 천이시점 사이에 해당하는 펄스폭을 갖는 제1 신호를 생성하는 제1 신호 발생부와, 상기 제1 신호를 복수 번 순차적으로 지연시켜 각각 일정한 시간 지연을 갖는 복수 개의 제2 신호를 발생하는 제2 신호 발생부 및 입력단으로 상기 제1 신호가 입력되고, 클록단으로 상기 복수 개의 제2 신호 각각이 입력되며, 상기 제2 신호 각각에 의해 상기 제1 신호를 래치하여 출력하는 복수 개의 플립플롭을 구비할 수 있다.
또한 상기 지연 제어신호 발생부는, 상기 복수 개의 플립플롭에서 출력되는 신호를 입력받아 이를 논리 연산하여 상기 복수 개의 지연 제어신호들을 줄력하며, 상기 복수 개의 플립플롭에서 출력되는 신호의 레벨에 따라 상기 복수 개의 지연 제어신호들 중 어느 하나의 지연 제어신호가 활성화되도록 한다.
바람직하게는, 상기 복수 개의 지연부 각각의 신호 지연량은 상기 복수 개의 제2 신호간의 일정한 시간 지연량과 동일한 것을 특징으로 한다.
한편, 본 발명의 일실시예에 따른 반도체 메모리 장치는, 데이터 독출동작시 열(column) 선택 신호(CSL)를 메모리 코어로 제공하는 열선택 회로와, 상기 메모리 코어로부터 소신호 데이터를 입력받아 이를 증폭하여 외부로 출력하는 입출력 센스 앰프와, 상기 열 선택 신호(CSL)와 소정 시간 지연되어 출력되며, 상기 입출력 센스앰프의 증폭 신호 출력을 제어하는 출력 제어신호(FRP)를 발생하는 FRP 발생회로 및 동작 환경 변화에 대응하여 상기 열 선택 신호(CSL)와 상기 출력 제어신호(FRP) 사이에 적절한 마진이 확보되도록, 동작 환경 변화에 따른 마진 변화량을 감지하여 상기 FRP 발생회로의 신호 지연량을 제어하는 복수의 지연 제어신호를 출력하는 FRP 지연 제어부를 구비하는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치의 데이터 독출 동작을 나타내기 위한 블록도이다. 도시된 바와 같이 상기 반도체 메모리 장치(100)는, 열(column) 선택 회로(110), 메모리 코어(120), FRP 발생회로(130), 입출력 센스앰프(IOSA, 140) 및 FRP 지연 제어부(150)를 구비할 수 있다.
열 선택 회로(110)와 FRP 발생회로(130)는 서로 소정의 지연시간을 갖는 열 선택 신호(CSL) 및 출력 제어신호(FRP)를 각각 생성한다. 상술하였던 바와 같이 열 선택 신호(CSL)는 외부로부터 입력되는 어드레스(Address) 신호에 따라 생성되어 메모리 코어(120)로 제공되며, 출력 제어신호(FRP)는 입출력 센스앰프(140)로 제공 되어 증폭된 데이터(D0)의 외부로 출력을 제어한다.
안정적인 데이터(D0)를 출력하기 위해서는 열 선택 신호(CSL)와 출력 제어신호(FRP) 사이에 충분한 절대마진이 확보되어야 한다. 그러나 동작 환경이 변화됨에 따라 열 선택 신호(CSL) 와 출력 제어신호(FRP) 사이의 마진이 감소하게 되면, 반도체 메모리 장치의 독출동작이 페일(fail)될 수 있다.
FRP 지연 제어부(150)는 동작 환경 변화에 따른 마진 변화량을 감지하고, 적어도 하나의 신호(CLK1, CLK2, VCCHB, rCLK_CMD)를 이용하여 복수의 지연 제어신호(DET_CONB, VAR_DLY<1:3>)를 발생하며, 이를 FRP 발생회로(130)로 제공한다. FRP 발생회로(130)는 상기 복수의 지연 제어신호(DET_CONB, VAR_DLY<1:3>)에 응답하여, 생성되는 출력 제어신호(FRP)의 신호 지연량을 제어한다.
동작 환경 변화에 따라 생성되는 출력 제어신호(FRP)의 특성을 도 4 및 도 5를 참조하여 설명하면 다음과 같다.
도 4는 도 3의 FRP 발생회로(130)를 상세히 나타내는 회로도이다. 상기 FRP 발생회로(130)는, 도시된 바와 같이 신호 지연량을 다단계로 조절하기 위해 직렬로 연결된 복수 개의 지연부(131a, 131b, 131c)를 구비할 수 있다. FRP 발생회로(130)는, 상기 FRP 지연 제어부(150)로부터 출력되는 지연 제어신호(DET_CONB, VAR_DLY<1:3>)에 응답하여 출력 제어신호(FRP) 생성과정에서 경유하는 상기 지연부(131a, 131b, 131c)의 수를 가변하여 신호 지연량을 조절할 수 있다.
또한, 상기 FRP 발생회로(130)는, 복수 개의 경로 선택부를 구비할 수 있으며, 일예로서 상기 복수 개의 경로 선택부 각각은 NAND 게이트(N11 내지 N14)로 이 루어질 수 있다. 상기 복수 개의 경로 선택부에서 NAND 게이트(N12)는 제1 지연부(131a)와 연결되며, NAND 게이트(N13)는 제2 지연부(131b)와 연결되고, NAND 게이트(N14)는 제3 지연부(131c)와 연결된다.
일반적으로 FRP 발생회로(130)는 FRDTP 신호를 생성하기 위하여 소정의 내부 신호(S11)를 출력하는 내부신호 발생부(133)를 구비할 수 있으며, 상기 내부 신호(S11)를 지연시켜 FRDTP 신호를 생성한다. 각각의 경로 선택부(N11 내지 N14)의 일입력단에는 내부신호(S11)가 입력된다. 또한 경로 선택부(N11 내지 N14)의 다른 입력단 각각에는, 상기 FRP 지연 제어부(150)로부터 출력되는 지연 제어신호(DET_CONB, VAR_DLY<1:3>) 각각이 입력될 수 있다. 복수 개의 지연 제어신호(DET_CONB, VAR_DLY<1:3>)중 어느 하나의 신호가 활성화되면, 상기 내부 신호(S11)는 활성화된 지연 제어신호와 연결되는 경로 선택부 및 지연부를 통해 전달된다. 즉, 선택되는 경로 선택부에 따라 생성되는 출력 제어신호(FRP)의 신호 지연량이 조절될 수 있다.
일예로서, 상기 복수의 지연 제어신호(DET_CONB, VAR_DLY<1:3>)중 DET_CONB신호가 활성화되면, 내부 신호(S11)는 경로 선택부 N11를 통해 전달된다. 상기 N11를 통해 전달된 내부 신호(S11)는, 소정의 NAND 게이트(N15) 및 인버터(Inv11)를 통해 FRDTP 신호로서 FRP 변환부(132)로 제공된다. 상기 FRP 변환부(132)는 입력된 FRDTP 신호를 출력 제어신호(FRP)로 변환하여 외부로 출력한다.
반면에 상기 복수의 지연 제어신호(DET_CONB, VAR_DLY<1:3>)중 VAR_DLY3 신호가 활성화되고 나머지 지연 제어신호가 비활성화되면, 내부 신호(S11)는 경로 선 택부 N14를 통해 전달된다. 상기 N14를 통해 전달된 내부 신호(S11)는, 일단이 소정의 전원전압에 연결된 NAND 게이트(N18), 복수 개의 지연부(131a, 131b, 131c) 및 인버터(Inv11)를 통해 FRDTP 신호로서 FRP 변환부(132)로 제공된다. 이 경우 FRP 변환부(132)로 제공되는 FRDTP 신호는 긴 지연시간을 가지며 생성되고, FRP 변환부(132)에서 발생하는 출력 제어신호(FRP) 또한 지연 제어신호 DET_CONB 가 활성화된 경우에 비해 긴 지연시간을 갖는다.
상기 복수의 지연 제어신호(DET_CONB, VAR_DLY<1:3>) 중 어느 하나의 신호가 활성화됨에 있어서, 반도체 메모리 장치가 노멀 동작전압(Noamal voltage)에서 동작하는 경우 지연 제어신호 DET_CONB가 활성화되도록 한다. 또한 동작 환경의 변화에 따라 열 선택 신호(CSL)와 출력 제어신호(FRP) 사이의 마진이 감소하게 되면, 감소하는 마진의 양에 따라 지연 제어신호 VAR_DLY<1:3> 중 어느 하나의 지연 제어신호를 활성화시킨다. 이 경우 활성화되는 지연 제어신호에 따라 출력 제어신호(FRP)가 소정의 지연시간을 갖고 발생하므로, 열 선택 신호(CSL)와 출력 제어신호(FRP) 사이의 마진을 안정적으로 확보할 수 있게 된다.
상기 지연 제어신호(DET_CONB, VAR_DLY<1:3>)의 발생에 대해 자세하게 설명하면 다음과 같다.
도 5는 도 4의 FRP 지연 제어부(150)를 나타내는 블록도이다. 도시된 바와 같이 상기 FRP 지연 제어부(150)는, 마진 변화량 감지부(151) 및 지연 제어신호 발생부(152)를 구비할 수 있다.
마진 변화량 감지부(151)는, 소정의 클록신호(CLK1, CLK2)를 입력받으며, 반 도체 메모리 장치의 동작 환경 변화에 대응하여 열 선택 신호(CSL)와 출력 제어신호(FRP) 사이의 마진 변화를 감지한다. 마진 변화량 감지부(151)는 CSL 지연 변화 감지부(151a) 및 FRP 지연 변화 감지부(151b)를 구비할 수 있다. 상기 CSL 지연 변화 감지부(151a) 및 FRP 지연 변화 감지부(151b)는, 도 3에 도시된 열 선택 회로(110) 및 FRP 발생회로(130)와 각각 동일한 회로 구성을 취할 수 있다. 이에 따라 동작 환경 변화에 대응하여 열 선택 신호(CSL) 및 출력 제어신호(FRP) 각각의 신호 지연량이 변하는 것과 동일하게, CSL 지연 변화 감지부(151a)는 클록신호(CLK1)를 지연하여 CSL_DUMB 신호를 출력하며, FRP 지연 변화 감지부(151b)는 클록신호(CLK2)를 지연하여 FRP_DUM 신호를 출력한다. 상기 CSL_DUMB 신호 및 FRP_DUM 신호의 지연량을 이용하여, 상기 열 선택 신호(CSL) 및 출력 제어신호(FRP) 사이의 마진 변화량을 감지할 수 있다.
지연 제어신호 발생부(152)는, 마진 변화량 감지부(151)의 CSL 지연 변화 감지부(151a)로부터 CSL_DUMB 신호와, FRP 지연 변화 감지부(151b)로부터 FRP_DUM 신호를 입력받는다. 또한 마진 변화량 감지부(151)로부터의 마진 변화량 정보 외에 소정의 전압(VCCHB) 및 커맨드 신호(rCLK_CMD)를 이용하여 지연 제어신호(DET_CON, VAR_DLY<1:3>)를 발생하고, 이를 FRP 발생회로(130)로 출력한다.
도 6a 내지 도 6e는 도 5의 지연 제어신호 발생부(152)를 상세히 나타내는 회로도이다. 도 6a에 도시된 바와 같이 지연 제어신호 발생부(152)는 제1 신호(DET_PLS)를 발생하는 제1 신호 발생부를 구비한다.
제1 신호 발생부는 CSL_DUMB 신호 및 FRP_DUM 신호를 논리 연산하여 제1 신 호(DET_PLS)를 생성한다. 바람직하게는 노멀 동작모드에서, 상기 입력되는 CSL_DUMB 신호의 로우 레벨로의 토글링 시점과 FRP_DUM 신호의 하이 레벨로의 토글링 시점을 일치하도록 한다. CSL_DUMB 신호 및 FRP_DUM 신호를 소정의 NAND 연산 및 인버팅을 통하여 제1 신호(DET_PLS)를 생성하며, 상기 제1 신호(DET_PLS)는 열 선택 신호(CSL) 및 출력 제어신호(FRP) 사이의 마진에 대한 정보를 갖는다.
한편, 도 6b는 제1 신호 발생부에서 생성되는 신호 DET 및 소정의 전압(VCCHB)과 커맨드 신호(rCLK_CMD)를 논리 연산하여 소정의 제어신호(DET_CON)를 활성화하여 출력한다. VCCHB는 메모리 장치의 정상동작시 로우 레벨을 가지는 전압이 적용될 수 있으며, 커맨드 신호(rCLK_CMD)는 바람직하게는 상기 CLK2 신호와 동일한 신호가 적용될 수 있다. 또한 소정의 제어신호(DET_CON)를 반전한 신호가 상기 지연 제어신호 DET_CONB가 된다.
커맨드 신호(rCLK_CMD)가 하이 레벨이고 신호 DET가 로우 레벨임에 따라 제어신호(DET_CON)는 로우 레벨값을 갖게 된다. 이후 커맨드 신호(rCLK_CMD)가 로우 레벨이 되고 신호 DET가 하이 레벨로 활성화됨에 따라, 출력되는 제어신호(DET_CON)가 하이 레벨이 된다. 이후 커맨드 신호(rCLK_CMD)가 다시 하이 레벨이 될 때까지 상기 제어신호(DET_CON)는 하이 레벨을 유지한다.
한편, 지연 제어신호 발생부(152)는 도 6c과 같이 구성될 수 있는 제2 신호 발생부를 구비한다. 제2 신호 발생부는 상기 제1 신호(DET_PLS) 또는 제1 신호(DET_PLS)와 동일한 파형을 갖는 신호를 복수 번 순차적으로 지연시켜 각각 일정한 시간 지연을 갖는 복수 개의 제2 신호(DET_CK1, DET_CK2, DET_CK3)를 발생한다.
도 6c에서와 같이 제2 신호 발생부는 복수 개의 지연 회로를 구비한다. 먼저 첫 번째 지연 회로는, 제1 신호 발생부에서 생성되며 제1 신호(DET_PLS)와 동일한 펄스형태의 제1 클록신호(DET_CK0)를 입력받는다. 상기 제어신호(DET_CON)가 활성화됨에 따라 제1 클록신호(DET_CK0)는 소정의 지연량에 따라 지연되어 출력되며, 출력된 신호(DET_CK1)는 다음의 지연회로의 입력단으로 입력된다.
다음의 지연회로는 상기 DET_CK1 신호와 제어신호(DET_CON)를 입력받으며, 제어신호(DET_CON)가 활성화됨에 따라 DET_CK1 신호를 소정의 지연량에 따라 지연하여 출력한다. 이에 따라 생성되는 신호 DET_CK2는 다음의 지연회로의 입력단으로 입력되고, 위와 동일한 방식에 따라 복수의 제2 신호(DET_CK1, DET_CK2, DET_CK3)가 생성될 수 있다.
한편, 지연 제어신호 발생부(152)는 도 6d에 도시된 바와 같이 복수 개의 플립플롭을 구비할 수 있다. 상기 복수 개의 플립플롭의 리셋단에는 제어신호(DET_CON)가 소정의 NAND 게이트를 통해 입력되며, 제어신호(DET_CON)가 활성화됨에 따라 CLK단으로 입력되는 신호의 로우 레벨 구간에 데이터를 받아서 이를 래치하고, 상기 CLK단으로 입력되는 신호의 하이 레벨로의 토글링 순간에 데이터의 동위상을 출력단(Q)을 통해 외부로 출력한다.
먼저, 첫 번째 플립플롭은 입력단(D)을 통해 제1 신호(DET_PLS)가 입력되고, CLK 단을 통해 복수 개의 제2 신호(DET_CK1, DET_CK2, DET_CK3) 중 DET_CK1 신호가 입력된다. 상기 첫 번째 플립플롭은 DET_CK1 신호의 로우 레벨 구간에 입력단(D)을 통해 입력되는 신호 DET_PLS를 받아, DET_CK1 신호가 하이 레벨로 천이하는 시점에 출력단(Q)을 통해 외부로 출력한다. 첫 번째 플립플롭에 연결된 NAND 게이트의 일단에는, 상기 플립플롭을 활성화하기 위한 소정의 전원전압이 연결될 수 있다.
한편, 다음의 플립플롭은 입력단(D)을 통해 제1 신호(DET_PLS)를 입력받고, 클록단을 통해 복수 개의 제2 신호(DET_CK1, DET_CK2, DET_CK3) 중 DET_CK2 신호를 입력받는다. 또한 다음의 플립플롭은 입력단(D)을 통해 제1 신호(DET_PLS)를 입력받고, 클록단을 통해 복수 개의 제2 신호(DET_CK1, DET_CK2, DET_CK3) 중 DET_CK3신호를 입력받는다.
도 6e에 도시된 바와 같이, 각각의 플립플롭에 의해 출력되는 신호(SEL1, SEL2, SEL3)와 반전 출력신호(SELB1, SELB2, SELB3)를 논리 연산하여 복수 개의 지연 제어신호들(VAR_DLY<1:3>)을 생성한다. 상기 복수 개의 지연 제어신호들(VAR_DLY<1:3>)을 생성하기 위하여 NAND 게이트 또는 인버터가 이용될 수 있다. 상술한 바와 같이 구성됨에 따라 SEL1 신호가 하이 레벨인 경우 지연 제어신호 VAR_DLY1 가 활성화되며, SEL1 및 SEL2 신호가 하이 레벨인 경우 지연 제어신호 VAR_DLY2 가 활성화된다. 또한 SEL1 내지 SEL3 신호가 하이 레벨인 경우 지연 제어신호 VAR_DLY3 가 활성화된다. 즉, 제어신호(DET_CON)가 활성화되고 상기 신호(SEL1, SEL2, SEL3) 및 반전 출력신호(SELB1, SELB2, SELB3)의 레벨에 따라 복수 개의 지연 제어신호들(VAR_DLY<1:3>) 중 어느 하나의 지연 제어신호가 활성화된다.
도 7은 본 발명의 일실시예에 따른 입출력 센스앰프 구동회로에 의해 발생하는 출력 제어신호(FRP)를 나타내는 파형도이며, 도 8은 본 발명의 일실시예에 따른 입출력 센스앰프 구동회로의 전체적인 동작을 나타내기 위한 파형도이다.
도 7에 도시된 바와 같이 반도체 메모리 장치가 노멀 동작전압(Normal Voltage)에서 동작하는 경우 칼럼선택 신호(CSL)와 출력 제어신호(FRP) 사이에는 T11의 마진이 확보된다. 또한 고레벨의 동작전압(High Voltage)에서 출력 제어신호(FRP)를 일정 시간 지연하여 출력하므로, 칼럼선택 신호(CSL)와 출력 제어신호(FRP) 사이의 마진을 T12 와 같이 충분히 확보할 수 있게 된다.
도 8에 도시된 바와 같이 FRP 지연 제어부(150)로 입력되는 클록신호(CLK1, CLK2)에 있어서, 바람직하게는 CLK1는 시스템 클록(CLK)의 한 주기에 해당하는 펄스폭을 가지며, CLK2는 시스템 클록(CLK)의 반 주기에 해당하는 펄스폭을 갖도록 할 수 있다. CLK2의 펄스폭을 CLK1보다 작게 함으로써, 생성되는 DET_PLS 신호가 복수번 활성화되는 등의 불안정한 형태로 생성되는 것을 방지할 수 있다.
또한 일반적인 동작전압(Normal Voltage)에서, 마진 변화량 감지부(151)에서 출력되는 CSL_DUMB의 로우 레벨로의 토글링 시점과 FRP_DUM 신호의 하이 레벨로의 토글링 시점을 일치하도록 하여 출력한다.
도시된 바와 같이 고레벨의 동작전압(High Voltage)에서 FRP_DUM 신호의 지연량이 감소하여 마진 변화가 발생하며, 상기 마진 변화량은 DET_PLS 신호의 펄스 폭으로 나타난다. 또한 상기와 같이 마진 변화가 발생한 경우 DET_CON 신호가 활성화된다. DET_PLS 신호와 동일한 형태의 펄스를 갖는 DET_CK0 신호를 소정 시간 순차적으로 지연시킴으로써, 복수 개의 제2 신호(DET_CK1, DET_CK2, DET_CK3)가 생성된다.
도 6에 도시된 복수 개의 플립플롭의 동작에 따라, DET_CK1의 하이 레벨로의 천이 시점에 DET_PLS 신호가 하이 레벨인 경우에는 SEL1 신호가 하이 레벨로 활성화된다. 또한 이와 유사한 방식에 따라 DET_CK3의 하이 레벨로의 천이 시점에 DET_PLS 신호가 하이 레벨인 경우에는 SEL1 신호 내지 SEL3 신호가 하이 레벨로 활성화된다. 즉, 마진 변화량의 차이(예를 들면 DET_PLS 신호의 펄스폭의 크기)에 따라 SEL1 신호 내지 SEL3 신호의 활성화 상태가 가변하게 되고, 이에 따라 복수의 지연 제어신호(DET_CON, VAR_DLY<1:3>)중 어느 하나의 지연 제어신호를 활성화할 수 있다. 일예로서 도 8의 경우, SEL1 신호만이 하이 레벨로 활성화되는 것을 나타내며, 이에 따라 복수의 지연 제어신호들(DET_CON, VAR_DLY<1:3>) 중 VAR_DLY1 신호만이 활성화되는 것을 나타낸다.
또한, 마진 변화량이 복수의 제2 신호(DET_CK1, DET_CK2, DET_CK3)의 각각의 지연 정도에 따라 검출될 수 있으므로, 도 4에서의 각각의 지연부의 지연량은, 상기 복수 개의 제2 신호(DET_CK1, DET_CK2, DET_CK3)를 생성하기 위해 순차적으로 지연하는 지연량과 동일한 값을 갖도록 하는 것이 바람직하다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
상기한 바와 같은 본 발명의 특징에 따르면, 동작환경 변화에 따라 칼럼선택 신호와 출력 제어신호 사이의 마진을 조절할 수 있으므로, 반도체 메모리 장치의 데이터 독출 동작시간을 감소시킬 수 있는 효과가 있다.

Claims (12)

  1. 데이터 독출동작시 열(column) 선택 신호(CSL)를 메모리 코어로 제공하는 열선택 회로;
    상기 열 선택 신호(CSL)와 소정 시간 지연되어 출력되며, 상기 메모리 코어로부터 입력된 소신호 데이터를 증폭하여 외부로 출력하는 입출력 센스앰프의 증폭 신호 출력을 제어하는 출력 제어신호(FRP)를 발생하는 FRP 발생회로; 및
    동작 환경 변화에 대응하여 상기 열 선택 신호(CSL)와 상기 출력 제어신호(FRP) 사이에 적절한 마진이 확보되도록, 동작 환경 변화에 따른 마진 변화량을 감지하여 상기 FRP 발생회로의 신호 지연량을 제어하는 복수의 지연 제어신호를 출력하는 FRP 지연 제어부를 구비하는 것을 특징으로 하는 입출력 센스앰프 구동회로.
  2. 제 1항에 있어서, 상기 FRP 발생회로는,
    신호 지연량을 다단계로 조절하기 위해 직렬로 연결된 복수 개의 지연부를 구비하며, 상기 FRP 지연 제어부로부터 출력되는 지연 제어신호에 응답하여 출력 제어신호(FRP) 생성과정에서 경유하는 상기 지연부의 수를 가변하여 신호 지연량을 조절하는 것을 특징으로 하는 입출력 센스앰프 구동회로.
  3. 제 2항에 있어서, 상기 FRP 발생회로는,
    상기 복수 개의 지연부 각각에 연결되며, 입력단을 통해 상기 복수 개의 지 연 제어신호가 각각 입력되는 복수 개의 경로 선택부를 더 구비하며,
    상기 복수 개의 지연 제어신호중 인에이블된 어느 하나의 지연 제어신호와 연결된 경로 선택부를 통해 출력 제어신호(FRP)를 생성하기 위한 내부 신호가 전달되는 것을 특징으로 하는 입출력 센스앰프 구동회로.
  4. 제 1항에 있어서, 상기 FRP 지연 제어부는,
    동작 환경 변화에 대응하여 상기 열 선택 신호(CSL)와 상기 출력 제어신호(FRP) 사이의 마진 변화를 감지하는 마진 변화량 감지부; 및
    상기 마진 변화량 감지부로부터 출력되는 마진 변화량 정보에 따라 상기 FRP 발생회로로 지연 제어신호를 출력하는 지연 제어신호 발생부를 구비하는 것을 특징으로 하는 입출력 센스앰프 구동회로.
  5. 제 4항에 있어서, 상기 마진 변화량 감지부는,
    제1 클록신호를 입력받으며, 동작 환경 변화시 상기 열선택 회로의 지연 변화량과 동일한 지연 변화량으로 상기 제1 클록신호를 지연시켜 출력하는 CSL 지연 변화 감지부; 및
    제2 클록신호를 입력받으며, 동작 환경 변화시 상기 FRP 발생회로의 지연 변화량과 동일한 지연 변화량으로 상기 제2 클록신호를 지연시켜 출력하는 FRP 지연 변화 감지부를 구비하는 것을 특징으로 하는 입출력 센스앰프 구동회로.
  6. 제 5항에 있어서, 상기 마진 변화량 감지부는,
    노멀 전압(normal voltage) 동작모드에서, 상기 CSL 지연 변화 감지부의 출력신호의 레벨 천이시점과 FRP 지연 변화 감지부의 출력신호의 레벨 천이시점이 동일하게 설정되는 것을 특징으로 하는 입출력 센스앰프 구동회로.
  7. 제 4항에 있어서, 상기 지연 제어신호 발생부는,
    상기 CSL 지연 변화 감지부의 출력신호의 레벨 천이시점과 FRP 지연 변화 감지부의 출력신호의 레벨 천이시점 사이에 해당하는 펄스폭을 갖는 제1 신호를 생성하는 제1 신호 발생부;
    상기 제1 신호를 복수 번 순차적으로 지연시켜 각각 일정한 시간 지연을 갖는 복수 개의 제2 신호를 발생하는 제2 신호 발생부; 및
    입력단으로 상기 제1 신호가 입력되고, 클록단으로 상기 복수 개의 제2 신호 각각이 입력되며, 상기 제2 신호 각각에 의해 상기 제1 신호를 래치하여 출력하는 복수 개의 플립플롭을 구비하는 것을 특징으로 하는 입출력 센스앰프 구동회로.
  8. 제 7항에 있어서, 상기 지연 제어신호 발생부는,
    상기 복수 개의 플립플롭에서 출력되는 신호를 입력받아 이를 논리 연산하여 상기 복수 개의 지연 제어신호들을 줄력하며, 상기 복수 개의 플립플롭에서 출력되는 신호의 레벨에 따라 상기 복수 개의 지연 제어신호들 중 어느 하나의 지연 제어신호가 활성화되는 것을 특징으로 하는 입출력 센스앰프 구동회로.
  9. 제 8항에 있어서,
    상기 FRP 발생회로는, 신호 지연량을 다단계로 조절하기 위해 직렬로 연결된 복수 개의 지연부를 구비하며,
    상기 복수 개의 지연부 각각의 신호 지연량은 상기 복수 개의 제2 신호간의 일정한 시간 지연량과 동일한 것을 특징으로 하는 입출력 센스앰프 구동회로.
  10. 데이터 독출동작시 열(column) 선택 신호(CSL)를 메모리 코어로 제공하는 열선택 회로;
    상기 메모리 코어로부터 소신호 데이터를 입력받아 이를 증폭하여 외부로 출력하는 입출력 센스앰프;
    상기 열 선택 신호(CSL)와 소정 시간 지연되어 출력되며, 상기 입출력 센스앰프의 증폭 신호 출력을 제어하는 출력 제어신호(FRP)를 발생하는 FRP 발생회로; 및
    동작 환경 변화에 대응하여 상기 열 선택 신호(CSL)와 상기 출력 제어신호(FRP) 사이에 적절한 마진이 확보되도록, 동작 환경 변화에 따른 마진 변화량을 감지하여 상기 FRP 발생회로의 신호 지연량을 제어하는 복수의 지연 제어신호를 출력하는 FRP 지연 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10항에 있어서, 상기 FRP 발생회로는,
    신호 지연량을 다단계로 조절하기 위해 직렬로 연결된 복수 개의 지연부를 구비하며, 상기 FRP 지연 제어부로부터 출력되는 지연 제어신호에 응답하여 출력 제어신호(FRP) 생성과정에서 경유하는 상기 지연부의 수를 가변하여 신호 지연량을 조절하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 10항에 있어서, 상기 FRP 지연 제어부는,
    동작 환경 변화에 대응하여 상기 열 선택 신호(CSL)와 상기 출력 제어신호(FRP) 사이의 마진 변화를 감지하는 마진 변화량 감지부; 및
    상기 마진 변화량 감지부로부터 출력되는 마진 변화량 정보에 따라 상기 FRP 발생회로로 지연 제어신호를 출력하는 지연 제어신호 발생부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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