KR100582411B1 - 출력되는 데이터의 스큐 및 타이밍 에러를 방지할 수 있는반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 출력되는 데이터의 수를 조절할 수 있는 메모리 장치에 있어서, 온도의 변화, 동작전압, 공전조건의 변화에도 에러없이 안정적인 타이밍에 데이터를 출력할 수 있는 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 데이터출력모드에 따라서 출력되는 데이터의 수를 제어할 수 있는 메모리 장치에 있어서, 다수의 데이터를 저장하며, 리드명령어에 대응하여 적어도 하나이상의 데이터를 출력하는 메모리 셀블럭; 상기 리드명령어에 대응하여 생성된 데이터출력 제어신호에 응답하여 상기 메모리 셀블럭에서 출력되는 데이터를 래치 및 출력하는 데이터래치부; 상기 데이터래치부에서 출력되는 다수의 데이터중에서 데이터출력모드 제어신호에 대응하는 갯수의 데이터를 출력하는 데이터선택부; 및 상기 데이터출력 제어신호에 응답하여 상기 데이터출력모드에 대응하는 데이터 선택신호를 상기 데이터선택부로 출력하는 데이터 출력제어부를 구비하는 메모리 장치를 제공한다.
반도체, 메모리, 어드레스, 데이터, 데이터 출력제어신호.

Description

출력되는 데이터의 스큐 및 타이밍 에러를 방지할 수 있는 반도체 메모리 장치{SEMICONDUTCOR MEMORY DEVICE FOR PREVENTING SKEW AND TIMING ERROR OF OUTPUT -DATA}
도1은 종래기술에 의한 메모리 장치를 나타내는 블럭구성도.
도2는 도1에 도시된 데이터래치부와 데이터선택부를 보다 자세히 나타내는 블럭구성도.
도3은 도1에 도시된 어드레스 지연부를 나타내는 회로도.
도4와 도5는 도1에 도시된 메모리 장치에서 *8 모드에서의 데이터가 전달되는 동작을 나타내는 파형도.
도6은 본 발명의 바람직한 실시예에 따른 메모리 장치를 나타내는 블럭구성도.
도7은 도6에 도시된 데이터 출력제어부를 나타내는 회로도.
도8은 도6에 도시된 메모리 장치의 동작을 나타내는 파형도.
* 도면의 주요부분에 대한 부호설명 *
I1 ~ I11: 인버터
T1,T2 : 전송게이트
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 출력되는 데이터의 스큐(skew)와 출력타이밍 오류를 제거할 수 있는 메모리 장치에 관한 것이다.
도1은 종래기술에 의한 메모리 장치를 나타내는 블럭구성도이다.
도1을 참조하여 살펴보면, 종래기술에 의한 메모리 장치는 각종 명령어신호(/CS, /RAS, /CAS, /WE)를 입력받아 디코딩하여 현재상태의 명령어신호를 출력하는 명령어 디코더(10)와, 명령어 디코더(10)에서 출력되는 리드명령어신호(rd)에 대응하여 리드명령어 실행신호(casp_rd)와 데이터출력 제어신호(IO_CTRL)를 출력하는 명령어실행 제어부(20)와, 다수의 단위셀을 구비하여 입력되는 어드레스(A0~A10)에 대응하는 데이터를 리드명령어 실행신호(casp_rd)에 응답하여 출력하는 메모리 셀 블럭(30)과, 메모리 셀블럭(30)에서 출력되는 데이터신호(D0~D15)를 데이터출력 제어신호(IO_CTRL)에 응답하여 버퍼링하고 증폭하는 데이터래치부(40)와, 어드레스신호(A11,A12)를 소정시간 지연시켜 출력하는 어드레스 지연부(80)와, 데이터래치부(40)에서 출력되는 데이터(D0_D ~ D15_D)를 입력받아 *4,*8,*16 모드에 대응하는 갯수의 데이터를 지연된 어드레스 신호(D0_D ~ D15_D)에 의해 선택하여 출력하는 데이터선택부(50)와, 데이터선택부(50)에서 출력되는 데이터를 DLL클럭(rclk_dll,fclk_dll)에 동기시켜 출력하는 파이프레지스터부(60)와, 파이프레지스터부(60)에서 출력되는 데이터를 메모리 장치의 외부로 출력하는 데이터출력 드라이버(70)를 구비한다.
도2는 도1에 도시된 데이터래치부(40)와 *8용 데이터선택부 나타내는 블럭구성도로서, *8모드에서 데이터를 선택하여 출력하기 위한 관련 블럭을 나타내는 블럭도이다.
도2를 참조하여 살펴보면, 데이터래치부(40)는 데이터출력 제어신호(IO_CTRL)에 응답하여 각각의 데이터신호(D0~D15)를 입력받아 증폭한다음 출력하는 다수의 단위 데이터래치부(41,42)를 구비한다. *8용 데이터선택부(50_2)는 데이터래치부(40)에서 출력되는 데이터(D0_D ~ D1_15)중 2개의 데이터신호를입력받고 그중 하나를 지연된 어드레스신호(A11_D)에 따라서 선택하여 출력하는 다수의 단위데이터선택부(50_2_1 ~ 50_2_8)를 구비한다. 어드레스 지연부에서 출력되는 지연된 어드레스신호(A12_D)는 *4 데이터선택부(50_1)로 출력하여 16개의 데이터중 4개의 데이터를 선택하는 데 사용된다.
도3은 도1에 도시된 어드레스지연부(80)를 나타내는 회로도이다.
도을 참조하여 살펴보면, 어드레스지연부(80)는 직렬연결된 다수의 인버터(I1~I6)와, 전원전압(VDD) 또는 접지전압(VSS)과 인버터(I1~I6)의 각 출력노드를 연결하는 다수의 캐패시터(C1 ~ C8)를 구비한다. 도3에는 어드레스신호(A11)를 입력받아 지연시키는 경로만 도시하였는데, 어드레스신호(A12)를 입력받아 지연 시키는 경로도 도3에 도시된 바와 같아서 생략하였다.
도4와 도5는 도1에 도시된 메모리 장치에서 *8 모드에서의 데이터가 전달되는 동작을 나타내는 파형도이다. 이하에서는 도1 내지 도5를 참조하여 종래기술에 의한 메모리 장치의 동작을 살펴본다.
먼저, 명령어디코더(10)는 입력되는 명령어신호(/CS, /RAS, /CAS, /WE)를 디코딩하여 리드명령어신호(rd)를 출력한다. 이어서 명령어실행 제어부(20)는 리드명령어신호(rd)를 입력받아 입력된 리드명령어를 실행시킬 리드명령어 실행신호(caps_rd)를 생성하여 메모리 셀블럭으로 출력한다.
메모리 셀블럭은 입력되는 어드레스에 대응하는 데이터를 리드명령어 실행신호(caps_rd)를 데이터증폭기(40)로 출력한다. 이 때 실행중인 리드명령어에 응답하여 16개의 데이터(D0~D15)를 출력하게 된다.
한편, 메모리 장치는 통상적으로 하나의 리드명령어에 대응하여 16개의 데이터를 내부적으로 준비하여 데이터출력부로 전달하게 되고, 전달된 데이터를 데이터출력부에서는 *4,*8,*16 모드에 대응하는 갯수만큼 외부로 출력하게 된다. *4,*8,*16 모드는 메모리 장치가 한번의 리드명령어를 실행할 때에 외부로 출력하는 데이터의 갯수를 말하는데, *8 모드라는 것을 한번의 리드명령어로 8개의 데이터가 외부로 동시에 출력되는 것이다.
데이터 출력부를 구성하는 각 회로(50,60,70)는 각 *4,*8,*16 모드별 데이터의 전달 경로를 구비하여, 선택되는 모드에 따라 입력받아 전달하는 데이터의 갯수를 조정하게 된다. 데이터선택부(50)도 *4,*8,*16 모드별로 데이터를 선택하여 출 력하기 위한 3개의 데이터선택부(50_1 ~ 50_3)를 구비하고 있으며, 모드선택신호 *4,*8,*16에 의해 하나의 데이터선택부가 활성화된다.
계속해서 살펴보면, 데이터선택부(50)는 데이터증폭기(40)에서 출력되는 16개의 데이터를 입력받아, 데이터출력 모드에 대응하는 갯수의 데이터를 출력하한다. 이어서 파이프레지스터부(60)에서는 입력된 데이터를 DLL클럭(rclk_dll, fclk_dll)에 동기시켜 출력하고, 이를 데이터출력드라이버에서 외부로 출력하게 된다. 여기서 데이터증폭기는 메모리 셀블럭에서 출력되는 데이터신호가 데이터전달경로를 통과하는 동안 감소되는 것을 보상하기 위한 것이다.
통상 메모리 장치는 메모리셀블럭에 구비되며, 단위셀에 저장된 데이터신호를 감지 증폭하는 센스앰프부(도시 않함)와, 센스앰프부에서 출력되는 데이터를 한번 더 감지 증폭하는 데이터증폭기를 구비하고 있다. 또한, 파이프레지스터(60)는 데이터의 출력을 외부에서 입력되는 동작클럭의 라이징에지/폴링에지에 동기시켜 출력되도록 하기 위해 데이터의 출력타이밍을 조절하기 위한 회로이며, 지연고정루프(미도시)에서 출력되는 DLL클럭(rclk_dll, fclk_dll)을 이용하게 된다.
도2에는 전술한 바와 같이 *8 모드용 데이터선택부(50_2)에 대해서 자세히 나와 있다. *8 모드용 데이터선택부(50_2)에 구비되는 8개의 단위 데이터선택부(50_2_1 ~ 50_2_8)는 데이터 증폭부(40)에서 출력되는 16개의 데이터를 각각 2개씩 입력받아서 그중 하나를 선택하여 출력하게 된다.
이 때 단위 데이터선택부(50_2_1)에서 입력되는 두 데이터(D0,D1) 중 하나를 선택하는 신호로 어드레스 지연부(80)에서 출력되는 지연된 어드레스신호(A11_D)를 사용하게 된다.
계속해서 도4를 참조하여 *8모드에서 데이터가 전달되는 경로를 살펴보는데, 여기서는 데이터(D0,D1)이 전달되는 경로를 중심으로 살펴본다.
먼저 클럭(CLK)에 동기되어 리드명령어(RD)가 입력되면, 그에 대응하여 리드명령어신호(rd)가 생성되고, 명령어실행 타이밍제어부(20)는 생성된 리드명령어신호(rd)에 대응하는 리드명령어실행신호(cap_rd)를 메모리셀블럭(30)으로 생성하여 출력하고, 데이터출력 제어신호(IO_CTRL)를 생성하여 출력한다.
이어서,메모리셀블럭(30)에서는 리드명령어실행신호(cap_rd)에 대응하는 데이터(D0,D1)를 데이터래치부(40)으로 출력한다. 데이터래치부(40)는 메모리셀블럭(30)에서 출력되는 데이터를 데이터출력 제어신호(IO_CTRL)에 동기시킨 데이터(D0_D,D1_D)로 출력한다.
한편, 어드레스지연부(80)에서는 어드레스신호(A11)를 입력받아 소정시간(도4의 X참조) 지연시켜 *8모드용 데이터선택부(50_2)로 출력한다.
*8모드용 데이터선택부(50_2)는 어드레스지연부(80)에서 출력되는 어드레스신호(A11_D)에 응답하여 데이터(D0_D,D1_D)중 하나를 선택하여 출력하게 된다. 예를 들어 어드레스신호(A1_D)가 로우레벨이면 데이터(D0_D)를 선택하여 출력하고, 어드레스신호(A1_D)가 하이레벨이면 데이터(D1_D)를 선택하여 출력하는 것이다.
그런데, 어드레스 지연부(80)에 입력되는 어드레스신호(A11)는 리드명령어가 입력되는 순간에 리드명령어와 같이 입력되는 어드레스이다. 리드명령어가 입력될 때 같이 입력되는 나머지 어드레스신호(A0~A10)는 메모리셀블럭(80)에서 데이터를 선택하는데 사용되고, 어드레스신호(A11)는 *8모드로 메모리를 동작시키기 때문에 메모리셀블럭(30)에서 출력되는 16개의 데이터중에서 8개의 데이터를 선택하는데 사용되는 것이다.
그래서, 메모리셀블럭(80)에서 어드레스신호(A0~A10)에 대응하는 데이터가 선택되고, 감지증폭된 다음 데이터 감지증폭부(40)을 거쳐 데이터선택부(50)로 출력될 때까지 어드레스지연부(80)에서는 어드레스신호(A11)를 소정시간 지연시켜 출력하는 것이다.
어드레스지연부(80)는 도3에 도시된 바와 같이 인버터(I1~I6)와 캐패시터(C1~C8)등을 이용하여 어드레스신호(A11)를 소정시간 지연시켜 출력하고 있다.
그러나, 어드레스지연부(80)에서 사용하는 어드레스신호(A11)를 지연시켜 출력하기 위해 인버터와 캐패시터를 사용하기 때문에, 반도체 메모리 장치의 제조공정변화, 공급되는 전원전압, 동작 온도등으로 인해 어드레스지연부(80)에서의 지연시간이 변할 수 있다.
만약 어드레스지연부(80)에서 지연된 지연시간이 변하여 출력되는 어드레스신호(A11_D)의 타이밍이 달라진다면 데이터선택부(50_2)에서 출력되는 데이터신호(D0_S)가 스큐가 생기게 된다. 또한 어드레스지연부(80)에서 지연된 지연시간이 크게 변하게 된다면, 데이터선택부(50_2)에서 출력되는 데이터신호(D0_S)가 제대로 출력되지 못하고 에러가 생기게 된다.
도5를 참조하여 살펴보면, 어드레스지연부(80)에서 지연된 지연시간이 변하 여 데이터선택부(50)에서 출력되는 데이터신호(D0_S)에 스큐가 생긴 것을 알 수 있다.(도5의 Y참조) 즉, 데이터신호(D0_S)가 출력되는 유효구간이 현저히 줄어들게 되는 것이다.
이로 인해 메모리장치에서 리드명령어에 대응하는 데이터를 신뢰서 있게 출력할 수 없어 동작상의 신뢰성이 크게 저하되는 문제점을 가지고 있다.
본 발명은 출력되는 데이터의 수를 조절할 수 있는 메모리 장치에 있어서, 온도의 변화, 동작전압, 공정조건의 변화에도 에러없이 안정적인 타이밍에 데이터를 출력할 수 있는 메모리 장치를 제공함을 목적으로 한다.
상기의 과제를 해결하기 위하여 본 발명은 데이터출력모드에 따라서 출력되는 데이터의 수를 제어할 수 있는 메모리 장치에 있어서, 다수의 데이터를 저장하며, 리드명령어에 대응하여 적어도 하나 이상의 데이터를 출력하는 메모리 셀블럭; 상기 리드명령어에 대응하여 생성된 데이터출력 제어신호에 응답하여 상기 메모리 셀블럭에서 출력되는 데이터를 래치 및 출력하는 데이터래치부; 상기 데이터래치부에서 출력되는 다수의 데이터중에서 데이터출력모드 제어신호에 대응하는 갯수의 데이터를 출력하는 데이터선택부; 및 상기 데이터출력 제어신호에 응답하여 상기 데이터출력모드에 대응하는 데이터 선택신호를 상기 데이터선택부로 출력하는 데이 터 출력제어부를 구비하는 메모리 장치를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도6은 본 발명의 바람직한 실시예에 따른 메모리 장치를 나타내는 블럭구성도이다.
도6을 참조하여 살펴보면, 본 실시예에 따른 메모리 장치는 데이터출력모드(*4,*8,*16)에 따라서 출력되는 데이터의 수(4개, 8개 또는16개)를 제어하기 위해, 다수의 데이터를 저장하며, 리드명령어(rd)에 대응하여 적어도 하나 이상의 데이터(D0~D15)를 출력하는 메모리 셀블럭(400)과, 리드명령어(rd)에 대응하여 생성된 데이터출력 제어신호(IO_CTRL)에 응답하여 메모리 셀블럭(400)에서 출력되는 데이터(D0~D15)를 래치 및 출력하는 데이터래치부(200)와, 데이터래치부(200)에서 출력되는 다수의 데이터중에서 데이터출력모드 제어신호(A11,A12)에 대응하는 갯수의 데이터(4개, 8개 또는16개)를 출력하는 데이터선택부(300)와, 데이터출력 제어신호(IO_CTRL)에 응답하여 데이터출력모드(*4,*8,*16)에 대응하는 데이터 선택신호(A11_D,A12_D)를 데이터선택부(300)로 출력하는 데이터 출력제어부(100)를 구비한다.
여기서 데이터 출력제어부(100)에 입력되는 데이터출력모드 제어신호(A11,A12)는 리드명령어에 대응하여 입력된 어드레스신호중에서 상위 2비 트의 어드레스신호이다. 즉, 리드명령어에 대응하여 입력된 어드레스(A0~A12)중에서 어드레스(A0~A10)은 메모리 셀블럭에서 데이터를 선택하는 데 사용되고, 어드레스신호(A12,A11)는 메모리 셀블럭에서 감지증폭되어 출력되는 데이터를 선택하기 위한 데이터출력모드 제어신호로 사용하는 것이다.
또한, 본 실시예에 의한 메모리 장치는 리드명령어(rd)에 대응하는 데이터를 메모리 셀블럭(100)이 출력하도록 하는 제어신호(casp_rd)와, 리드명령어(rd)에 대응하는 데이터출력 제어신호(IO_CTRL)를 생성하는 명령어실행 제어부(600)를 더 구비한다.
또하, 본 실시예에 의한 메모리 장치는 외부에서 커맨드신호(/CS, /RAS,/CAS, /WE)를 디코딩하여 리드명령어(rd)를 출력하는 명령어디코더(500)와, 데이터선택부(300)에서 출력되는 데이터를 DLL클럭(fclk_dll,rclk_dll)에 동기시켜 출력하는 파이프레지스터부(700)와, 파이프레지스터에서 출력되는 데이터를 메모리 장치의 외부로 출력하게 되는 데이터 출력드라이버(800)를 구비한다.
또한, 데이터선택부(300)는 데이터가 출력되는 모드(*4,*8,*16)에 따라 각각 입력되는 데이터를 선택적으로 출력하기 위한 *4모드용 데이터선택부(310), *8모드용 데이터선택부(320), *16모드용 데이터선택부(330)를 구비하고 있다.
도7은 도6에 도시된 데이터 출력제어부(100)를 나타내는 회로도이다.
도7을 참조하여 살펴보면, 데이터 출력제어부(100)는 제1 데이터선택신호 생성부(110)와 제2 데이터선택신호 생성부(120)을 구비한다. 여기서 *8모드에서는 제1 데이터선택신호 생성부(110)에서 출력되는 데이터선택신호(A11_D)가 사용되고, *4모드에서는 제1 데이터선택신호 생성부(110)와 제2 데이터선택신호 생성부(120)에서 출력되는 데이터선택신호(A11_D, A12_D)를 모드 사용하게 된다.
제1 데이터선택신호 생성부(100)는 데이터출력 제어신호(IO_CTRL)가 비활성화인 상태 즉 로우레벨에서 데이터 출력모드(*8)에 대응하는 제어신호(A11)를 입력받는 제1 제어신호 래치부(110)와, 데이터출력 제어신호(A11)가 활성화되는 타이밍, 즉 하이레벨로 천이되는 타이밍에 제1 제어신호 래치부(110)에 래치된 제어신호를 다시 래치하고, 이를 데이터선택부(300)로 출력하는 제2 제어신호 래치부(120)를 구비한다. 여기서 데이터 출력모드(*8)에 대응하는 제어신호(A11)는 리드명령어(rd)에 대응하여 입력된 어드레스신호(A11)를 사용한다.
또한, 제1 제어신호 래치부(110)는 데이터출력 제어신호(IO_CTRL)가 비활성화로 출력되는 상태(로우레벨)에서 턴온되어 데이터 출력모드(*8)에 대응하는 제어신호(A11)를 전달하는 제1 전송게이트(T1)와, 제1 전송게이트(T1)에 의해 전달되는 신호를 래치하는 제1 래치(I7,I8)를 구비한다.
또한, 제2 제어신호 래치부(120)는 데이터출력 제어신호(IO_CTRL)가 활성화되어 출력되면 턴온되어 제1 제어신호 래치부(110)의 출력신호를 전달하는 제2 전송게이트(T2)와, 제2 전송게이트(T2)에 의해 전달되는 신호를 래치하여 데이터선택부(120)로 출력하는 제2 래치(I9,I10)를 구비한다.
도8은 도6에 도시된 메모리 장치의 동작을 나타내는 파형도로서, 특히 *8모드에서의 데이터가 출력되는 동작을 나타내는 파형도이다. 이하에서는 도6 내지 도8을 참조하여 본 실시예에 따른 메모리 장치의 동작을 살펴본다.
먼저 명령어디코더(500)는 입력되는 커맨드신호를 디코딩하여 리드명령어를 판별하고, 리드명령어에 대응하는 신호(rd)를 출력한다. 이어서 명령어실행제어부(600)는 이 신호(rd)를 입력받아 리드명령어실행신호(casp_rd)를 생성하여 메모리 셀블럭(400)으로 출력하고, 데이터 출력제어신호(IO_CTRL)를 생성하여 출력한다.
메모리 셀블럭(400)은 상기의 리드명령어에 대응하여 입력된 어드레스에 의해 선택된 데이터(D0~D15)를 출력한다.
데이터래치부(200)는 메모리 셀블럭(400)에서 출력되는 데이터(D0~D15)를 데이터 출력제어신호(IO_CTRL)에 응답하여 래치하고, 이를 출력한다. 통상적으로 메모리 셀블럭(200)에서 출력되는 데이터신호가 데이터가 전달되는 패스의 로드로 인해 신호가 줄어들게 되는데, 데이터래치부(200)은 줄어든 데이터신호를 증폭하는 역할도 하게 된다.
한편, 데이터출력 제어부(100)는 데이터 출력제어신호(IO_CTRL)이 비활성화상태, 즉 로우레벨 일 때, 리드명령어에 대응하여 입력된 어드레스 신호(A11,A12), 즉 데이터출력모드를 선택하기 위한 신호로 사용되는 제어신호(A11,A12)를 입력받아 래치하고, 데이터 출력제어신호(IO_CTRL)가 활성화되는 타이밍, 즉 하이레벨로 천이되는 시점에 래치된 신호를 데이터선택신호(A11_D,A12_D)로 출력하게 된다.
*8모드에서는 데이터 출력제어부(100)에서 출력되는 데이터선택신호(A11_D)를 사용하고, *4모드에서는 데이터출력제어부(100)에서 출력되는 데이터선택신호(A11_D, A12_D)를 사용하게 된다.
계속해서 도8을 참조하여 *8모드에서 데이터가 전달되어 출력되는 동작을 살펴본다. 데이터 출력제어부(100)에서는 데이터 출력제어신호(IO_CTRL)에 응답하여 데이터선택신호(A11_D)를 출력하게 되므로, 데이터 출력제어신호(IO_CTRL)와 데이터선택신호(A11_D)는 동기되어 생성된다.
따라서 데이터 래치부(200)에서 데이터(D0_D15_D)가 출력되는 타이밍과 같은 타이밍에 데이터선택부(300)에서는 데이터를 선택하여 출력할 수 있게 된다.
그러므로 데이터선택부(600)에서는 데이터를 선택하여 출력할 수 있는 타이이 마진이 종래보다 크게 향상되며, 출력되는 데이터의 스큐현상을 제거할 수 있다.
또한, 데이터 출력제어부(100)에서 출력되는 데이터선택신호(A11_D)가 데이터 출력제어신호(IO_CTRL)에 동기되어 출력되기 때문에, 동작온도, 동작될 때의 전압레벨이나 제조 공정조건에 변화더라도, 데이터선택신호(A11_D)와 데이터 출력제어신호(IO_CTRL)가 같은 타이밍으로 변화하기 때문에, 데이터선택부에서 데이터를 받아들여 선택하여 출력하는 동작상의 동작마진이 줄어들거나 에러가 유발되지 않는다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의해서 데이터 출력모드에 따라서 출력되는 데이터의 갯수를 조절하여 출력하는 메모리 장치에서 동작온도/동작전압/공정조건 등이 변하더라도 데이터 전달경로 상에 안정적인 동작마진을 확보할 수 있어, 데이터를 내부적으로 보다 신뢰성있게 처리할 수 있게 되며, 이로 인해 메모리 장치의 동작상의 신뢰성을 향상시킬 수 있다.

Claims (6)

  1. 데이터출력모드에 따라서 출력되는 데이터의 수를 제어할 수 있는 메모리 장치에 있어서,
    다수의 데이터를 저장하며, 리드명령어에 대응하여 적어도 하나 이상의 데이터를 출력하는 메모리 셀블럭;
    상기 리드명령어에 대응하여 생성된 데이터출력 제어신호에 응답하여 상기 메모리 셀블럭에서 출력되는 데이터를 래치 및 출력하는 데이터래치부;
    상기 데이터래치부에서 출력되는 다수의 데이터중에서 데이터출력모드 제어신호에 대응하는 갯수의 데이터를 출력하는 데이터선택부; 및
    상기 데이터출력 제어신호에 응답하여 상기 데이터출력모드에 대응하는 데이터 선택신호를 상기 데이터선택부로 출력하는 데이터 출력제어부
    를 구비하는 메모리 장치.
  2. 제 1 항에 있어서,
    리드명령어에 대응하는 데이터를 상기 메모리 셀블럭이 출력하도록 하는 제어신호와, 상기 리드명령어에 대응하는 상기 데이터출력 제어신호를 생성하는 명령어실행 제어부를 더 구비하는 것을 특징으로 하는 메모리 장치.
  3. 제 1 항에 있어서,
    상기 데이터 출력제어부는
    상기 데이터출력 제어신호가 비활성화인 상태에서 상기 데이터 출력모드에 대응하는 제어신호를 입력받는 제1 제어신호 래치부; 및
    상기 데이터출력 제어신호가 활성화되는 타이밍에 상기 제1 제어신호 래치부에 래치된 제어신호를 다시 래치하고, 상기 데이터선택부로 출력하는 제2 제어신호 래치부를 구비하는 것을 특징으로 하는 메모리 장치.
  4. 제 3 항에 있어서,
    상기 데이터 출력모드에 대응하는 제어신호는 상기 리드명령어에 대응하여 입력된 어드레스를 이용하는 것을 특징으로 하는 메모리 장치.
  5. 제 3 항에 있어서,
    상기 제1 제어신호 래치부는
    상기 데이터출력 제어신호가 비활성화로 출력되는 상태에서 턴온되어 상기 데이터 출력모드에 대응하는 제어신호를 전달하는 제1 전송게이트; 및
    상기 제1 전송게이트에 의해 전달되는 신호를 래치하는 제1 래치를 구비하는 것을 특징으로 하는 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제2 제어신호 래치부는
    상기 데이터출력 제어신호가 활성화되어 출력되면 턴온되어 상기 제1 제어신호 래치부의 출력신호를 전달하는 제2 전송게이트; 및
    상기 제2 전송게이트에 의해 전달되는 신호를 래치하여 상기 데이터선택부로 출력하는 제2 래치를 구비하는 것을 특징으로 하는 메모리 장치.
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