KR100955267B1 - 반도체 메모리장치 및 이의 동작 방법 - Google Patents

반도체 메모리장치 및 이의 동작 방법 Download PDF

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Abstract

본 발명은 반도체 메모리장치의 전류 소모를 줄이기 위한 기술에 관한 것으로, 본 발명에 따른 반도체 메모리장치는, 데이터를 데이터 출력 클럭에 동기시켜 출력하기 위한 데이터 출력부; 및 리드 명령의 제어를 받아 상기 데이터 출력부로 상기 데이터 출력 클럭을 선택적으로 전달하는 클럭 제어부를 포함한다.
Figure R1020080040905
반도체 메모리장치, 전류 소모, 클럭

Description

반도체 메모리장치 및 이의 동작 방법{Semiconductor memory device and operating method of the same}
본 발명은 반도체 메모리장치에 관한 것으로, 더욱 자세하게는 클럭의 토글링(toggling)을 제어해 반도체 메모리장치의 전류 소모를 줄이기 위한 기술에 관한 것이다.
도 1은 종래의 DDR3 반도체 메모리장치의 DQ주변(DQ PERI) 회로와 클럭 트리(clock tree)를 도시한 도면이다.
반도체 메모리장치에 있어서 일반적으로, 어드레스(address), 커맨드(command), 클럭(clock)을 입력받기 위한 패드(pad)와 클럭 버퍼, 커맨드 디코더(decoder) 등을 포함하는 지역을 AC주변 회로(AC PERI)라한다. 그리고 데이터의 입/출력과 관련된 패드가 모여있으며, 이를 제어하기 위한 제어회로가 몰려 있는 지역을 DQ주변 회로(DQ PERI)라 한다.
AC주변 회로(AC PERI)에 있는 지연고정루프(110, DLL: Delay Locked Loop)는 메모리장치의 외부 클럭과 메모리장치 내부의 클럭 간의 스큐(skew)를 보상하기 위해 사용되는데, DQ주변 회로(DQ PERi)에서는 지연고정루프(110)로부터 출력되는 클럭(RCLKDLL, FCLKDLL)을 사용하여 데이터의 출력을 제어한다.
지연고정루프(110)로부터 출력되는 라이징 클럭(RCLKDLL)과 폴링 클럭(FCLKDLL)은 서로 180°만큼의 위상 차이를 가진다. 이와 같이 180°의 위상 차이가 나는 서로 반전된 클럭(RCLKDLL, FCLKDLL)을 사용하는 이유는, 단순히 하나의 클럭을 DQ주변 회로(DQ PERI)로 보낼 경우에 클럭이 전달되다가 듀티(duty)가 틀어지면 클럭의 폴링 에지(falling edge)를 사용하는 제어회로의 경우 타이밍이 틀어질 수도 있기 때문이다.
DQ주변 회로(DQ PERI)의 대표적인 블록으로 도메인 크로싱부(120)와 클럭 전달부(130)가 있다.
클럭 전달부(130)는 지연고정루프(110)로부터 출력되는 라이징 클럭(RCLKDLL)과 폴링 클럭(FCLKDLL)을 제1버퍼부(140)와 제2버퍼부(150)로 전달한다. 반도체 메모리장치는 데이터 입/출력 핀(DQ pin) 몇개를 사용할 것인지에 대한 설정에 따라 x8모드 또는 x16모드 등으로 동작할 수 있다. x8 모드일 때에 클럭 전달부(130)는 제1버퍼부(140)로만 라이징 클럭(RCLKDLL)과 폴링 클럭(FCLKDLL)을 전달한다(8개의 데이터 핀으로만 데이터를 출력하기 때문이다). 그리고 x16 모드일 때에 클럭 전달부(130)는 제1버퍼부(140)와 제2버퍼부(150)에 라이징 클럭(RCLKDLL)과 폴링 클럭(FCLKDLL)을 전달한다(제1버퍼부와 제2버퍼부로 전달되는 클럭의 구별을 위해 도면에는 U와 L로 구분함, 근본적으로 동일한 클럭임).
제1버퍼부(140)는 0~7번까지의 데이터 출력부(161~168)에 라이징 클럭(RCLKDLL)과 폴링 클럭(FCLKDLL)을 공급하며, 제2버퍼부(150)는 8~15번까지의 데이터 출력부(169~176)에 라이징 클럭(RCLKDLL)과 폴링 클럭(FCLKDLL)을 공급한다.
그러면 데이터 출력부(161~176)는 라이징 클럭(RCLKDLL)과 폴링 클럭(FCLKDLL)에 데이터를 정렬해 메모리장치 외부로 데이터를 출력한다. 여기서 데이터 출력부(161~176)는 데이터가 데이터 핀(DQ pin)으로 출력될 수 있도록 데이터를 정렬하고 출력해주는 파이프래치(pipe latch) 등과 같은, 데이터의 출력을 위한 회로를 말한다.
도메인 크로싱부(120)는 외부 클럭(CLK)에 동기되어 입력되는 리드 명령(RDCMD)을 내부 클럭(RCLKDLL)에 동기시킨 내부 리드 명령(LATENCY)을 생성해 주는 회로이다. 메모리장치에서 리드 동작을 할 때에는 지연고정루프(110)의 출력 클럭인 내부 클럭(RCLKDLL 또는 FCLKDLL)을 기준으로 동작이 이루어져야 하기 때문이다.
도 2는 도메인 크로싱부(120)의 내부 블록을 도시한 도면이다.
도메인 크로싱부는 DLL카운터(240), EXT카운터(260), 비교부(270), 초기화부(220), D플립플롭(240), 래치(250), 및 레플리카(230)로 구성된다.
OERST 신호는 도메인 크로싱부(120)를 인에이블시키는 신호이며, 초기화부(220)는 모드 레지스터 셋팅(MRS)으로 설정된 카스 레이턴시(CL<5:11>, DDR3의 경우 CL5~11을 지원함) 값에 따라서 DLL카운터(240)의 초기값을 결정하는 회로이다. 또한, 레플리카(230)는 외부 클럭(CLK)과 메모리장치 내부의 클럭(RCLKDLL) 간 의 스큐(skew)를 모델링한 지연회로이며, 외부 클럭(CLK)과 메모리장치 내부의 클럭간(RCLKDLL)의 스큐와 동일한 지연값을 갖는다.
이제 도메인 크로싱(domain crossing) 동작에 대해 설명한다. 인에이블 신호인 OERST 신호가 인에이블되면 D플립플롭(240)은 내부 클럭(RCLKDLL)의 폴링 에지에 동기해 OERST 신호를 래치한다. OERST 신호가 D플립플롭(240)에 의해 래치된 결과 출력되는 DLLRST 신호는 초기화부(220)를 인에이블시킨다. 초기화부(220)는 DLL카운터(240)를 인에이블시키고, DLL카운터(240)는 초기화부(220)에 의해 설정된 초기값으로부터 시작해 내부 클럭(RCLKDLL)이 인에이블되어 입력될 때마다 코드값(DLLCNT<2:0>)을 증가시킨다.
그리고 DLLRST 신호는 레플리카(230)를 거치면서 외부 클럭(CLK)과 내부 클럭(RCLKDLL)의 스큐 차이만큼 지연되어 외부 클럭(CLK)에 의해 래치(250, D-LATCH)에 의해 래치된다. 래치(250)에 의해 래치된 신호(EXRST)는 EXT카운터(260)를 인에이블시키며, EXT카운터(260)는 외부 클럭(CLK)이 인에이블되어 입력될 때마다 자신의 코드값(EXTCNT<2:0>)을 증가시킨다. DLL카운터(240)와 달리 EXT카운터(260)는 초기값으로 0을 갖는다.
비교부(270)는 리드 커맨드(RDCMD)가 인에이블되어 입력되는 순간에 EXT 카운터(260)의 코드값(EXTCNT<2:0>)을 저장한다. 그리고 DLL카운터(240)의 코드값(DLLCNT<2:0>)이 저장된 코드값(EXTCNT<2:0>)과 동일해지는 순간에 내부 리드 명령(LATENCY)을 인에이블시킨다.
도 3은 도메인 크로싱부(120)의 동작을 도시한 타이밍도이다.
도면에는 CL=6로 설정된 경우의 도메인 크로싱 동작에 대해 도시하였다. 내부 리드 명령(LATENCY)이 CL-3(CL=6인 경우이므로 리드 명령 입력 후 3클럭 지난 시점을 의미)에서 생성되어야 하는 경우, 즉 데이터가 출력되기 3클럭 전에 내부 리드 명령(LATENCY)이 인에이블되어 데이터의 출력을 준비해야 하는 경우, DLL카운터 출력 코드(DLLCNT<2:0>)의 초기값은 5로 설정된다. DLLRST 신호와 EXTRST 신호는 tDLL(외부 클럭과 내부 클럭간의 스큐)의 시간차를 두고 인에이블된다. 그러면 DLLCNT<2:0>는 초기값 5부터 카운트되기 시작하고, EXTCNT<2:0>는 초기값 0부터 카운트되기 시작한다.
이 상태에서 리드 커맨드(RDCMD)가 인가되면 이에 응답해 EXTCNT<2:0>값이 저장된다(도면의 경우 2가 저장). 그리고 DLLCNT<2:0>의 값이 저장된 EXTCNT<2:0>의 값(2)과 같아지는 순간 내부 리드 커맨드(LATENCY)는 인에이블된다.
도면의 경우 내부 리드 커맨드(LATENCY)는 CL-3의 지점에서 인에이블된다. 이는 데이터가 출력되기 3클럭 전부터 DQ주변 회로(DQ PERI)가 데이터 출력을 위한 준비를 시작함을 의미한다.
반도체 메모리장치가 DDR2에서 DDR3로 속도가 점점 빨라짐에 따라 동작 주파수가 늘어나고 있으며, 고속으로 토글링하는 클럭에 의한 전류소모 또한 점점 많아지고 있다.
도 1을 다시 참조하면, 지연고정루프(110)로부터 출력되는 클럭(RCLKDLL, FCLKDLL)은 클럭 전달부(120)를 통해 제1클럭 버퍼부(140)와 제2클럭 버퍼부(150)로 전달되며, 이는 다시 각각의 데이터 출력부(161~176)에 전달된다. 따라서, 도 1 의 DQ주변 회로(DQ PERI)에 도시된 모든 블록들은 계속적으로 토글링하는 클럭(RCLKDLL, FCLKDLL)에 의해 쉬지않고 전류를 소모한다는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 반도체 메모리장치의 DQ주변 회로에서 클럭이 쓸데없이 토글링하는 것을 막아 메모리장치의 전류 소모를 줄이고자 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리장치는, 데이터를 데이터 출력 클럭에 동기시켜 출력하기 위한 데이터 출력부; 및 리드 명령의 제어를 받아 상기 데이터 출력부로 상기 데이터 출력 클럭을 선택적으로 전달하는 클럭 제어부를 포함하는 것을 특징으로 할 수 있다.
또한, 본 발명에 따른 반도체 메모리장치는, 라이징 클럭과 폴링 클럭을 출력하며, 상기 라이징 클럭과 상기 폴링 클럭 중 하나의 출력은 리드 명령의 제어를 받아 선택적으로 이루어지는 것을 특징으로 하는 클럭 보정회로; 데이터를 데이터 출력 클럭에 동기시켜 출력하기 위한 데이터 출력부; 및 상기 리드 명령의 제어를 받아 상기 데이터 출력부로 상기 라이징 클럭과 상기 폴링 클럭을 상기 데이터 출력 클럭으로서 선택적으로 전달하는 클럭 제어부를 포함하는 것을 특징으로 할 수 있다.
상기 클럭 보정회로에서, 상기 폴링 클럭의 출력이 선택적으로 이루어지는 경우, 상기 반도체 메모리장치는, 외부 클럭에 동기된 리드 명령을 상기 라이징 클 럭에 동기시켜 내부 리드 명령을 생성하는 도메인 크로싱부를 포함하는 것을 특징으로 할 수 있다.
상기 클럭 보정회로에서, 상기 라이징 클럭의 출력이 선택적으로 이루어지는 경우, 상기 반도체 메모리장치는, 외부 클럭에 동기된 리드 명령을 상기 폴링 클럭에 동기시켜 내부 리드 명령을 생성하는 도메인 크로싱부를 포함하는 것을 특징으로 할 수 있다.
또한, 본 발명에 따른 반도체 메모리장치는, 출력 클럭을 사용해 리드 명령을 도메인 크로싱하고, 데이터를 출력하는 DQ주변회로에, 상기 도메인 크로싱에 필요한 상기 출력 클럭을 제외하고, 상기 데이터 출력을 위한 상기 출력 클럭은 리드 동작시에만 공급하는 것을 특징으로 할 수 있다.
또한, 본 발명에 따른 반도체 메모리장치의 동작방법은, 리드 명령을 입력받는 단계; 입력받은 상기 리드 명령을 이용해, 데이터가 출력되기 위해 준비되는 구간과 데이터가 메모리장치 외부로 출력되는 구간을 출력 클럭의 공급 구간으로 정의하는 단계; 및 상기 정의된 구간 동안 상기 데이터의 출력을 위한 상기 출력 클럭을 공급하는 단계를 포함하는 것을 특징으로 할 수 있다.
본 발명에 따른 반도체 메모리장치는, 리드 동작시에만 데이터 출력부에 출력 클럭을 공급한다. 따라서 출력 클럭을 사용하지 않는 구간에서 출력 클럭이 토글링하면서 발생되는 쓸데없는 전류의 소비를 줄일 수 있다는 장점이 있다.
이하, 본 발명의 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4는 본 발명에 따른 반도체 메모리장치의 DQ주변 회로를 도시한 도면이다.
본 발명에 따른 반도체 메모리장치는, 데이터를 데이터 출력 클럭(RCLKDLL, FCLKDLL)에 동기시켜 출력하기 위한 데이터 출력부(461~476))와, 리드 명령(RDCMD)의 제어를 받아 데이터 출력부(461~476)로 데이터 출력 클럭(RCLKDLL, FCLKDLL)을 선택적으로 전달하는 클럭 제어부(430)를 포함한다. 또한, 클럭 제어부(430)로부터 출력되는 데이터 출력 클럭(RCLKDLL_L, FCLKDLL_L, RCLKDLL_U, FCLKDLL_U)을 데이터 출력부(461~476)로 전달하기 위한 제1버퍼부(440)와 제2버퍼부(450)를 포함할 수 있다.
도메인 크로싱부(420)는 외부 클럭(CLK)에 동기되어 입력되는 리드 명령(RDCMD)을 도메인 크로싱(domain crossing)해 내부 클럭(RCLKDLL)에 동기된 내부 리드 명령(LATENCY)을 생성한다. 출력 인에이블 신호 생성부(421)는 내부 리드 명령(LATENCY)에 응답해 출력 인에이블 신호(ROUTEN)를 생성한다. 출력 인에이블 신호(ROUTEN)는 내부 리드 명령(LATENCY)이 인에이블된 뒤에 소정 클럭 지연된 후 인 에이블되어 버스트길이(BL: Burst Length)만큼의 시간 동안 인에이블되는 신호이다.
내부 리드 명령(LATENCY)은 메모리장치가 데이터 출력을 위한 준비를 시작하도록 하기 위한 신호이며, 출력 인에이블 신호(ROUTEN)는 데이터가 실제로 메모리장치로부터 출력되는 타이밍을 정하기 위한 신호이다. 즉, 내부 리드 명령(LATENCY)은 데이터 출력을 위한 예비동작과 관련있는 신호이며, 출력 인에이블 신호(ROUTEN)는 데이터의 출력 동작과 관련있는 신호이다.
본 발명은 메모리장치의 전류를 줄이기 위해 크게 두가지의 특징을 가진다.
그 첫번째 특징으로서, 본 발명은 리드 동작시에만 데이터 출력부(461~476)에 데이터 출력 클럭(RCLKDLL, FCLKDLL)이 전달된다. 데이터 출력 클럭(RCLKDLL, FCLKDLL)은 메모리장치 외부로 데이터가 출력되는 리드 동작시에만 사용되고, 라이트 동작시에는 사용되지 않는다. 라이트 동작시에는 메모리장치 외부로부터(메모리 콘트롤러로부터) DQS/DQSB(데이터 스트로브 신호)와 데이터가 함께 입력되기 때문에 메모리장치의 내부 클럭인 데이터 출력 클럭(RCLKDLL, FCLKDLL)을 사용할 필요가 없기 때문이다.
이와 같이, 데이터 출력 클럭(RCLKDLL, FCLKDLL)은 리드 동작시에만 필요한 클럭이지만 종래에는 리드 동작이던 라이트 동작이던지 데이터 출력 클럭(RCLKDLL, FCLKDLL)은 항상 데이터 출력부(461~476)에 입력되어 토글링했다. 따라서 데이터 출력부(461~476)는 데이터의 출력과는 전혀 상관없는 구간에도 계속해서 전류를 소모했다. 그러나 본 발명은 리드 동작시에만 데이터 출력 클럭(RCLKDLL, FCLKDLL)이 데이터 출력부(461~476)로 전달되기 때문에, 리드 동작이 아닐 때 쓸데없이 데이터 출력부(461~476)에서 전류가 소모되는 일이 발생하지 않는다.
리드 동작시에만 데이터 출력 클럭(RCLKDLL, FCLKDLL)을 데이터 출력부(461~476)에 전달하는 것은 클럭 제어부(430)의 동작에 의해서 이루어진다. 리드 커맨드(RDCMD)가 입력되면 메모리장치는 데이터를 출력하기 위해 데이터를 정렬하는 등의 예비 동작을 해야하며, 데이터의 정렬 등이 이루어진 후에는 실제로 데이터를 출력해야 한다. 즉, 리드 동작은 데이터의 출력을 준비하는 동작과 데이터가 실제로 출력되는 동작으로 나뉘어질 수 있다. 본 발명의 클럭 제어부(430)는 출력될 데이터가 준비되고, 실제로 출력되는 동안에만 데이터 출력 클럭을 데이터 출력부(461~476)에 공급한다.
클럭 제어부(430)는 리드 명령(RDCMD), 내부 리드 명령(LATENCY), 출력 인에이블 신호(ROUTEN)를 이용해 데이터 출력 클럭(RCLKDLL, FCLKDLL1)을 공급할 구간을 정한다. 내부 리드 명령(LATENCY)과 출력 인에이블 신호(ROUTEN)는 모두 리드 명령(RDCMD)으로부터 생성되므로, 결국 클럭 제어부(430)는 리드 명령(RDCMD)의 제어를 받는다고 볼 수 있다. 클럭 제어부(430)에 대한 자세한 설명은 도면과 함께 후술하기로 한다.
이제 본 발명의 두번째 특징에 대해서 알아본다.
도메인 크로싱부(420, 배경기술의 도 2,3에서 설명한 도메인 크로싱부와 동일함)는 외부클럭(CLK)과 내부클럭(RCLKDLL, 외부클럭과 구별하기 위해 내부클럭이라는 명칭을 사용, 상기 출력 클럭과 동일한 클럭임)을 카운팅하고 있다가, 리드 명령(RDCMD)이 입력되는 즉시 이를 도메인 크로싱하여 내부 리드 명령(LATENCY)을 생성해야 한다. 즉, 도메인 크로싱부(420)로는 리드 동작시가 아니더라도 내부 클럭(RCLKDLL)이 항상 토글링되며 입력되어야 한다.
이 때문에 도메인 크로싱부(420)로 내부 클럭(RCLKDLL)을 공급하는 클럭 보정회로(410)는 항상 인에이블되어 있어야 한다.
그러나 도메인 크로싱부(420)가 클럭 보정회로(410)로부터 출력되는 라이징 클럭(RCLKDLL)과 폴링 클럭(FCLKDLL)을 모두 사용하는 것은 아니다. 도메인 크로싱부(420)는 내부 클럭으로서 라이징 클럭(RCLKDLL)과 폴링 클럭(FCLKDLL) 중 하나만을 사용할 뿐이다(도면에는 라이징 클럭을 사용하는 경우를 도시함). 따라서 라이징 클럭(RCLKDLL)과 폴링 클럭(FCLKDLL) 중에 도메인 크로싱부(420)가 사용하지 않는 클럭은 리드 동작이 아닐 시에, 아예 클럭 보정회로(410)로부터 출력이 안되게 하는 것은 가능하며, 이로 인해 추가적으로 전류의 소모를 줄일 수 있다.
클럭 제어부(430)는 리드 동작시에 인에이블되는 클럭 인에이블 신호(CKE)를 클럭 보정회로(410)로 출력한다. 클럭 보정회로(410) 내의 클럭 출력회로는 클럭 인에이블 신호(CKE)가 인에이블된 동안에는 라이징 클럭(RCLKDLL)과 폴링 클럭(FCLKDLL)을 모두 출력하지만, 클럭 인에이블 신호(CKE)가 디스에이블된 동안에는 라이징 클럭(RCLKDLL)과 폴링 클럭(FCLKDLL) 중 도메인 크로싱부(420)가 사용하지 않는 클럭은 출력하지 않는다.
예컨데, 도메인 크로싱부(420)가 라이징 클럭(RCLKDLL)을 사용한다면, 클럭 보정회로(410) 내의 클럭 출력회로는 클럭 인에이블 신호(CLKEN)가 인에이블된 동 안에는 라이징 클럭(RCLKDLL)과 폴링 클럭(FCLKDLL)을 모두 출력하지만, 클럭 인에이블 신호(CLKEN)가 디스에이블된 동안에는 자신이 출력하는 폴링 클럭(FCLKDLL)의 토글링을 멈춘다. 또한, 도메인 크로싱부(420)가 폴링 클럭(FCLKDLL)을 사용한다면, 클럭 보정회로(410) 내의 클럭 출력회로는 클럭 인에이블 신호(CLKEN)가 인에이블된 동안에는 라이징 클럭(RCLKDLL)과 폴링 클럭(FCLKDLL)을 모두 출력하지만, 클럭 인에이블 신호(CLKEN)가 디스에이블된 동안에는 자신의 출력하는 라이징 클럭(RCLKDLL)의 토글링을 멈춘다.
클럭 보정회로(410)는 지연고정루프(DLL: Delay Locked Loop)와 같이, 메모리장치가 데이터를 출력하기 위해 사용하는 내부클럭을 생성하는 회로를 말한다. 현재 대부분의 메모리장치에서 지연고정루프(DLL)가 클럭 보정회로로 사용되고 있지만, 지연고정루프(DLL) 대신에 위상고정루프(PLL: Phase Locked Loop) 등이 클럭 보정회로(410)로 사용될 수도 있다.
클럭 인에이블 신호(CLKEN)의 제어를 받아 클럭 보정회로(410)에서 출력되는 클럭(RCLKDLL, FCLKDLL)을 제어하는 클럭 출력회로(클럭 보정회로 내의 출력단에 구비됨)에 대한 더욱 자세한 설명은 도면과 함께 후술하기로 한다.
앞서 설명한 본 발명의 두가지 큰 특징은 따로 적용되는 것도 가능하며, 동시에 적용되는 것도 가능하다.
두 가지 특징을 간단히 요약하면, 본 발명에 따른 반도체 메모리장치는, 출력 클럭(RCLKDLL, FCLKDLL)을 사용해 리드 명령(RDCMD)을 도메인 크로싱하고 데이터를 출력하는 DQ주변회로(DQ PERI)에, 도메인 크로싱에 필요한 출력 클럭(420에 입력되는 RCLKDLL)을 제외하고는 데이터 출력을 위한 출력 클럭(461~476에 입력되는 RCLKDLL, FCLKDLL)은 리드 동작시에만 공급하는 것을 특징으로 한다.
따라서 본 발명은 메모리장치의 DQ주변회로(DQ PERI)가 쓸데없는 전류를 소모하는 것을 막아준다.
도 5는 도 4의 클럭 제어부(430)의 구성을 도시한 도면이다.
클럭 제어부(430)는 제1제어부(510)와, 제2제어부(520)와, 클럭 버퍼부(530)를 포함하여 구성된다.
제1제어부(510)는 리드 동작시 메모리장치가 데이터를 준비하는데 필요한 시간 동안 데이터 출력 클럭(RCLKDLL, FCLKDLL)이 데이터 출력부(461~476)로 전달되도록 하는 신호인 제1제어신호(DLLCLKENB)를 생성한다. 제1제어부(510)는 리드 명령(RDCMD)과, 내부 리드 명령(LATENCY)을 이용해 제1제어신호(DLLCLKENB)를 생성한다. 리드 명령(RDCMD)과 내부 리드 명령(LATENCY)이 메모리장치가 데이터의 출력을 위한 준비동작(데이터의 정렬 등)을 하게 하는 신호이기 때문이다. 제1제어신호는 '로우'로 인에이블되는 신호이다.
제2제어부(520)는 리드 동작시 데이터가 실제로 출력되는 시간 동안 데이터 출력 클럭(RCLKDLL, FCLKDLL)이 데이터 출력부(461~476)로 전달되도록 하는 신호인 제2제어신호(DLLCLKOFF)를 생성한다. 제2제어부(520)는 출력 인에이블 신호(ROUTEN)를 이용해 제2제어신호(DLLCLKOFF)를 생성한다. 출력 인에이블 신호(ROUTEN)가 메모리장치로부터 데이터가 실제로 출력되는 타이밍과 관련있는 신호 이기 때문이다. 제2제어신호는 '로우'로 인에이블된다.
클럭 버퍼부(530)는 제1제어신호(DLLCLKENB)와 제2제어신호(DLLCLKOFF)에 응답해 출력 클럭(RCLKDLL, FCLKDLL)의 전달 여부를 결정한다. 클럭 버퍼부(530)는 제1제어신호(DLLCLKENB) 또는 제2제어신호(DLLCLKOFF) 중 하나라도 '로우'로 인에이블되면 출력 클럭(RCLKDLL, FCLKDLL)을 데이터 출력부(461~476)로 전달한다(제1버퍼부와 제2버퍼부를 통해 전달). 그러나 제1제어신호(DLLCLKENB)와 제2제어신호(DLLCLKOFF)가 모두 '하이'로 디스에이블되면 출력 클럭(RCLKDLL, FCLKDLL)을 데이터 출력부(461~476)로 전달하지 않는다.
즉, 클럭 버퍼부(530)는 메모리장치가 데이터의 출력을 준비하는 동안(제1제어신호 인에이블된 동안) 또는 데이터가 실제로 출력되는 동안(제2제어신호 인에이블된 동안)에만 출력 클럭(RCLKDLL, FCLKDLL)을 데이터 출력부(461~476)로 전달한다.
클럭 버퍼부의 동작에 대해 상세히 살펴본다. 제1제어신호(DLLCLKENB)와 제2제어신호(DLLCLKOFF)가 모두 '하이'로 디스에이블되면, 클럭 인에이블 신호(CLKEN)는 '로우'로 디스에이블된다. 따라서 출력 클럭(RCLKDLL, FCLKDLL)이 토글링하더라도 이와 상관없이 RCLKDLL_L, FCLKDLL_L, RCLKDLL_U, FCLKDLL_U는 토글링하지 못한다.
제1제어신호(DLLCLKENB)와 제2제어신호(DLLCLKOFF)가 하나라도 '로우'로 인에이블되면, 클럭 인에이블 신호(CLKEN)는 '하이'로 인에이블된다. 따라서 출력 클럭(RCLKDLL, FCLKDLL)은 그대로 RCLKDLL_L, FCLKDLL_L, RCLKDLL_U, FCLKDLL_U로 전 달될 수 있다.
도면의 x16 신호는 x16 모드(DQ pin 16개를 사용해 데이터를 출력하는 모드)일때 인에이블되는 신호로, 이 신호의 인에이블 여부에 의해 클럭 제어부(430)가 제1버퍼부(440)로만 출력 클럭(RCLKDLL, FCLKDLL)을 전달할지 아니면 제1버퍼부(440)와 제2버퍼부(440)로 출력 클럭(RCLKDLL, FCLKDLL)을 전달할 것인지가 결정된다.
도 6은 도 5의 제1제어부(510)의 내부를 도시한 도면이다.
제1제어부(510)는 내부 리드 명령(LATENCY)을 마진 확보를 위한 클럭만큼 쉬프트시켜 쉬프트된 내부 리드 명령(LATENCY4)을 생성하는 쉬프팅부(610)와, 리드 명령(RDCMD)에 응답하여 제1제어신호(DLLCLKENB)를 인에이블시키고, 쉬프트된 내부 리드 명령(LATENCY4)에 응답해 제1제어신호(DLLCLKENB)를 디스에이블시키는 신호생성부(620)를 포함하여 구성된다.
쉬프팅부(610)는 직렬로 연결된 D플립플롭(611, 612, 613)으로 구성되는데, D플립플롭(611, 612, 613) 각각은 입력 신호를 1클럭씩 쉬프트시켜 출력하므로, 쉬프팅부(610)로 입력된 내부 리드 명령(LATENCY)은 3클럭이 쉬프트되어 쉬프트된 내부 리드 명령(LATENCY4)이 된다. 제1제어신호(DLLCLKENB)는 내부 리드 명령(LATENCY)에 의해 인에이블되고, 쉬프트된 내부 리드 명령(LATENCY4)에 의해 디스에이블되므로, 쉬프팅부(610)에서 내부 리드 명령을 몇클럭 쉬프트시키느냐에 따라 제1제어신호(DLLCLKENB)의 인에이블 구간의 크기가 결정된다. 따라서 쉬프팅 부(610)를 몇단의 D플립플롭(611, 612, 613)으로 구성할 것인지는, 제1제어신호(DLLCLKENB)에 얼마만큼의 마진을 두어야 하는지에 따라 달라질 수 있다.
신호생성부(620)는 2개의 파이프래치(621, 622)와, 파이프래치(621, 622)의 출력에 응답해 동작하는 SR래치들(623, 624, 625), 그리고 SR래치들(623, 624, 625)의 출력값에 응답해 제1제어신호(DLLCLKENB)를 생성하는 앤드게이트(626)를 포함하여 구성될 수 있다.
파이프래치(621, 622)는 입력신호(RDCMD, LATENCY4)가 인에이블되어 입력될 때마다 출력신호(SP<0:2>, KP<0:2>)를 번갈아가며 인에이블시킨다. 파이프래치(621)에 리드 명령(RDCMD)이 처음으로 인에이블되어 입력되면 SP<0>이 '하이'로 인에이블되고, 다시 리드 명령(RDCMD)이 인에이블되어 입력되면 이번에는 SP<1>가 '하이'로 인에이블된다. 즉, 리드 명령(RDCMD)이 인에이블되어 입력될 때마다 SP<0:2>는 번갈아가며 '하이'로 인에이블된다. 마찬가지로 파이프래치(622)에 쉬프트된 내부 리드 명령(LATENCY4)이 인에이블되어 입력될 때마다 KP<0:2>는 번갈아가며 '하이'로 인에이블된다.
SR래치(623, 624, 625)는 SP 신호가 '하이'로 인에이블되어 입력되면 자신의 출력신호를 '로우'로 인에이블시키고, KP 신호가 '하이'로 인에이블되어 입력되면 자신의 출력 신호를 '하이'로 디스에이블시킨다. 그리고 SR래치(623, 624, 625)의 출력 중 하나라도 '로우'로 인에이블되면 제1제어신호(DLLCLKENB)는 '로우'로 인에이블된다.
제1제어부(510)의 전체 동작을 살펴본다. 우선 간단히 리드 명령(RDCMD)이 한번만 입력되는 경우를 살펴본다. 리드 명령(RDCMD)이 인에이블되어 입력되면, 이에 의해 내부 리드 명령(LATENCY)이 인에이블될 것이고, 내부 리드 명령(LATENCY)에 의해 쉬프트된 내부 리드 명령(LATENCY4)이 인에이블된다. 그리고 리드 명령(RDCMD)은 SP<0> 신호를 인에이블시키고, 쉬프트된 내부 리드 명령(LATENCY4)은 KP<0> 신호를 인에이블시킨다. 따라서 제1제어신호(DLLCLKENB)는 SP<0>의 인에이블 시점부터 KP<0>의 인에이블 시점까지 인에이블된다.
리드 명령(RDCMD)이 연속하여 입력되는 경우도, 위의 동작과 크게 다르지 않다. 다만 SR래치(623, 624, 625)의 출력 신호 중 어느 하나라도 '로우'로 인에이블되어 있는 동안에 제1제어신호(DLLCLKENB)가 '로우'로 디스에이블되므로, 제1제어신호(DLLCLKENB)는 가장 처음에 입력된 리드 명령(RDCMD)에 의해 인에이블되고 가장 마지막에 입력된 쉬프트된 내부 리드 명령(LATENCY4)에 의해 디스에이블될 것이다.
전체적인 동작을 간단히 정리하면, 제1제어신호(DLLCLKENB)는 리드 명령(RDCMD)에 의해 인에이블되고, 쉬프트된 내부 리드 명령(LATENCY4)에 의해 디스에이블된다. 다만 연속으로 리드 명령이 계속하여 입력될 경우에는, 각각의 연속적인 리드 명령(RDCMD)에 의해 인에이블된 제1제어신호(DLLCLKENB)의 인에이블 구간이 겹쳐질 뿐이다. 즉, 리드 명령(RDCMD)이 3번 연속해서 입력된다면, 첫번째의 리드 명령(RDCMD)에 의해 제1제어신호(DLLCLKENB)는 인에이블되고, 세번째의 쉬프트된 내부 리드 명령(LATENCY4)에 의해 제1제어신호는 디스에이블될 것이다.
참고로, 신호생성부(620)에서 SR래치(623, 624, 625)를 사용하는 것은, 리드 명령(RDCMD)과, 내부 리드 명령(LATENCY), 쉬프트된 내부 리드 명령(LATENCY4)이 모두 짧은 구간 동안에만 인에이블되는 펄스 형태의 신호이기 때문이다. 또한 SR래치(623, 624, 625)를 3개 사용한 것은, 일반적으로 카스 레이턴시(CL) 내에 3번 정도까지만 리드 명령(RDCMD)이 연속하여 입력될 수 있기 때문이다. 카스 레이턴시(CL)가 늘어나 카스레이턴시(CL) 내에 리드 명령(RDCMD)이 연속적으로 더 많이 입력될 수 있는 경우에는, SR래치(623, 624, 625) 및 파이프래(621, 622)치 내의 쉬프트단의 단수를 늘려야 할 것이다(SR래치의 갯수가 늘어나고 SP<0:N>, KP<0:N>의 갯수가 늘어남).
상기한 바와 같은, 제1제어부(510)는 리드 명령(RDCMD)의 인에이블시점부터 쉬프트된 내부 리드 명령(LATENCY4)의 인에이블시점까지 제1제어신호(DLLCLKENB)를 인에이블시킨다. 따라서 제1제어신호(DLLCLKENB)는 충분한 마진을 가지고, 메모리장치가 데이터의 출력을 준비하는 동안 인에이블될 수 있다.
도 7은 도 6의 파이프래치(621, 622)의 내부를 도시한 도면이다.
도면에 도시된 바와 같이, 파이프래치(621, 622)는 직렬로 연결된 D플립플롭(710, 720, 730)과 D플립플롭(710, 720, 730)의 출력(Q<0:2>)과 입력신호(621은 RDCMD, 622는 LATENCY4)를 논리조합해 파이프래치(621, 622)의 출력신호(P<0:2>, 621은 SP<0:2>, 622는 KP<0:2>)를 출력하기 위한 앤드게이트(740, 750, 760)를 포함해 구성된다.
입력신호(RDCMD, LATENCY4)가 입력될 때마다 P<0:2>를 순서대로 인에이블시 켜야 하므로, D플립플롭(710)의 초기값은 '하이'로 설정하고, D플립플롭(720, 730)의 초기값은 '로우'로 설정하면 된다.
파이프래치(621, 622)가 어떻게 동작하는지에 대해서는 앞서서 미리 설명하였으므로, 여기서는 더 이상의 상세한 설명을 생략하기로 한다.
도 8은 도 5의 제2제어부(520)의 내부를 도시한 도면이다.
도면에 도시된 바와 같이, 제2제어부(520)는 직렬로 연결된 D플립플롭(810, 820, 830)과 D플립플롭(810, 830)의 출력(ROUTEN2, ROUTEN4)을 논리조합해 제2제어신호(DLLCLKOFF)를 생성하는 노아게이트(840)를 포함해 구성된다.
D플립플롭(810, 820, 830)은 출력 인에이블 신호(ROUTEN)를 클럭(RCLKDLL) 기준으로 쉬프트시킨다. D플립플롭(810)에서는 1클럭 쉬프트된 출력 인에이블 신호(ROUTEN2)가 출력되며, D플립플롭(830)에서는 3클럭 쉬프트된 출력 인에이블 신호가 출력된다. 그리고 1클럭 쉬프트된 출력 인에이블 신호(ROUTEN2)와 3클럭 쉬프트된 출력 인에이블 신호(ROUTEN4) 둘 중에 하나라도 '하이'로 인에이블되면 제2제어신호(DLLCLKOFF)는 '로우'로 인에이블된다.
앞서 설명한대로, 출력 인에이블 신호(ROUTEN)는 메모리장치가 실제로 데이터를 출력하는 타이밍과 관련이 있는 신호인데, 제2제어부(520)에서는 출력 인에이블 신호(ROUTEN)가 일정 클럭씩 쉬프트된 신호들(ROUTEN2, ROUTEN4)을 생성하고, 신호들(ROUTEN2, ROUTEN4) 중에 하나라도 인에이블되면 제2제어신호(DLLCLKOFF)를 인에이블 시키는 방식을 사용함으로써, 메모리장치가 데이터를 칩 외부로 출력하는 동안 충분한 마진을 확보하고 제2제어신호(520)가 인에이블될 수 있도록 한다.
제2제어부(520)에서 몇클럭 쉬프트된 출력 인에이블 신호들(예, ROUTEN1~5 등)을 이용해 제2제어신호(DLLCLKOFF)를 생성할 것인지는 확보해야 하는 마진에 따라 달라질 수 있는 선택적인 사항에 해당한다.
상기한 바와 같은, 제2제어부(520)는 출력 인에이블 신호들(ROUEN2, ROUTEN4)을 이용해 충분한 마진을 갖는 제2제어신호(DLLCLKOFF)를 생성한다. 따라서 제2제어신호(DLLCLKOFF)는 메모리장치가 데이터를 실제로 데이터 핀으로 출력하는 동안 충분한 마진을 가지고 인에이블될 수 있다.
도 9는 도 4의 클럭 제어부(430)의 전체 동작을 도시한 타이밍도이다.
도면에는 카스 레이턴시가 7(CL=7), 버스트길이가 8(BL=8)이고, 내부 리드 명령(LATENCY)이 CL-3의 지점(즉, 리드 명령 입력 후 4클럭 있다가 인에이블)에서 인에이블되는 경우의 동작을 도시했다.
먼저 리드 명령(RDCMD)이 인가되면 이에 응답해 제1제어신호(DLLCLKENB)가 '로우'로 인에이블된다. 그리고 쉬프트된 내부 리드 명령(LATENCY4)이 인에이블 될 때까지 제1제어신호(DLLCLKENB)는 인에이블 상태를 유지한다.
내부 리드 명령(LATENCY)에 의해 출력 인에이블 신호(ROUTEN)가 인에이블되고, 이에 따라 쉬프트된 출력 인에이블 신호들(ROUTEN2, ROUTEN4)도 인에이블된다. 그리고 ROUTEN2 또는 ROUTEN4가 인에이블되어 있는 동안 제2제어신호(DLLCLKOFF)가 인에이블 상태를 유지한다.
그리고 제1제어신호(DLLCLKENB) 또는 제2제어신호(DLLCLKOFF)가 '로우'로인에이블 되어 있는 동안에 클럭 인에이블 신호(CLKEN)가 '하이'로 인에이블되고, 클럭 인에이블 신호(CLKEN)가 '하이'로 인에이블 되어있는 동안 클럭 제어부(430)에서는 출력 클럭(RCLKDLL_L, FCLKDLL_L)이 토글링되며 출력된다.
제1제어신호(DLLCLKENB)와 제2제어신호(DLLCLKOFF)가 모두 '하이'로 디스에이블되어 있는 동안에는, 클럭 인에이블 신호(CLKEN)가 '로우'로 디스에이블되고, 그러면 클럭 제어부(430)에서 출력되는 출력 클럭(RCLKDLL_L, FCLKDLL_L)은 토글링하지 않는다.
도 10은 도 4의 클럭 보정회로(410) 내에서 출력되는 클럭(RCLKDLL, FCLKDLL)을 제어하는 클럭 출력회로를 도시한 도면이다.
클럭 출력회로는 클럭 보정회로(410)의 출력단에 구비되어 출력되는 클럭(RCLKDLL, FCLKDLL)을 제어한다. 클럭 출력회로는 클럭 제어부(430)로부터 생성되는 클럭 인에이블 신호(CLKEN)의 제어를 받아 동작한다.
클럭 인에이블 신호(CLKEN)가 '하이'로 인에이블되어 있는 동안(리드 동작시)은 클럭 보정회로에서 생성된 라이징 클럭(IRCLKDLL) 및 폴링 클럭(IFCLKDLL)이 외부로 출력된다(IRCLKDLL=RCLKDLL, IFCLKDLL=FCLKDLL).
그러나 클럭 인에이블 신호(CLKEN)가 '로우'로 디스에이블되어 있는 동안(리드 동작이 아닐시)은 클럭 보정회로에서 생성된 라이징 클럭(IRCLKDLL)은 외부로 출력되지만(IRCLKDLL=RCLKDLL), 폴링 클럭(IFCLKDLL)은 클럭 보정회로의 외부로 출 력되지 못한다. 즉, 폴링 클럭(FCLKDLL)은 토글링하지 않으며, '로우'레벨로 고정된다.
이로 인해, 본 발명에 따른 반도체 메모리장치는, 리드 동작이 아닐시에는 도메인 크로싱에 필요한 클럭(RCLKDLL)을 제외하고는 아예 클럭 보정회로(410)로부터 클럭(FCLKDLL)이 출력되지 않도록 제어함으로써, 추가적으로 메모리장치의 전류 소모를 줄여준다(상기 도 4의 두번째 특징에 관한 설명 참조).
클럭 인에이블 신호(CLKEN)의 제어를 받아 클럭 보정회로(410)에서 출력되는 클럭(RCLKDLL, FCLKDLL)을 제어하는 클럭 출력회로(클럭 보정회로 내의 출력단에 구비됨)에 대한 더욱 자세한 설명은 도면과 함께 후술하기로 한다.
이제 도 4 내지 도 9를 다시 참조하여 본 발명에 따른 반도체 메모리장치의 동작에 대해 살펴본다.
본 발명에 따른 반도체 메모리장치의 동작방법은, 리드 명령(RDCMD)을 입력받는 단계; 입력받은 상기 리드 명령(RDCMD)을 이용해, 데이터가 출력되기 위해 준비되는 구간과 데이터가 메모리장치 외부로 출력되는 구간을 출력 클럭(RCLKDLL_L, FCLKDLL_L, RCLKDLL_U, FCLKDLL_U)의 공급 구간으로 정의하는 단계; 및 상기 정의된 구간 동안 상기 데이터의 출력을 위한 상기 출력 클럭(RCLKDLL_L, FCLKDLL_L, RCLKDLL_U, FCLKDLL_U)을 공급하는 단계를 포함한다.
상기 정의하는 단계는, 상기 리드 명령(RDCMD)과 상기 리드 명령이 도메인 크로싱된 내부 리드 명령(LATENCY)을 이용해 상기 데이터가 준비되는 제1구간(제1제어신호 DLLCLKENB의 인에이블 구간)을 정의하는 단계; 상기 내부 리드 명령(LATENCY)이 인에이블된 후 소정 클럭 지난 후 버스트길이 동안 인에이블되는 신호인 출력 인에이블 신호(ROUTEN)를 이용해 상기 데이터가 출력되는 제2구간(제2제어신호 DLLCLKOFF의 인에이블 구간)을 정의하는 단계; 및 상기 제1구간과 상기 제2구간을 합한 구간(클럭 인에이블 신호 CLKEN의 인에이블 구간)을 상기 출력 클럭(RCLKDLL_L, FCLKDLL_L, RCLKDLL_U, FCLKDLL_U)의 공급 구간으로 정의하는 단계를 포함하여 이루어질 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
특히, 본 발명의 핵심적 내용은 데이터를 출력하는 데이터 출력부에 데이터의 출력을 위한 출력 클럭을 공급하는데 있어서, 출력 클럭이 실제로 필요한 리드 동작 중에만 공급하는 방법을 사용해, 메모리장치의 전류 소모를 줄이고자 하는 것인데, 설계 및 리드 동작에 필요한 마진 등에 따라 상기한 신호들 이외에 다른 신호를 사용할 수 있음은 자명하다.
도 1은 종래의 DDR3 반도체 메모리장치의 DQ주변(DQ PERI) 회로와 클럭 트리(clock tree)를 도시한 도면.
도 2는 도메인 크로싱부(120)의 내부 블록을 도시한 도면.
도 3은 도메인 크로싱부(120)의 동작을 도시한 타이밍도.
도 4는 본 발명에 따른 반도체 메모리장치의 DQ주변 회로를 도시한 도면.
도 5는 도 4의 클럭 제어부(430)의 구성을 도시한 도면.
도 6은 도 5의 제1제어부(510)의 내부를 도시한 도면.
도 7은 도 6의 파이프래치(621, 622)의 내부를 도시한 도면.
도 8은 도 5의 제2제어부(520)의 내부를 도시한 도면.
도 9는 도 4의 클럭 제어부(430)의 전체 동작을 도시한 타이밍도.
도 10은 도 4의 클럭 보정회로(410) 내에서 출력되는 클럭(RCLKDLL, FCLKDLL)을 제어하는 클럭 출력회로를 도시한 도면.

Claims (19)

  1. 데이터를 데이터 출력 클럭에 동기시켜 출력하기 위한 데이터 출력부; 및
    리드 명령의 제어를 받아 상기 데이터 출력부로 상기 데이터 출력 클럭을 선택적으로 전달하는 클럭 제어부
    를 포함하는 반도체 메모리장치.
  2. 제 1항에 있어서,
    상기 클럭 제어부는,
    메모리장치가 상기 데이터의 출력을 준비하고 상기 데이터가 메모리장치 외부로 출력되는 동안에, 상기 데이터 출력 클럭을 전달하는 것을 특징으로 하는 반도체 메모리장치.
  3. 제 2항에 있어서,
    상기 클럭 제어부는,
    상기 데이터 출력 클럭을 전달하는 시간에 있어서, 일정한 마진을 확보하는 것을 특징으로 하는 반도체 메모리장치.
  4. 제 2항에 있어서,
    상기 클럭 제어부는,
    메모리장치 내부적으로 상기 데이터의 출력을 준비하는 동안 상기 데이터 출력 클럭을 전달하게 하기 위한 제1제어신호를 생성하는 제1제어부;
    메모리장치로부터 상기 데이터가 출력되는 동안 상기 데이터 출력 클럭을 전달하게 하기 위한 제2제어신호를 생성하는 제2제어부; 및
    상기 제1제어신호 또는 상기 제2제어신호가 인에이블되어 있는 동안에 상기 데이터 출력 클럭을 상기 데이터 출력부로 전달하는 클럭 버퍼부
    를 포함하는 것을 특징으로 하는 반도체 메모리장치.
  5. 제 4항에 있어서,
    상기 제1제어부는,
    리드 명령과, 상기 리드 명령이 도메인 크로싱된 내부 리드 명령을 이용해 상기 제1제어신호를 생성하는 것을 특징으로 하는 반도체 메모리장치.
  6. 제 5항에 있어서,
    상기 제1제어부는,
    상기 내부 리드 명령을 마진 확보를 위한 클럭만큼 쉬프트시켜 쉬프트된 내부 리드 명령을 생성하는 쉬프팅부; 및
    상기 리드 명령에 응답하여 상기 제1제어신호를 인에이블시키고, 상기 쉬프트된 내부 리드 명령에 응답해 상기 제1제어신호를 디스에이블시키는 신호생성부
    를 포함하는 것을 특징으로 하는 반도체 메모리장치.
  7. 제 6항에 있어서,
    상기 신호생성부는,
    상기 리드 명령이 연속하여 입력되는 경우에는,
    최초의 리드 명령의 인에이블 시점부터 최후의 쉬프트된 리드 명령의 인에이블 시점까지 상기 제1제어신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리장치.
  8. 제 5항에 있어서,
    상기 제2제어부는,
    상기 내부 리드 명령이 인에이블된 후 소정 클럭이 지난 후 버스트길이 동안 인에이블되는 신호인 출력 인에이블 신호를 이용해 상기 제2제어신호를 생성하는 것을 특징으로 하는 반도체 메모리장치.
  9. 제 8항에 있어서,
    상기 제2제어부는,
    상기 출력 인에이블 신호를 소정 클럭 쉬프트 시킨 신호와, 상기 쉬프트된출력 인에이블 신호를 소정 클럭 더 쉬프트 시킨 신호가 모두 디스에이블되어야 상기 제2제어신호를 디스에이블시키는 것을 특징으로 하는 반도체 메모리장치.
  10. 제 1항에 있어서,
    상기 데이터 출력부는,
    각각의 데이터 핀별로 구비되는 것을 특징으로 하는 반도체 메모리장치.
  11. 라이징 클럭과 폴링 클럭을 출력하며, 상기 라이징 클럭과 상기 폴링 클럭 중 하나의 출력은 리드 명령의 제어를 받아 선택적으로 이루어지는 것을 특징으로 하는 클럭 보정회로;
    데이터를 데이터 출력 클럭에 동기시켜 출력하기 위한 데이터 출력부; 및
    상기 리드 명령의 제어를 받아 상기 데이터 출력부로 상기 라이징 클럭과 상기 폴링 클럭을 상기 데이터 출력 클럭으로서 선택적으로 전달하는 클럭 제어부
    를 포함하는 반도체 메모리장치.
  12. 제 11항에 있어서,
    상기 클럭 보정회로에서,
    상기 폴링 클럭의 출력이 선택적으로 이루어지는 경우, 상기 반도체 메모리장치는,
    외부 클럭에 동기된 리드 명령을 상기 라이징 클럭에 동기시켜 내부 리드 명령을 생성하는 도메인 크로싱부를 포함하는 것을 특징으로 하는 반도체 메모리장치.
  13. 제 11항에 있어서,
    상기 클럭 보정회로에서,
    상기 라이징 클럭의 출력이 선택적으로 이루어지는 경우, 상기 반도체 메모리장치는,
    외부 클럭에 동기된 리드 명령을 상기 폴링 클럭에 동기시켜 내부 리드 명령을 생성하는 도메인 크로싱부를 포함하는 것을 특징으로 하는 반도체 메모리장치.
  14. 제 11항에 있어서,
    상기 클럭 제어부는,
    메모리장치가 상기 데이터의 출력을 준비하고 상기 데이터가 메모리장치 외부로 출력되는 동안에, 상기 라이징 클럭과 상기 폴링 클럭을 상기 데이터 출력 클럭으로서 전달하는 것을 특징으로 하는 반도체 메모리장치.
  15. 제 11항에 있어서,
    상기 클럭 보정회로는,
    메모리장치가 상기 데이터의 출력을 준비하고 상기 데이터가 메모리장치 외부로 출력되는 동안에는, 상기 라이징 클럭과 상기 폴링 클럭을 모두 출력하는 것을 특징으로 하는 반도체 메모리장치.
  16. 제 11항에 있어서,
    상기 데이터 출력부는,
    각각의 데이터 핀별로 구비되는 것을 특징으로 하는 반도체 메모리장치.
  17. 출력 클럭을 사용해 리드 명령을 도메인 크로싱하고, 데이터를 출력하는 DQ 주변회로에,
    상기 도메인 크로싱에 필요한 상기 출력 클럭을 제외하고, 상기 데이터 출력을 위한 상기 출력 클럭은 리드 동작시에만 공급하는 것을 특징으로 하는 반도체 메모리장치.
  18. 리드 명령을 입력받는 단계;
    입력받은 상기 리드 명령을 이용해, 데이터가 출력되기 위해 준비되는 구간과 데이터가 메모리장치 외부로 출력되는 구간을 출력 클럭의 공급 구간으로 정의하는 단계; 및
    상기 정의된 구간 동안 상기 데이터의 출력을 위한 상기 출력 클럭을 공급하는 단계
    를 포함하는 반도체 메모리장치의 동작방법.
  19. 제 18항에 있어서,
    상기 정의하는 단계는,
    상기 리드 명령과 상기 리드 명령이 도메인 크로싱된 내부 리드 명령을 이용해 상기 데이터가 준비되는 제1구간을 정의하는 단계;
    상기 내부 리드 명령이 인에이블된 후 소정 클럭 지난 후 버스트길이 동안 인에이블되는 신호인 출력 인에이블 신호를 이용해 상기 데이터가 출력되는 제2구간을 정의하는 단계; 및
    상기 제1구간과 상기 제2구간을 합한 구간을 상기 출력 클럭의 공급 구간으로 정의하는 단계
    를 포함하는 반도체 메모리장치의 동작방법.
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