KR101110819B1 - 반도체 메모리의 동작 타이밍 제어 장치 및 그 방법 - Google Patents

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Abstract

반도체 설계 기술에 관한 것으로, 특히 반도체 메모리의 동작 타이밍 제어 장치 및 그 방법에 관한 것이다.
레이턴시 타이밍, 레지스터, 데이터 경로, 카스 레이턴시, 카스 라이트 레이턴시, 클럭수 정보

Description

반도체 메모리의 동작 타이밍 제어 장치 및 그 방법{APPARATUS AND METHOD FOR CONTROLLING THE OPERATION TIMING OF SEMICONDUCTOR MEMORY}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리의 동작 타이밍 제어 장치 및 그 방법에 관한 것이다.
일반적으로, 반도체 메모리 장치(특히, DRAM DDR3)는 WRITE 커맨드가 입력될 때 다이내믹 터미네이션(Dynamic On-Die Termination: DODT)에 맞춰 클럭에 동기되어 동작해야 한다. 또한, 반도체 메모리 장치는 ODT 커맨드가 입력될 때 노말 터미네이션(normal On-Die Termination: ODT)에 맞춰 클럭에 동기되어 동작해야 한다. 또한, 반도체 메모리 장치는 READ 데이터가 입력될 때 데이터 출력(data output) 동작이 모드 레지스터 셋(Mode Register Set: MRS)에 의해 결정되는 카스 라이트 레이턴시(CAS WRITE Latency: CWL), 리드 레이턴시(Read Latency: RL)에 맞추어 클럭에 동기되어 동작해야 한다. 이때, 리드 레이턴시는 어디티브 레이턴시(Additive Latency: AL)와 카스 레이턴시(CAS Latency: CL)의 합으로 나타낼 수 있다.
특히, DRAM에서 ODT 동작과 READ 동작은 리드 레이턴시 또는 카스 라이트 레이턴시 만큼의 클럭 수에 동기되어 동작해야 한다. 이를 위해, WRITE/READ/ODT 커맨드가 입력되었을 때부터 제덱(Joint Electron Device Engineering Council: JEDEC)에 맞는 타이밍에 동작하도록 제어하기 위해, DRAM 내부에서는 리드 레이턴시 또는 카스 라이트 레이턴시를 이용하여 동작 주파수나 여러 조건에 관계없이 해당 커맨드를 외부클럭에 맞도록 지연시키면 된다.
대한민국 등록특허 제625298호에는 레이턴시 정보를 이용하여 ODT 회로의 인에이블 시간을 결정할 수 있는 기술이 제안된 바 있다. 대한민국 등록특허 제625298호는 외부클럭 카운팅 신호와 DLL 클럭 카운팅 신호를 서로 비교하여 제어하는 방식을 제안하고 있어, 반도체 메모리의 면적을 많이 차지하고 계속적인 카운터에 의한 동작이 요구되기 때문에 파워소비가 많다.
한편, 반도체메모리소자는 신호에 동기되어 구동되기 때문에, 동기시키는 신호에 따라 복수의 영역으로 나뉜다. 따라서, 특정 영역에서 다음 영역으로 데이터를 전달하기 위해서는, 다음 영역을 동기시키는 신호에 특정 영역 내의 데이터를 동기시키기 위한 과정이 필요하다. 이와 같이, 서로 동기시키는 신호가 다른 특정 영역에서 다음 영역으로 데이터를 전달하기 위한 과정을 도메인 크로싱(domain crossing)이라고 한다. 즉, 도메인 크로싱 방식은 내부클럭에 동기된 데이터출력 인에이블신호를 지연고정루프의 클럭에 동기시키는 과정이다.
이러한 도메인 크로싱 방식은 상기와 같이 데이터출력 인에이블신호를 클럭에 동기시켜 출력시킬 때 회로자체의 지연이 있기 때문에, 반도체 메모리 소자의 동작 주파수가 빨라짐에 따라 정확한 활성화 시간에 맞춰 제어하기 어려워진다. 이러한 이유로 도메인 크로싱 방식은 반도체 메모리 소자의 동작 주파수에 대응하기 위해 도메인 크로싱 블록에 의한 면적을 반도체 메모리에 확보해야 하므로 반도체 메모리 소자의 설계상에 제약이 있다.
본 발명의 실시예는 데이터 경로 지연정보와 레이턴시 정보를 통해 생성된 시프트 레지스터를 위한 제어정보를 이용하여 해당 커맨드의 터미네이션 동작 타이밍을 제어하도록 하는, 반도체 메모리의 동작 타이밍 제어 장치 및 그 방법을 제공한다.
본 발명의 일 측면에 따른 장치에는, 데이터 경로 지연정보 및 레이턴시 정보에 기초하여 제어정보를 생성하기 위한 제어정보 생성부; 및 동작 타이밍을 제어할 수 있도록, 상기 제어정보에 따라 해당 커맨드를 시프트시키기 위한 레지스터를 포함한다.
본 발명의 일 측면에 따른 장치에는, 상기 시프트된 커맨드를 지연고정루프(Delay Locked Loop: DLL)를 통해 지연시켜 출력하기 위한 DLL 지연부를 더 포함한다.
본 발명의 다른 측면에 따른 장치에는, 데이터 경로 지연정보 및 레이턴시 정보에 기초하여 제어정보를 생성하기 위한 제어정보 생성부; 및 동작 타이밍을 제어할 수 있도록, 지연된 커맨드를 상기 제어정보에 따라 시프트시켜 출력하기 위한 레지스터를 포함한다.
본 발명의 다른 측면에 따른 장치에는, 해당 커맨드를 지연고정루프(DLL)를 통해 지연시켜 상기 레지스터 수단에 제공하기 위한 DLL 지연부를 더 포함한다.
본 발명의 일 측면에 따른 방법에는, 데이터 경로 지연정보 및 레이턴시 정보에 기초하여 제어정보를 생성하는 단계; 및 동작 타이밍을 제어할 수 있도록, 상기 제어정보에 따라 해당 커맨드를 시프트시키는 단계를 포함한다.
본 발명의 일 측면에 따른 방법에는, 상기 시프트된 커맨드를 지연고정루프(DLL)를 통해 지연시켜 출력하는 단계를 더 포함한다.
본 발명의 다른 측면에 따른 방법에는, 데이터 경로 지연정보 및 레이턴시 정보에 기초하여 제어정보를 생성하는 단계; 및 동작 타이밍을 제어할 수 있도록, 지연된 커맨드를 상기 제어정보에 따라 시프트시켜 출력하는 단계를 포함한다.
상기 출력하는 단계는, 해당 커맨드를 지연고정루프(DLL)를 통해 지연시는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 반도체 메모리의 동작 타이밍 제어 장치에 대한 구성도이다.
본 발명에 따른 반도체 메모리의 동작 타이밍 제어 장치(이하 "동작 타이밍 제어 장치"라 함)는, ODT/WRITE/READ 커맨드(command) 중 어느 하나가 입력될 때, 제덱(JEDEC)에 명시된 스펙(specification)에 맞는 레이턴시 타이밍(latency timing)에 따라 반도체 메모리(일례로, DRAM DDR3 등)가 동작할 수 있도록 해당 커맨드를 외부클럭에 맞도록 지연시킴으로써 동작 타이밍을 제어한다.
이를 위해, 동작 타이밍 제어 장치는 데이터 경로(data path)의 모델링을 통해 확인된 데이터 경로 지연정보(즉, 클럭수 정보), 모드 레지스터 셋(Mode Register Set: MRS)에 세팅된 레이턴시 정보[즉, 카스 레이턴시(CAS Latency: CL) 또는 카스 라이트 레이턴시(CAS WRITE Latency: CWL)]를 이용하여, 시프트 레지스터(shift register)를 위한 제어정보를 생성하여 제공함으로써 커맨드를 어느 정도를 지연시킬지에 대해 결정하도록 한다. 즉, 동작 타이밍 제어 장치는 전술한 바와 같이 결정되는 각각의 터미네이션(예를 들어, 다이나믹 터미네이션, 노말 터미네이션, 데이터 출력 동작)의 타이밍에 따라 반도체 메모리가 동작하도록 한다.
도 1에 도시된 바와 같이, 동작 타이밍 제어 장치는 데이터 경로 지연부(data path delay, 110), 레이턴시 처리부(latency control block, 120), 시프트 레지스터(shift register, 130), DLL 지연부(DLL delay, 140)를 포함한다. 여기서, 본 발명의 실시예에서는 데이터 경로 지연부(110)[도 4에서 후술할 데이터 경로 지연부(410)] 및 레이턴시 처리부(120)[도 4에서 후술할 레이턴시 처리부(420)]가 서로 연동하여 시프트 레지스터(130)를 위한 제어정보를 생성하는데, 설명의 편의상 이들을 통칭하여 이하 "제어정보 생성부"라 하기로 한다. 즉, 제어정보 생성부는 시프트 레지스터(130)[도 4에서 후술할 시프트 레지스터(430)]에서 해당 커맨드를 어느 정도 시프트시킬지에 대한 정보인 '제어정보'를 생성하여 시프터 레지스터(130)[도 4에서 후술할 시프트 레지스터(430)]로 제공한다.
부가적으로, 데이터 경로 지연부(110) 및 DLL 지연부(140)는 지연고정루프(Delay Locked Loop: DLL) 블록부를 형성하고, 레이턴시 처리부(120) 및 시프트 레지스터(130)는 제어 블록부를 형성한다(도 1에 미도시). 여기서, 제어 블록부는 커맨드를 이용하여 내부클럭(INT_CLK)을 제어하여 커맨드가 입력될 때만 동작한다.
이하, 동작 타이밍 제어 장치의 각 구성요소에 대해 상세히 설명하기로 한다.
먼저, 데이터 경로 지연부(110)는 해당 커맨드가 반도체 메모리 내부의 데이터 경로(data path)를 따라 처리될 때 물리적인 지연정도를 확인하기 위한 데이터 경로를 모델링한 지연회로를 구비한다. 이는 해당 커맨드가 스펙에 맞는 시간에 동작할 수 있도록 데이터 경로에서 발생하는 지연정도를 해당 커맨드의 레이턴시에 반영하기 위함이다. 이에 따라, 데이터 경로 지연부(110)는 상기와 같이 구비된 지연회로를 통해 해당 커맨드에 대한 지연정도인 '클럭수 정보(N)' 즉, 데이터 경로 지연정보를 확인하여 레이턴시 처리부(120)로 제공한다. 이와 같이, 데이터 경로 지연부(110)에는 반도체 메모리의 동작 초기에 필요한 '클럭수 정보(N)'를 미리 계산하여 가지고 있다. 이는 종래와 달리 제어 블록부가 DLL 회로와 밀접한 관계를 가지고 동작하는 것을 의미하며, 종래에 필요하던 계속적인 카운터 동작 없이 동일한 효과를 제공할 수 있도록 함으로써 반도체 메모리의 파워소비를 적게 할 뿐만 아니라 다수의 제어 블록부가 필요하지 않아 면적을 작게 할 수 있는 효과가 있다.
다음으로, 레이턴시 처리부(120)는 해당 커맨드를 어느 정도 시프트시킬지를 나타내는 '제어정보(SHIFT_N)'를 생성하여 시프터 레지스터(130) 각각으로 전달한다. 즉, 레이턴시 처리부(120)는 논리적으로 해당 커맨드에 필요한 레이턴시 정보(즉, 카스 레이턴시 또는 카스 라이트 레이턴시)뿐만 아니라, 물리적으로 해당 커맨드가 데이터 경로를 통과할 때의 지연정도인 데이터 경로 지연정보를 적용하여, 시프트 레지스터(130)에서 해당 커맨드를 어느 정도 시프트시킬지에 대한 제어정보를 생성한다. 여기서, 레이턴시 정보(즉, 카스 레이턴시 또는 카스 라이트 레이턴시)는 모드 레지스터 셋에서 제공되며, 데이터 경로 지연정보는 전술한 데이터 경로 지연부(110)로부터 제공된다. 구체적으로, 이러한 레이턴시 처리부(120)는 터미네이션 동작에 따라 카스 레이턴시 또는 카스 라이트 레이턴시를 선택하고, 선택된 값에서 데이터 경로 지연부(110)에 의해 제공된 데이터 경로 지연정보를 차감하여 제어정보를 생성한다(후술할 도 3 참조). 따라서, 레이턴시 처리부(120)는 전가산기(full adder) 또는 차감기(subtractor)와 같은 로직(logic)으로 구성될 수 있다.
다음으로, 시프트 레지스터(130)는 레이턴시 처리부(120)로부터 제공되는 제어정보의 클럭수 만큼 ODT/WRITE/READ 커맨드를 시프트시킨 커맨드(ODT_INT, DODT_INT, READ_INT)를 생성한다. 여기서, 시프트 레지스터(130)에 인가되는 내부클럭(INT_CLK)은, ODT/WRITE/READ 커맨드가 입력될 때만 생성되어 제공된다. 이러한 시프트 레지스터(130)의 상세한 구성은 후술할 도 2a 및 도 2b를 참조하여 설명하기로 한다. 이때, 시프트 레지스터(130)는 해당 커맨드별로 제어정보의 클럭수만큼 지연시키기 위한 각각의 레지스터를 통칭하며, 구체적으로 제1 시프트 레지스 터(131), 제2 시프트 레지스터(132), 제3 시프트 레지스터(133)를 포함한다. 즉, 제1 시프트 레지스터(131)는 ODT 커맨드를 제어정보의 클럭수만큼 지연시키고, 제2 시프트 레지스터(132)는 WRITE 커맨드를 제어정보의 클럭수만큼 지연시키고, 제3 시프트 레지스터(133)는 READ 커맨드를 제어정보의 클럭수만큼 지연시킨다. 도 1에서 ODT 커맨드는 'ODT'에 대응되고, WRITE 커맨드는 'WRITE'에 대응되고, READ 커맨드는 'READ'에 대응된다.
다음으로, DLL 지연부(140)는 시프트 레지스터(130)에 의해 시프트된 커맨드(ODT_INT, DODT_INT, READ_INT)를 DLL_CLK 도메인으로 변경시킨 커맨드(ODT_DLL, DODT_DLL, READ_DLL)를 생성한다. 이에 대한 자세한 설명은 통상의 DLL(Delay Locked Loop)의 동작을 통해 당업자라면 쉽게 이해할 수 있으므로 생략하기로 한다. 이때, DLL 지연부(140)는 DLL_CLK 도메인으로 변경된 커맨드(ODT_DLL, DODT_DLL, READ_DLL)를 데이터 경로로 전달시켜 원하는 동작시간으로 제어되도록 한다.
도 2a 및 도 2b는 상기 도 1의 시프트 레지스터(130)에 대한 일실시예 구성도이다.
도 2a는 레이턴시 처리부(120)로부터 전달되는 제어정보에 따라 입력(input)을 제어하여 해당 커맨드를 시프트시키는 경우를 나타낸다. 여기서, 시프트 레지스터(130)는 적어도 하나 이상의 래치(latch)를 직렬로 연결 및 배치하며, 각각의 래치에 동일한 클럭을 인가시킨다. 이때, 시프트 레지스터(130)는 레이턴시 처리 부(120)로부터 전달된 제어정보에 따라, 그에 대응되는 해당 래치로 커맨드가 입력되도록 선택하면, 해당 래치에 후속으로 이어진 다른 래치를 순차로 통과시켜 해당 커맨드를 시프트시켜 출력시킨다.
도 2a에서 시프트 레지스터(130)는 제어정보가 'SHIFT_<4>'일 때, 해당 커맨드가 가장 먼저 입력되는 래치(201)를 선택(206)하도록 제어한다. 이후, 해당 커맨드는 가장 먼저 입력된 래치(201)에 후속으로 이어진 래치를 통해 마지막 래치(205)까지 통과됨으로써 제어정보에 대응되는 시프트 정도로 시프트된다. 이때, 해당 커맨드는 가장 먼저 입력된 래치(201)로부터 마지막 래치(205)까지 총 5개의 래치를 통과하여 시프트된 상태로 출력된다. 반면에, 시프트 레지스터(130)는 제어정보가 'SHIFT_<0>'일 때, 해당 커맨드가 가장 나중에 입력되는 래치(205)를 선택(210)하도록 제어한다. 즉, 해당 커맨드는 마지막 래치(205)만을 통과하여 시프트된 상태로 출력된다.
도 2b는 레이턴시 처리부(120)로부터 전달되는 시프트 레지스터(130)의 제어정보에 따라 출력(output)을 제어하여 해당 커맨드를 시프트시키는 경우를 나타낸다.
도 2a와 마찬가지로, 시프트 레지스터(130)는 적어도 하나 이상의 래치(latch)를 직렬로 연결 및 배치하며, 각각의 래치에 동일한 클럭을 인가시킨다.
이때, 시프트 레지스터(130)는 레이턴시 처리부(120)로부터 전달된 제어정보에 따라, 각각의 래치를 통해 이미 시프트된 상태의 커맨드 중 어느 하나를 선택적으로 출력하도록 한다. 다시 말하면, 시프트 레지스터(130)는 해당 커맨드가 가장 먼저 입력되는 래치(211)부터 마지막 래치(215)까지 해당 커맨드를 순차로 통과시켜 각각의 래치에 대응되는 시프트된 상태의 커맨드를 대기시킨 후, 제어정보에 따라 시프트된 상태의 해당 커맨드만 출력시킨다.
즉, 도 2b에서 제어정보가 'SHIFT_<0>'일 때, 해당 커맨드가 가장 먼저 입력되는 래치(211)에서 출력되는 커맨드만 제공되도록 선택(216)됨에 따라, 해당 커맨드는 해당 래치(211)만을 통해 시프트되어 출력된다. 반면에, 도 2b에서 제어정보가 'SHIFT_<4>'일 때, 해당 커맨드가 가장 먼저 입력되는 래치(215)로부터 출력되는 커맨드가 제공되도록 선택(220)됨에 따라, 해당 커맨드는 결과적으로 가장 먼저 입력되는 래치(211)부터 마지막 래치(215)까지 총 5개의 래치를 통해 시프트된 상태로 출력된다.
이와 같이, 본 발명의 시프트 레지스터(130)는 도 2a와 같이 입력을 제어하여 커맨드를 시프트시키는 경우 또는 도 2b와 같이 출력을 제어하여 커맨드를 시프트시키는 경우가 선택적으로 적용될 수 있다. 여기서, 도 2a와 같이 입력을 제어하는 경우에는, 제어정보가 결정되면 해당 커맨드를 래치로 통과하여 비로소 시프트 과정을 수행하는 반면에, 도 2b와 같이 출력을 제어하는 경우에는, 시프트 과정에서 출력될 수 있는 모든 시프트된 상태의 커맨드를 미리 대기시켜둔 상태에서 제어정보가 결정되면 단지 시프트된 커맨드를 출력하도록 한다. 따라서, 도 2a와 같이 입력을 제어하는 경우에는 도 2b와 같이 출력을 제어하는 경우에 비해 시프트 과정의 처리속도가 느리지만 항상 래치가 동작하지 않기 때문에 소자의 열화에 장점이 있다.
도 3은 ODT 동작의 타이밍을 결정하는 과정에 대한 설명도이다.
ODT 커맨드가 들어온 후, 데이터 경로 지연부(110)에 의해 데이터 경로 지연정보인 클럭수 정보가 '1'로 계산되고, 카스 라이트 레이턴시가 '5'로 세팅되어 있는 경우에, 레이턴시 처리부(120)는 제어정보를 '2'로 결정한다[즉, 제어정보＝(카스 라이트 레이턴시?2)?데이터 경로 지연정보].
이후, 시프터 레지스터(130)는 레이턴시 처리부(120)로부터 전달되는 제어정보에 따라 ODT 커맨드를 시프트시킨다. 즉, 시프터 레지스터(130)은 제어정보가 '2'이므로, ODT 커맨드를 두 클럭만큼 시프터시켜 'ODT_INT'를 출력한다.
그런 다음, DLL 지연부(140)는 'ODT_INT'를 지연고정루프에 따라 지연시켜 'ODT_DLL'이 생성되어 DQs가 원하는 시간(여기서는, 카스 라이트 레이턴시?2)에 터미네이션 동작하도록 타이밍을 제어한다.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리의 동작 타이밍 제어 장치에 대한 구성도이다.
전술한 바와 같이, 동작 타이밍 제어 장치의 일실시예는 해당 커맨드가 내부클럭(INT_CLK)에 의해 시프팅된 후 DLL_CLK 도메인 변환하지만, 도 4에 도시된 다른 실시예는 해당 커맨드가 DLL_CLK 도메인 변환된 후 제어정보에 따라 시프팅된다.
도 4에 도시된 다른 실시예의 경우에는, 동작 타이밍 제어 장치의 구성요소 가 도 1에 도시된 바에 대응되나, 설명의 편의상 도면번호를 달리하여 설명하기로 한다. 즉, 동작 타이밍 제어 장치는 데이터 경로 지연부(410), 레이턴시 처리부(420), 시프터 레지스터(430), DLL 지연부(440)를 포함한다. 다만, 도 4에 도시된 구성요소가 도 1의 구성요소와 대응되므로 자세한 설명은 중복되므로 생략하기로 한다.
먼저, 데이터 경로 지연부(410)는 데이터 경로 지연정보를 레이턴시 처리부(420)에 제공한다. 이후, 레이턴시 처리부(420)는 데이터 경로 지연부(410)로부터 제공된 데이터 경로 지연정보(즉, 클럭수 정보), 모드 레지스터 셋에 세팅된 레이턴시 정보(즉, 카스 레이턴시 또는 카스 라이트 레이턴시)를 이용하여 제어정보를 생성한다. 즉, 제어정보 생성부는 도 1에 도시된 바와 동일한 기능을 수행한다.
다만, 도 4에 도시된 다른 실시예에서는 하기와 같은 특징이 있다. 즉, DLL 지연부(440)는 ODT/WRITE/READ 커맨드 및 내부클럭을 DLL_CLK 도메인으로 변경시킨 후 각각의 커맨드 및 내부클럭을 시프터 레지스터(430)로 입력한다. 도 4에서 ODT 커맨드는 'ODT'에 대응되며, WRITE 커맨드는 'DODT'에 대응되며, READ 커맨드는 'READ'에 대응된다. 이때, 시프터 레지스터(430)는 레이턴시 처리부(420)로부터 입력되는 제어정보와 DLL 지연부(440)에 의해 DLL_CLK 도메인 변경된 내부클럭에 따라, DLL 지연부(440)에 의해 DLL_CLK 도메인 변경된 커맨드를 시프트시킨 후 출력한다.
여기서, 시프트 레지스터(430)는 도 1에 도시된 바와 마찬가지로, 해당 커맨드별로 제어정보의 클럭수만큼 지연시키기 위한 각각의 레지스터를 통칭하며, 구체 적으로 제1 시프트 레지스터(431), 제2 시프트 레지스터(432), 제3 시프트 레지스터(433)를 포함한다. 즉, 제1 시프트 레지스터(431)는 DLL_CLK 도메인 변경된 ODT 커맨드를 제어정보의 클럭수만큼 지연시키고, 제2 시프트 레지스터(432)는 DLL_CLK 도메인 변경된 WRITE 커맨드를 제어정보의 클럭수만큼 지연시키고, 제3 시프트 레지스터(433)는 DLL_CLK 도메인 변경된 READ 커맨드를 제어정보의 클럭수만큼 지연시킨다.
도 5는 상기 도 1에 따른 반도체 메모리의 레이턴시 타이밍 제어 방법에 대한 일실시예 흐름도이다.
먼저, 제어정보 생성부는 데이터 경로 지연정보(즉, 클럭수 정보) 및 레이턴시 정보(즉, 카스 레이턴시 또는 카스 라이트 레이턴시)에 기초하여 제어정보를 생성한다(S501).
이후, 시프트 레지스터(130)는 제어정보에 따라 해당 커맨드를 시프트한 후(S502), DLL 지연부(140)에서는 시프트 레지스터(130)로부터 전달된 해당 커맨드를 지연고정루프(DLL)에 의해 지연시킨다(S503).
이러한 과정을 통해, 동작 타이밍 제어 장치는 터미네이션 동작에 필요한 타이밍을 제어할 수 있다.
도 6은 상기 도 4에 따른 반도체 메모리의 레이턴시 타이밍 제어 방법에 대한 다른 실시예 흐름도이다.
먼저, 제어정보 생성부는 데이터 경로 지연정보(즉, 클럭수 정보) 및 레이턴시 정보(즉, 카스 레이턴시 또는 카스 라이트 레이턴시)에 기초하여 제어정보를 생성한다(S601).
이와 동시에, DLL 지연부(440)는 해당 커맨드를 지연고정루프(DLL)에 의해 지연시킨다(S602). 이때, DLL 지연부(440)는 DLL 지연된 해당 커맨드를 시프트시킬 때 필요한 내부클럭도 DLL 지연시켜 제공한다.
이후, 시프트 레지스터(430)는 제어정보에 따라, DLL 지연된 해당 커맨드를 시프트시킨다(S603).
이러한 과정을 통해, 동작 타이밍 제어 장치는 터미네이션 동작에 필요한 타이밍을 제어할 수 있다.
본 발명의 실시예는 데이터 경로 지연정보와 레이턴시 정보를 통해 생성된 제어정보를 이용하여 해당 커맨드를 시프트시키고, DLL 지연시켜 터미네이션 동작을 위한 타이밍을 제어하도록 하는 효과를 얻을 수 있다.
또한, 본 발명의 실시예는 반도체 메모리의 동작 초기에 데이터 경로 지연정보를 미리 계산하므로 계속적인 카운터 동작이 요구되지 않아 파워소비를 감소시키고, 필요한 제어블록을 제거하여 면적효율을 향상시키는 효과를 얻을 수 있다.
또한, 본 발명의 실시예는 도메인 크로싱 블록에 의한 면적을 반도체 메모리에 확보하지 않더라도, 동작 타이밍을 제어할 수 있는 효과를 얻을 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으 나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 반도체 메모리의 동작 타이밍 제어 장치에 대한 구성도,
도 2a 및 도 2b는 상기 도 1의 시프트 레지스터(130)에 대한 일실시예 구성도,
도 3은 ODT 동작의 타이밍을 결정하는 과정에 대한 설명도,
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리의 동작 타이밍 제어 장치에 대한 구성도,
도 5는 상기 도 1에 따른 반도체 메모리의 레이턴시 타이밍 제어 방법에 대한 일실시예 흐름도,
도 6은 상기 도 4에 따른 반도체 메모리의 레이턴시 타이밍 제어 방법에 대한 다른 실시예 흐름도이다.
* 도면의 주요 부분에 대한 부호의 설명
110, 410 : 데이터 경로 지연부
120, 420 : 레이턴시 처리부
130, 430 : 시프트 레지스터
140, 440 : DLL 지연부

Claims (15)

  1. 삭제
  2. 삭제
  3. 데이터 경로 지연정보 및 레이턴시 정보에 기초하여 제어정보를 생성하기 위한 제어정보 생성부; 및
    동작 타이밍을 제어할 수 있도록, 지연된 커맨드를 상기 제어정보에 따라 시프트시켜 출력하기 위한 레지스터를 포함하고,
    상기 제어정보 생성부는,
    데이터 경로에 의한 지연정도를 모델링한 지연회로의 지연량을 클록수 정보를 기준으로 계산하여 상기 데이터 경로 지연정보를 생성하기 위한 데이터 경로 지연부; 및
    모드 레지스터 셋으로부터 해당 커맨드에 필요한 상기 레이턴시 정보를 제공하기 위한 레이턴시 처리부를 포함하는
    반도체 메모리의 동작 타이밍 제어 장치.
  4. 제 3 항에 있어서,
    해당 커맨드를 지연고정루프(DLL)의 가변지연량만큼 지연시켜 상기 레지스터 수단에 제공하기 위한 DLL 지연부를 더 포함하는
    반도체 메모리의 동작 타이밍 제어 장치.
  5. 삭제
  6. 제 3 항에 있어서,
    상기 레이턴시 정보는, 해당 커맨드에 따라 카스 레이턴시(CAS latency) 또는 카스 라이트 레이턴시(CAS WRITE latency) 중 어느 하나로 결정되는
    반도체 메모리의 동작 타이밍 제어 장치.
  7. 제 4 항에 있어서,
    상기 데이터 경로 지연부는,
    상기 DLL 지연부에 포함되어 하나의 블록 형태로 구성되는
    반도체 메모리의 동작 타이밍 제어 장치.
  8. 제 3 항에 있어서,
    상기 레지스터는,
    상기 제어정보에 따라, 해당 커맨드의 입력을 제어하여 시프트시킨 후 출력하거나 미리 시프트된 해당 커맨드의 출력을 제어하여 출력하는
    반도체 메모리의 동작 타이밍 제어 장치.
  9. 제 3 항에 있어서,
    상기 레지스터는,
    해당 커맨드가 입력됨에 따라 내부클럭이 입력되어 동작되는
    반도체 메모리의 동작 타이밍 제어 장치.
  10. 삭제
  11. 삭제
  12. 데이터 경로 지연정보 및 레이턴시 정보에 기초하여 제어정보를 생성하는 단계; 및
    동작 타이밍을 제어할 수 있도록, 지연된 커맨드를 상기 제어정보에 따라 시프트시켜 출력하는 단계를 포함하고,
    상기 데이터 경로 지연정보는, 데이터 경로에 의한 지연정도를 모델링한 지연회로의 지연량을 클럭수 정보를 기준으로 계산되고,
    상기 레이턴시 정보는, 해당 커맨드에 따라 모드 레지스터 셋으로부터 제공되는
    반도체 메모리의 동작 타이밍 제어 방법.
  13. 제 12 항에 있어서,
    상기 출력하는 단계는,
    해당 커맨드를 지연고정루프(DLL)의 가변지연량만큼 지연시는 단계를 포함하는
    반도체 메모리의 동작 타이밍 제어 방법.
  14. 삭제
  15. 제 12 항에 있어서,
    상기 레이턴시 정보는, 해당 커맨드에 따라 카스 레이턴시(CAS latency) 또는 카스 라이트 레이턴시(CAS WRITE latency) 중 어느 하나로 결정되는
    반도체 메모리의 동작 타이밍 제어 방법.
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