KR100985410B1 - 반도체 장치 - Google Patents

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Abstract

본 발명은 기준클럭신호와 피드백클럭신호의 위상 차이를 검출하여 이에 대응하는 지연제어신호를 생성하고, 상기 지연제어신호에 대응하는 시간만큼 상기 기준클럭신호를 지연하여 내부클럭신호를 생성하며, 상기 내부클럭신호에 실제 클럭/데이터 경로의 지연을 반영한 상기 피드백클럭신호를 생성하기 위한 내부클럭신호 생성수단과, 외부클럭신호에 동기화된 락킹완료정보에 응답하여 상기 기준클럭신호와 상기 피드백클럭신호 사이의 지연 정도를 계산한 지연측정 값과 카스 레이턴시 값에 대응하는 시점에, 상기 외부클럭신호에 동기화된 읽기명령신호를 상기 내부클럭신호에 동기화시켜 레이턴시신호로서 생성하기 위한 레이턴시 생성수단, 및 상기 읽기명령신호와 상기 레이턴시신호에 응답하여 상기 외부클럭신호를 바탕으로 생성되는 상기 기준클럭신호의 활성화를 제어하기 위한 입력제어수단을 구비하는 반도체 장치를 제공한다.
Figure R1020080137382
레이턴시 신호, 도메인 크로싱, 읽기 명령

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 외부 클럭신호에 동기화되어 인가되는 읽기명령신호을 카스 레이턴시 정보에 따라 내부 클럭신호에 동기화시켜 레이턴시 신호로 출력하는 레이턴시신호 생성회로와, 외부 클럭신호를 입력받아 반도체 장치의 내부 지연시간을 보상하여 내부 클럭신호를 출력하는 내부 클럭신호 생성회로에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 장의의 경우 외부 클럭신호를 입력받아 내부 클럭신호를 생성하고 이를 반도체 장치 내에 여러 가지 동작 타이밍을 맞추기 위한 기준(reference)로 사용하고 있다. 그래서, 반도체 장치 내부에는 내부 클럭신호를 생성하기 위한 내부 클럭신호 생성회로가 구비된다. 일반적으로, 외부 클럭신호와 내부 클럭신호 사이에는 반도체 장치의 내부 지연으로 인한 스큐(skew)가 발생하기 때문에, 내부 클럭신호 생성회로는 외부 클럭신호를 입력받아 반도체 장치의 내부 지연시간을 보상하여 내부 클럭 신호를 출력한다. 이러한 내부 클럭신호 생성회로에는 대표적으로 위상 고정 루프(Phase Locked Loop : PLL)와 지연 고정 루프(Delay Locked Loop : DLL)등이 있다.
한편, 반도체 장치는 외부 클럭신호에 동기화된 읽기 명령을 인가받고, 내부 클럭신호에 응답하여 내부에 저장된 데이터를 외부로 출력한다. 즉, 반도체 장치 내부에서는 데이터를 출력하는데 있어서 외부 클럭신호가 아닌 내부 클럭신호를 이용한다. 때문에, 읽기 동작에는 외부 클럭신호에 동기화된 읽기 명령를 내부 클럭신호로 동기화시키는 동작을 수반해야 한다. 즉, 읽기 명령 입장에서 동기화되는 클럭신호가 외부 클럭신호에서 내부 클럭신호로 바뀌는 것이다. 이와 같이 동기화 대상이 되는 신호가 어떤 클럭신호에서 다른 클럭신호로 바뀌는 것을 "도메인 크로싱(domain crossing)"이라 한다.
반도체 장치 내에는 이러한 도메인 크로싱 동작을 수행하기 위한 여러 가지 회로가 구비되어 있으며, 이러한 회로 중에는 레이턴시 생성회로가 있다. 레이턴시 생성회로는 외부 클럭신호에 동기화되어 전달된 읽기 명령을 내부 클럭신호에 동기화시켜 레이턴시 신호로서 출력한다. 이때, 도메인 크로싱 동작이 완료된 레이턴시 신호는 카스 레이턴시(CAS Latency, CL) 정보를 포함하고 있다. 반도체 장치는 레이턴시 신호를 이용하여 출력될 데이터가 읽기 명령 이후 원하는 시점에 마치 외부 클럭신호에 동기화되어 출력될 수 있도록 동작하는데, 여기서 카스 레이턴시는 외부 클럭신호의 한 주기를 단위 시간으로 읽기 명령이 인가되는 시점에서 데이터가 출력되어야 하는 시점까지의 시간 정보를 가지고 있다. 일반적으로 카스 레이턴시 는 반도체 장치 내에 구비되는 모드 레지스터 셋(mode register set)에 저장되어 있다.
도 1 은 기존의 내부클럭신호 생성회로인 지연 고정 루프(DLL)를 설명하기 위한 블록도이다.
도 1 을 참조하면, 지연 고정 루프는 위상비교부(110)와, 제어신호 생성부(130)와, 가변지연부(150), 및 지연복제 모델링부(170)를 구비한다.
위상비교부(110)는 외부 클럭신호(CLK_EXT)와 피드백 클럭신호(CLK_FED)의 위상을 비교하여 검출신호(DET)를 출력하기 위한 것으로, 예컨대 외부 클럭신호(CLK_EXT)를 기준으로 피드백 클럭신호(CLK_FED)의 위상이 뒤서는 경우 검출신호(DET)는 논리'하이(high)'가 되고, 외부 클럭신호(CLK_EXT)를 기준으로 피드백 클럭신호(CLK_FED)의 위상이 앞서는 경우 검출신호(DET)는 논리'로우(low)'가 된다.
제어신호 생성부(130)는 검출신호(DET)에 응답하여 지연제어신호(CTR_DLY)를 생성한다. 여기서, 지연제어신호(CTR_DLY)는 n(여기서, n 은 자연수) 개로 구성되며, 가변지연부(150)에 구비되는 단위 지연 셀(unit delay cell)의 개수에 대응된다.
가변지연부(150)는 지연제어신호(CTR_DLY)에 따라 외부 클럭신호(CLK_EXT)를 지연하여 DLL 클럭신호(CLK_DLL)를 출력한다. 가변지연부(150)는 다수의 단위 지연 셀을 구비하며, 각각의 단위 지연 셀은 해당하는 지연제어신호(CTR_DLY)에 응답하여 인에이블(enable)된다. 그래서, 인에이블된 단위 지연 셀의 개수에 따라 외부 클럭신호(CLK_EXT)의 지연 정도가 결정된다.
지연복제 모델링부(170)는 가변지연부(150)에서 출력되는 DLL 클럭신호(CLK_DLL)에 실제 클럭/데이터의 지연을 반영하여 피드백 클럭신호(CLK_FED)를 생성한다. 일반적으로 지연복제 모델링부(170)는 DLL 클럭신호(CLK_DLL)가 전달되는 경로의 회로와 동일하게 구성된다.
위와 같은 구성을 가지는 지연 고정 루프는 외부 클럭신호(CLK_EXT)와 피드백 클럭신호(CLK_FED)가 동일한 위상을 가지도록 동작을 수행한다. 여기서, 외부 클럭신호(CLK_EXT)와 피드백 클럭신호(CLK_FED)의 위상이 동일해 지는 것을 일반적으로 "락킹(locking)"이라 한다. 락킹이 완료된 DLL 클럭신호(CLK_DLL)는 이후 데이터를 동기화시키는데 사용되며 DLL 클럭신호(CLK_DLL)에 동기화되어 출력된 데이터는 마치 외부 클럭신호(CLK_DLL)에 동기화되어 출력되는 것처럼 보인다.
도 2 는 기존의 레이턴시신호 생성회로를 설명하기 위한 블록도이다.
도 2 를 참조하면, 레이턴시신호 생성회로는 카운터 리셋신호 생성부(210)와, 초기화부(220)와, DLL클럭 카운팅부(230)와, OE용 지연복제 모델링부(240)와, 외부클럭 카운팅부(250), 카운팅 값 래칭부(260), 및 카운팅 값 비교부(270)를 구비하고 있다.
카운터 리셋신호 생성부(210)는 레이턴시 리셋신호(RSTb)를 DLL 클럭신호(CLK_DLL)에 동기화시켜 DLL클럭 카운팅부(230)를 리셋(reset)시키기 위한 DLL 클럭카운터 리셋신호(RSTb_DLL)를 생성한다. 여기서, 레이턴시 리셋신호(RSTb)는 외부 명령신호인 칩 셀렉트(Chip Select, /CS) 신호와, 로우 어드레스 스트로 브(Row Address Strobe, /RAS) 신호와, 컬럼 어드레스 스트로브(Colunm Address Strobe, /CAS) 신호, 및 라이트 인에이블(Write Enable, /WE) 신호를 디코딩(decoding)하여 활성화되거나 지연 고정 루프(도 1 참조)의 락킹 동작 완료 시점 등에서 활성화된다.
초기화부(220)는 카스 레이턴시(CL)에 대응하는 초기 카운팅 값(INT<0:2>)을 DLL클럭 카운팅부(230)에 제공한다. 여기서, 초기 카운팅 값(INT<0:2>)은 3 비트(bit)의 코드 신호를 일례로 들었다. 아래 [표 1]에는 카스 레이턴시(CL) 3 에서 카스 레이턴시(CL) 6 에 대응하여 초기화부(220)에 설정되는 초기 카운팅 설정 값과 그에 대응하여 초기화부(220)에서 출력되는 초기 카운팅 값(INT<0:2>)이 나타나 있다.
CL 초기 카운팅 설정 값 INT<2> INT<1> INT<0>
3
4
5
6		 5
4
3
2		 1
1
0
0		 0
0
1
1		 1
0
1
0
DLL클럭 카운팅부(230)는 DLL 클럭카운터 리셋신호(RSTb_DLL)에 응답하여 리셋(reset)되고, 초기화부(220)의 출력신호(INT<0:2>)에 대응하는 초기 카운팅 값에서부터 DLL 클럭신호(CLK_DLL)를 카운팅한다. 즉, DLL클럭 카운팅부(230)는 카스 레이턴시(CL)에 따라 설정된 초기 카운팅 값에서부터 DLL 클럭신호(CLK_DLL)를 카운팅한 DLL클럭 카운팅 값(CNT_DLL<0:2>)을 생성한다. 예컨데, 카스 레이턴시(CL)에 따라 초기 카운팅 값(INT<0:2>)이 4 로 설정되면, DLL클럭 카운팅부(230)는 DLL 클럭신호(CLK_DLL)에 응답하여 4 에서부터 카운팅되는 DLL클럭 카운팅 값(CNT_DLL<0:2>)을 출력한다.
OE용 지연복제 모델링부(240)는 DLL 클럭신호(CLK_DLL)와 외부 클럭신호(CLK_EXT) 사이의 지연 정도를 모델링(modeling)한 것으로, DLL 클럭카운터 리셋신호(RSTb_DLL)를 지연시켜 외부 클럭카운터 리셋신호(RSTb_EXT)를 생성한다. 여기서, 외부 클럭카운터 리셋신호(RSTb_EXT)는 외부 클럭신호(CLK_EXT)에 동기화되어 출력된다.
외부클럭 카운팅부(250)는 외부 클럭카운터 리셋신호(RSTb_EXT)에 응답하여 카운팅 동작을 수행한다. 즉, 외부 클럭카운터 리셋신호(RSTb_EXT)에 따라 외부 클럭신호(CLK_EXT)에 응답하여 카운팅되는 외부클럭 카운팅 값(CNT_EXT<0:2>)을 출력한다. 외부클럭 카운팅부(250)는 DLL클럭 카운팅부(230)와 달리 초기 카운팅 값이 0 으로 셋팅된다. 다시 말하면, 외부클럭 카운팅부(250)는 외부 클럭카운터 리셋신호(RSTb_EXT)에 따라 인에이블된 이후 외부 클럭신호(CLK_EXT)에 응답하여 0 에서부커 카운팅되는 외부클럭 카운팅 값(CNT_EXT<0:2>)을 출력한다.
카운팅 값 래칭부(260)는 읽기명령신호(RD_EN)에 응답하여 외부클럭 카운팅 값(CNT_EXT<0:2>)을 래칭(latching)하고, 래칭된 외부클럭 카운팅 값(LAT_CNT<0:2>)으로서 출력한다. 여기서, 읽기명령신호(RD_EN)는 외부 클럭신호(CLK_EXT)에 동기화되어 인가되는 읽기 명령에 응답하여 활성화되는 펄스(puls) 신호이다.
카운팅 값 비교부(270)는 DLL클럭 카운팅 값(CNT_DLL<0:2>)과 래칭된 외부클럭 카운팅 값(LAT_CNT<0:2>)을 비교하여 두 값이 동일해 지는 시점에 활성화되는 레이턴시 신호(LTC)를 출력한다. 여기서, 레이턴시 신호(LTC)는 DLL 클럭신호(CLK_DLL)에 동기화되며, 카스 레이턴시(CL) 정보를 포함하게 된다. 다시 말하면, 레이턴시 신호(LTC)는 외부 클럭신호(CLK_EXT)에 동기화되어 인가된 읽기 명령이 카스 레이턴시(CL)에 대응하여 DLL 클럭신호(CLK_DLL)에 동기화된 신호로서, 읽기 명령이 도메인 크로싱된 결과물이다. 이렇게 생성된 레이턴시 신호(LTC)는 이후 버스트 랭스(burst length) 정보와 함께 데이터를 출력하는데 이용된다.
도 3 은 도 2 의 레이턴시신호 생성회로의 동작 타이밍을 설명하기 위한 파형도이다. 설명의 편의를 위해 카스 레이턴시(CL)가 4 인 경우를 "CL4"로 도시하고, 카스 레이턴시(CL)가 5 인 경우를 "CL5"로 도시하며, 카스 레이턴시(CL)가 6 인 경우를 "CL6"으로 도시한다.
우선, 카스 레이턴시(CL)가 4 인 경우(CL4)를 살펴보도록 한다.
초기화부(220)의 초기 카운팅 값은 [표 1]에 따라 4 로 설정된다. 이어서, DLL 클럭카운터 리셋신호(RSTb_DLL)가 논리'하이'로 천이하면 DLL클럭 카운팅부(230)는 DLL 클럭신호(CLK_DLL)에 응답하여 초기 카운팅 값인 4 에서부터 카운팅되는 DLL클럭 카운팅 값(CNT_DLL<0:2>)을 출력한다.
한편, OE용 지연복제 모델링부(240)는 DLL 클럭카운터 리셋신호(RSTb_DLL)에 지연시간(D)을 반영하여 외부 클럭카운터 리셋신호(RSTb_EXT)를 출력한다. 이어서, 외부 클럭카운터 리셋신호(RSTb_EXT)가 논리'하이'로 천이하면 외부클럭 카운팅부(250)는 외부 클럭신호(CLK_EXT)에 응답하여 0 에서부터 카운팅되는 외부클럭 카운팅 값(CNT_EXT<0:2>)을 출력한다.
이때, 읽기 명령(RD)이 인가되어 읽기명령신호(RD_EN)가 활성화되면 카운팅 값 래칭부(260)는 외부클럭 카운팅 값(CNT_EXT<0:2>)인 3 을 래칭된 외부클럭 카운팅 값(LAT_CNT<0:2>)으로 출력한다. 카운팅 값 비교부(270)는 DLL클럭 카운팅 값(CNT_DLL<0:2>)과 래칭된 외부클럭 카운팅 값(LAT_CNT<0:2>)을 비교하여 두 값이 동일해지는 시점, 즉 DLL클럭 카운팅 값(CNT_DLL<0:2>)이 3 이 되는 시점에 레이턴시 신호(LTC)를 활성화시킨다. 반도체 장치는 이렇게 활성화된 레이턴시 신호(LTC)를 가지고 외부 클럭신호(CLK_EXT)의 4 시점에 데이터를 출력한다.
다음으로, 카스 레이턴시(CL)가 5 인 경우(CL5)는 DLL 클럭신호(CLK_DLL)의 4 시점에 레이턴시 신호(LTC)가 활성화되고, 이를 레이턴시 신호(LTC)를 이용하여 외부 클럭신호(CLK_EXT)의 5 시점에 데이터를 출력한다. 마지막으로, 카스 레이턴시(CL)가 6 인 경우(CL6)는 DLL 클럭신호(CLK_DLL)의 5 시점에 레이턴시 신호(LTC)가 활성화되고, 이 레이턴시 신호(LTC)를 이용하여 외부 클럭신호(CLK_EXT)의 6 시점에 데이터를 출력한다.
한편, 요즈음 반도체 장치는 고속화, 저전력화, 소형화를 이루기 위한 방향으로 발전하고 있다. 하지만, 기존의 반도체 장치는 이러한 발전 방향에 있어서 아래와 같은 문제점이 있다.
우선, 반도체 장치의 동작 주파수가 높아짐에 따라 카스 레이턴시(CL)가 커지는 것은 필연적이다. DLL클럭 카운팅부(230)와 외부클럭 카운팅부(250)를 구성하는 카운터 회로의 경우 카스 레이턴시(CL)에 대응하여 설계되기 때문에, 카스 레이턴시(CL)가 커지면 카운터 회로 역시 크게 설계되어야 한다. 또한, 카운터에 따라 카운팅 값 비교부(270)를 구성하는 비교 회로도 크게 설계되어야 한다. 즉, 이에 따라 반도체 장치의 칩 크기가 커지는 문제점이 발생한다.
또한, 4 비트 카운터 회로가 3 비트 카운터 회로 보다 동작 속도가 느린 것을 감안해 볼 때, 카스 레이턴시(CL)가 커짐에 따라 카운터 회로의 동작 속도도 느려지게 된다. 이어서, 비교 회로 역시 비교하는 비트 수가 많아 질수록 속도가 느려지게 된다. 즉, 이에 따라 반도체 장치의 데이터 처리 속도가 느려지는 문제점이 발생한다.
그리고, 기존의 레이턴시신호 생성회로는 읽기명령신호(RD_EN)가 활성화되는 시점에 외부클럭 카운팅 값(CNT_EXT<0:2>)을 래칭하는 구조이기 때문에, DLL클럭 카운팅부(230)와 외부클럭 카운팅부(250)는 적어도 읽기명령신호(RD_EN)가 활성화되기 전까지 리셋 동작 및 카운팅 동작을 수행하여야 한다. 즉, 읽기명령신호(RD_EN)가 활성화되기 전까지 외부 클럭신호(CLK_EXT)를 입력받는 외부클럭 카운팅부(250)와 DLL 클럭신호(CLK_DLL)를 입력받는 DLL클럭 카운팅부(230)는 계속적으로 카운팅 동작을 수행하여야 한다. 이는 반도체 장치로 읽기 명령(RD)이 인가되기 전까지 계속적인 전력소모가 발생하는 것을 의미한다. 이러한 측면에서 지연 고정 루프(DLL, 도 1 참조)를 살펴보면, 지연 고정 루프(DLL) 역시 레이턴시신호 생성회로의 원활한 동작을 위한 DLL 클럭신호(CLK_DLL)를 항상 생성하여야 하며, 이는 지연 고정 루프(DLL)도 계속적인 전력소모가 발생하는 것을 의미한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 지연 고정 루프에서 반영되는 지연 정도를 측정하여 읽기명령신호에 반영하고 이를 이용하여 카스 레이턴시에 대응되는 레이턴시 신호를 생성할 수 있는 레이턴시신호 생성회로와, 이 레이턴시신호 생성회로에 인가되는 내부 클럭신호를 읽기 명령과 레이턴시 신호에 대응하여 제어할 수 있는 지연 고정 루프를 구비하는 반도체 장치를 제공하는데 그 목적이 있다.
또한, 본 발명은 지연측정모드시 지연 고정 루프의 지연 정도를 측정하고, 노말모드시 읽기 명령에 지연측정모드에서 측정된 값을 반영하여 레이턴시 신호를 생성할 수 있는 방법을 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 장치는, 기준클럭신호와 피드백클럭신호의 위상 차이를 검출하여 이에 대응하는 지연제어신호를 생성하고, 상기 지연제어신호에 대응하는 시간만큼 상기 기준클럭신호를 지연하여 내부클럭신호를 생성하며, 상기 내부클럭신호에 실제 클럭/데이터 경로의 지연을 반영한 상기 피드백클럭신호를 생성하기 위한 내부클럭신호 생성수단; 외부클럭신호에 동기화된 락킹완료정보에 응답하여 상기 기준클럭신호와 상기 피드백클럭신호 사이의 지연 정도를 계산한 지연측정 값과 카스 레이턴시 값에 대응하는 시점에, 상기 외부클럭신호에 동기화된 읽기명령신호를 상기 내부클럭신호에 동기화시켜 레이턴시신호로서 생성하기 위한 레이턴시 생성수단; 및 상기 읽기명령신호와 상기 레이턴시신호에 응답하여 상기 외부클럭신호를 바탕으로 생성되는 상기 기준클럭신호의 활성화를 제어하기 위한 입력제어수단을 구비한다.
본 발명에 따른 반도체 장치는 지연 고정 루프의 락킹 동작 완료시 지연 고정 루프에서 반영되는 여러 가지 지연 정도를 측정하고 이를 읽기명령신호에 반영하여 카스 레이턴시에 대응되는 레이턴시 신호를 생성할 수 있다. 특히, 본 발명에 따른 레이턴시신호 생성회로는 기존과 다르게 읽기 명령이 인가되기 전에 카스 레이턴시에 대응하는 레이턴시 신호를 설정할 수 있다. 이러한 본 발명에 따른 레이턴시신호 생성회로는 기존에 카스 레이턴시에 따라 필연적으로 설계가 바뀌면서 여러 가지 문제를 야기했던 카운터 회로와 비교 회로를 설계하지 않아도 카스 레이턴시에 대응하는 레이턴시 신호를 생성할 수 있기 때문에, 고속화, 저전력화, 및 소형화를 이루기 위한 발전 방향에 적합할 수 있다. 또한, 본 발명에 따른 지연 고정 루프는 원하는 구간에서만 인에이블됨으로써, DLL 클럭신호를 생성하는데 소모되는 전력을 최소화하는 것이 가능하다.
본 발명은 지연 고정 루프에서 반영되는 여러 가지 지연 정도를 측정하여 읽기명령신호 이전에 카스 레이턴시에 대응하는 레이턴시 신호를 선택할 수 있음으로 써, 읽기 명령이 인가되기 전에 소모되는 전력을 최소화할 수 있는 효과를 얻을 수 있다.
또한, 본 발명은 원하는 구간에서만 지연 고정 루프를 인에이블함으로써, DLL 클럭신호를 생성하는데 소모되는 전력을 최소화할 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4 는 본 발명에 따른 반도체 장치의 레이턴시신호 생성회로를 설명하기 위한 블록도이다.
도 4 를 참조하면, 레이턴시신호 생성회로는 외부 클럭신호(CLK_EXT)에 동기화된 락킹완료신호(DLL_LOC)에 응답하여 기준 클럭신호(CLK_REF, 도 13 참조)와 피드백 클럭신호(CLK_FED, 도 13 참조) 사이의 지연 정도를 계산한 지연측정 값(DLY_MS<0:2>)과 카스 레이턴시(CL)에 대응하는 값을 연산하고, 이에 대응하는 시점에 외부 클럭신호(CLK_EXT)에 동기화된 읽기명령신호(RD_EN15)를 DLL 클럭신호(CLK_DLL)에 동기화시켜 레이턴시 신호(LTC)로서 생성하기 위한 것으로, 선택출력부(410)와, 가변지연부(430)와, 지연시간측정부(450), 및 레이턴시신호 출력부(470)를 구비할 수 있다.
선택출력부(410)는 읽기명령신호(RD_EN)와 락킹완료신호(DLL_LOC)를 외부 클럭신호(CLK_EXT)에 동기화시켜 노말모드와 지연측정모드에 따라 선택적으로 출력할 수 있다. 여기서, 노말모드는 이후에 설명할 지연 고정 루프(DLL)의 락킹 이후 읽기 명령이 인가되어 읽기 동작을 수행할 수 있는 모드를 의미한다. 그리고, 지연측정모드는 락킹 이후 읽기 명령이 인가되기 이전에 지연 고정 루프(DLL)에서 반영되는 여러 가지 지연 정도를 측정하여 지연측정 값(DLY_MS<0:2>)을 생성하고, 해당 레이턴시 신호(LTC)를 선택할 수 있는 모드를 의미한다. 이어서, 락킹완료신호(DLL_LOC)는 지연 고정 루프(DLL)의 락킹 완료시 활성화되는 신호이고, 모드선택신호(MOD)는 노말모드 또는 지연측정모드를 선택하기 위한 신호이다. 락킹완료신호(DLL_LOC)와 모드선택신호(MOD)는 논리 레벨 값을 가질 수 있다.
도 5 는 도 4 의 선택출력부(410)를 설명하기 위한 도면이다.
도 5 를 참조하면, 선택출력부(410)는 읽기명령신호 동기화부(510)와, 락킹완료신호 동기화부(530), 및 다중화부(550)를 구비할 수 있다.
읽기명령신호 동기화부(510)는 노말모드에서 읽기명령신호(RD_EN)를 외부 클럭신호(CLK_EXT)에 동기화시켜 동기화된 읽기명령신호(RD_EN15)를 출력하기 위한 것으로, 제1 디 플립플롭(512)과 래칭부(514)를 구비할 수 있다.
여기서, 제1 디 플립플롭(512)은 읽기명령신호(RD_EN)를 외부 클럭신호(CLK_EXT)에 동기화시켜 출력하기 위한 것으로, 클럭신호에 응답하여 동작하는 디 플립 플롭 회로(D Flip Flop circuit, DFF)로 설계될 수 있다. 래칭부(514)는 제1 디 플립플롭(512)의 출력신호를 입력받고 외부 클럭신호(CLK_EXT)에 응답하여 동기화된 읽기명령신호(RD_EN15)를 출력하기 위한 것으로, 클럭신호에 응답하여 동작하는 래치 회로(latch circuit)로 설계될 수 있다. 참고로, 노말모드시 동기화된 읽기명령신호(RD_EN15)는 도 4 의 가변지연부(430)를 거쳐 레이턴시신호 출력부(470)에서 DLL 클럭신호(CLK_DLL)의 라이징 에지(rising edge)에 동기화되어야 하기 때문에, 래칭부(514)는 제1 디 플립플롭(512)의 출력신호(RD_EN1)를 외부 클럭신호(CLK_EXT)의 폴링 에지(falling edge)에 동기화시켜 출력하는 것이 바람직하다.
도 6 은 도 5 의 읽기명령신호 동기화부(510)의 동작 타이밍을 설명하기 위한 파형도로서, 외부 클럭신호(CLK_EXT)와, 읽기명령신호(RD_EN)와, 제1 디 플립플롭(512)의 출력신호(RD_EN1), 및 동기화된 읽기명령신호(RD_EN15)가 도시되어 있다.
이하, 도 5 과 도 6 을 참조하여 설명하기로 한다.
우선, 외부 클럭신호(CLK_EXT)에 동기화되어 읽기 명령(RD)이 인가되면, 읽기명령신호(RD_EN)가 활성화된다. 제1 디 플립플롭(512)은 읽기명령신호(RD_EN)를 외부 클럭신호(CLK_EXT)의 라이징 에지에 응답하여 동기화시키고, 래칭부(514)는 제1 디 플립플롭(512)의 출력신호(RD_EN1)를 외부 클럭신호(CLK_EXT)의 폴링 에지에 동기화시켜 동기화된 읽기명령신호(RD_EN15)로서 출력한다. 여기서, 읽기명령신호 동기화부(510)는 읽기명령신호(RD_EN)를 외부 클럭신호(CLK_EXT)에 안정적으로 동기화시키기 위한 구성을 가질 수 있으며, 설계에 따라 달라질 수 있다.
다시 도 5 를 참조하면, 락킹완료신호 동기화부(530)는 지연측정모드에서 락 킹완료신호(DLL_LOC)를 외부 클럭신호(CLK_EXT)에 동기화시켜 지연측정 펄스신호(PUL_MS)를 출력하기 위한 것으로, 동기화부(532)와, 펄스신호 생성부(534)를 구비할 수 있다.
동기화부(532)는 락킹완료신호(DLL_LOC)을 외부 클럭신호(CLK_EXT)에 동기화시켜 동기화된 락킹완료신호(DLL_LOC25)를 출력하기 위한 것으로, 제2 내지 제4 디 플립플롭(532_1, 532_2, 532_3)를 구비할 수 있다.
제2 디 플립플롭(532_1)은 락킹완료신호(DLL_LOC)를 외부 클럭신호(CLK_EXT)에 동기화시켜 출력할 수 있고, 제3 디 플립플롭(532_2)은 제2 디 플립플롭(532_1)의 출력신호를 외부 클럭신호(CLK_EXT)에 동기화시켜 출력할 수 있으며, 제4 디 플립플롭(532_3)은 제3 디 플립플롭(532_2)의 출력신호를 외부 클럭신호(CLK_EXT)에 동기화시켜 출력할 수 있다. 여기서, 제2 내지 제4 디 플립플롭(532_1, 532_2, 532_3)은 디 플립플롭 회로로 구성될 수 있다. 참고로, 제2 및 제3 디 플립플롭(532_1, 532_2)은 락킹완료신호(DLL_LOC)의 셋업/홀드 타임(setup/hold time)을 안정적으로 맞추어 주기 위한 것으로 설계에 따라 변형 및 생략이 가능하다.
한편, 펄스신호 생성부(534)는 락킹완료신호(DLL_LOC)를 외부 클럭신호(CLK_EXT)에 동기화시켜 생성한 동기화된 락킹완료신호(DLL_LOC25)를 입력받아 지연측정 펄스신호(PUL_MS)를 생성하기 위한 것으로, 제5 디 플립플롭(534_1)과, 펄스신호 출력부(534_2)를 구비할 수 있다.
제5 디 플립플롭(534_1)은 동기화된 락킹완료신호(DLL_LOC25)를 외부 클럭신호(CLK_EXT)에 동기화시켜 출력하기 위한 것으로, 디 플립플롭 회로로 구성될 수 있다. 이어서, 펄스신호 출력부(534_2)는 동기화된 락킹완료신호(DLL_LOC25)와 제5 디플립플롭(534_1)의 출력신호(DLL_LOC35)를 입력받아 예정된 펄스 폭을 가지는 지연측정 펄스신호(PUL_MS)를 출력하기 위한 것으로, 제5 디 플립플롭(534_1)의 출력신호(DLL_LOC35)를 입력받는 인버터(INV)와, 동기화된 락킹완료신호(DLL_LOC25)와 인버터(INV)의 출력신호를 입력받아 지연측정 펄스신호(PUL_MS)를 출력하는 논리 곱 게이트(AND)를 구비할 수 있다.
그래서, 지연측정 펄스신호(PUL_MS)는 동기화된 락킹완료신호(DLL_LOC25)에 응답하여 활성화되고, 제5 디 플립플롭(534_1)의 출력신호(DLL_LOC35)에 응답하여 비활성화된다. 즉, 지연측정 펄스신호(PUL_MS)의 펄스 폭은 동기화된 락킹완료신호(DLL_LOC25)와 제5 디 플립플롭(534_1)의 출력신호(DLL_LCO35)에 의하여 결정된다.
도 7 은 도 5 의 락킹완료신호 동기화부(530)의 동작 타이밍을 설명하기 위한 파형도로서, 외부 클럭신호(CLK_EXT)와, 락킹완료신호(DLL_LOC)와, 동기화된 락킹완료신호(DLL_LOC25)와, 제5 디 플립플롭(534_1)의 출력신호(DLL_LOC35), 및 지연측정 펄스신호(PUL_MS)가 도시되어 있다.
이하, 도 5 과 도 7 을 참조하여 설명하기로 한다.
우선, 지연 고정 루프(DLL)의 락킹 동작이 완료되면 락킹완료신호(DLL_LOC)가 논리'로우'에서 논리'하이'로 천이한다. 이에 따라 동기화된 락킹완료신호(DLL_LOC25)는 외부 클럭신호(CLK_EXT)의 폴링 에지에 응답하여 활성화되며, 이때 지연측정 펄스신호(PUL_MS)는 동기화된 락킹완료신호(DLL_LOC25)에 응답하여 논 리'하이'가 된다. 이어서, 제5 디 플립플롭(534_1)의 출력신호(DLL_LOC35)는 외부 클럭신호(CLK_EXT)의 폴링 에지에 응답하여 천이 되며, 이때 지연측정 펄스신호(PUL_MS)는 제5 디 플립플롭(534_1)의 출력신호(DLL_LOC35)에 응답하여 논리'로우'가 된다.
다시 도 5 를 참조하면, 다중화부(550)는 동기화된 읽기명령신호(RD_EN15) 또는 지연측정 펄스신호(PUL_MS)를 모드선택신호(MOD)에 따라 출력하기 위한 것으로, 다중화 회로(multiplexer circuit)로 구성될 수 있다. 그래서, 노말모드에서 예컨대, 모드선택신호(MOD)가 논리'로우'가 되면 동기화된 읽기명령신호(RD_EN15)를 제1 출력신호(OUT1)로서 출력하고, 지연측정모드에서 모드선택신호(MOD)가 논리'하이'가 되면 지연측정 펄스신호(PUL_MS)를 제1 출력신호(OUT1)로서 출력할 수 있다.
다시 도 4 를 참조하면, 가변지연부(430)는 선택출력부(410)의 제1 출력신호(OUT1)를 기준 클럭신호(CLK_REF, 도 13 참조)와 DLL 클럭신호(CLK_DLL) 사이의 지연 정도에 대응하여 지연시키기 위한 것으로, 제1 출력신호(OTU1)를 지연제어신호(CTR_DLY)에 대응하는 시간만큼 지연시켜 제2 출력신호(OUT2)로서 출력할 수 있다. 여기서, 가변지연부(430)는 도 13 에서 설명할 지연 고정 루프(DLL)의 가변지연부(1336)와 유사한 구성을 가질 수 있다. 도 4 의 가변지연부(430)와 도 13 의 가변지연부(1336)는 동일한 지연제어신호(CTR_DLY)의 제어를 받아 지연 동작을 수행하기 때문에 각각 입력되는 신호가 지연제어신호(CTR_DLY)에 대응하는 시간만큼 지연될 수 있다.
지연시간측정부(450)는 가변지연부(430)의 제2 출력신호(OUT2)를 입력받아 기준클럭신호(CLK_REF, 도 13 참조)와 피드백 클럭신호(CLK_FED, 도 13 참조) 사이의 지연 정도를 측정하여 지연측정 값(DLY_MS<0:2>)으로서 출력하기 위한 것으로, 측정용 지연복제 모델링부(452)와, 지연측정값 생성부(454)를 구비할 수 있다.
측정용 지연복제 모델링부(452)는 가변지연부(430)의 제2 출력신호(OUT2)를 DLL 클럭신호(CLK_DLL)와 피드백 클럭신호(CLK_FED) 사이의 지연 정도만큼 지연시켜 제3 출력신호(OUT3)로서 출력할 수 있다. 여기서, 측정용 지연복제 모델링부(452)는 도 13 의 지연 고정 루프(DLL)의 DLL용 지연복제 모델링부(1338)와 유사한 구성을 가지기 때문에, 가변지연부(430)의 제2 출력신호(OUT2)를 실제 클럭/데이터 경로의 지연 시간만큼 지연하여 제3 출력신호(OUT3)로서 출력할 수 있다. 측정용 지연복제 모델링부(452)는 지연측정모드에서 가변지연부(430)의 제2 출력신호(OUT2)를 입력받아도 되며, 이 경우 측정용 지연복제 모델링부(452)는 모드선택신호(MOD)를 추가로 입력받아 지연측정모드에서만 가변지연부(430)의 제2 출력신호(OTU2)를 입력받도록 설계하는 것이 가능하다.
여기서, 측정용 지연복제 모델링부(452)를 좀더 자세히 살펴보기 위하여 지연측정 값 생성부(454)에 입력되는 카운팅 클럭신호(CLK_CNT)에 대하여 알아보기로 한다. 카운팅 클럭신호(CLK_CNT)는 기준 클럭신호(CLK_REF)와 마찬가지로 외부 클럭신호(CLK_EXT)를 바탕으로 생성되는 신호이다. 만약, 카운팅 클럭신호(CLK_CNT)와 기준 클럭신호(CLK_REF)가 동일한 위상을 갖는다고 가정하면, 측정용 지연복제 모델링부(452)와 DLL용 지연복제 모델링부(1338)는 동일하게 설계되는 것이 바람직 하다. 하지만, 외부 클럭신호(CLK_EXT)는 기준 클럭신호(CLK_REF)와 카운팅 클럭신호(CLK_CNT)를 생성하는 회로에 입력되는데 까지 서로 다른 전송 라인을 거치게 되며, 이로 인하여 두 클럭신호에 스큐(skew)가 발생할 수 있다. 때문에, 측정용 지연복제 모델링부(452)는 DLL용 지연복제 모델링부(1338)에서 반영되는 지연 시간에 ±Δ(두 클럭신호 사이의 스큐)만큼을 더 반영하여 설계되는 것이 바람직하다. 본 명세서에서는 설명의 편의를 위하여 두 클럭신호 사이의 스큐를 무시하기로 한다.
지연측정값 생성부(454)는 락킹완료신호(DLL_LOC)에 대응하는 동기화된 락킹완료신호(DLL_LOC25)와 측정용 지연복제 모델링부(452)의 제3 출력신호(OUT3)에 응답하여 카운팅 클럭신호(CLK_CNT)를 카운팅하고, 이를 지연측정 값(DLY_MS<0:2>)으로서 생성할 수 있다. 여기서, 지연측정 값(DLY_MS<0:2>)은 3 비트의 코드 신호를 사용할 수 있으며, 이는 설계에 따라 달라질 수 있다. 본 발명에 따른 지연측정 값(DLY_MS<0:2>)은 지연 고정 루프(DLL)의 락킹 완료 이후에 기준 클럭신호(CLK_REF)와 피드백 클럭신호(CLK_FED) 사이의 지연 정도에 대응하는 값을 가질 수 있다. 즉, 지연측정 값(DLY_MS<0:2>)은 지연측정모드에서 동기화된 락킹완료신호(DLL_LOC25, 도 5 참조)가 가변지연부(430)와 측정용 지연복제 모델링부(452)를 거쳐 지연된 시간만큼에 대응하는 값을 가지게 된다. 다시 말하면 가변지연부(430)는 도 13 의 가변지연부(1336)와 동일한 지연 시간을 반영하고 있으며, 측정용 지연복제 모델링부(452)는 도 13 의 DLL용 지연복제 모델링부(1338)와 동일한 지연 시간을 반영하고 있기 때문에, 지연측정 값(DLY_MS<0:2>)은 기준 클럭신호(CLK_REF)와 피드백 클럭신호(CLK_FED) 사이의 지연 정도에 대응하는 값을 가지 게 된다.
도 8 은 도 4 의 지연측정값 생성부(454)를 설명하기 위한 도면이다.
도 8 을 참조하면, 지연측정값 생성부(454)는 모드신호 생성부(810)와, 지연측정값 카운팅부(830)를 구비할 수 있다.
모드신호 생성부(810)는 동기화된 락킹완료신호(DLL_LOC25)와 측정용 지연복제 모델링부(452)의 제3 출력신호(OUT3)에 응답하여 모드선택신호(MOD)를 생성하기 위한 것으로, 동기화된 락킹완료신호(DLL_LOC25)와 제2 부정 논리곱 게이트(NAND2)의 출력신호를 입력받아 모드선택신호(MOD)를 생성하기 위한 제1 부정 논리곱 게이트(NAND1)와, 제3 출력신호(OUT3)를 입력받아 반전하기 위한 인버터(INV), 및 제1 부정 논리곱 게이트(NAND1)의 출력신호와 인버터(INV)의 출력신호에 대응하여 출력하기 위한 제2 부정 논리곱 게이트(NAND2)를 구비할 수 있다.
그래서, 모드선택신호(MOD)는 동기화된 락킹완료신호(DLL_LOC25)에 응답하여 셋 상태를 유지하고, 제3 출력신호(OUT3)에 응답하여 리셋 상태가 될 수 있다. 도 7 에서 설명했듯이 동기화된 락킹완료신호(DLL_LOC25)는 락킹완료신호(DLL_LOC)를 외부 클럭신호(CLK_EXT)의 폴링 에지에 동기화된 신호이고, 도 4 에서 설명했듯이 제3 출력신호(OUT3)는 제1 출력신호(OUT1)가 가변지연부(430)와 측정용 지연복제 모델링부(452)에 대응하는 시간만큼 지연된 신호이다. 결국, 모드선택신호(MOD)의 리셋 시점은 락킹 완료 상태에서 동기화된 락킹완료신호(DLL_LOC25)가 활성화되어 가변지연부(430)를 거치고 측정용 지연복제 모델링부(452)를 거쳐 출력되는 시점이 될 수 있다.
한편, 지연측정값 카운팅부(830)는 동기화된 락킹완료신호(DLL_LOC25)와 모드선택신호(MOD)에 의하여 정의되는 구간 동안 카운팅 클럭신호(CLK_CNT)를 카운팅하기 위한 것으로, 활성화신호 생성부(832)와, 샘플링클럭 생성부(834), 및 카운팅부(836)를 구비할 수 있다.
여기서, 활성화신호 생성부(832)는 동기화된 락킹완료신호(DLL_LOC25)와 모드선택신호(MOD)에 응답하여 활성화 폭이 정의되는 측정활성화신호(EN_MS)를 생성하기 위한 것으로, 동기화된 락킹완료신호(DLL_LOC25)와 모드선택신호(MOD)를 입력받는 제1 논리 곱 게이트(AND1)를 구비할 수 있다.
샘플링클럭 생성부(834)는 측정활성화신호(EN_MS)에 응답하여 카운팅 클럭신호(CLK_CNT)를 샘플링(samping)하여 샘플링 클럭신호(CLK_SAM)로서 출력하기 위한 것으로, 측정활성화신호(EN_MS)와 카운팅 클럭신호(CLK_CNT)를 입력받는 제2 논리 곱 게이트(AND2)를 구비할 수 있다.
카운팅부(836)는 샘플링 클럭신호(CLK_SAM)에 응답하여 카운팅되는 지연측정 값(DLY_MS<0:2>)을 생성하기 위한 것으로, 클럭신호에 응답하여 카운팅 동작을 수행하는 카운터 회로(counter circuit)를 구비할 수 있다. 여기서, 카운팅부(836)는 샘플링 클럭신호(CLK_SAM)를 카운팅하여 3 비트의 지연측정 값(DLY_MS<0:2>)을 생성하는 카운터를 일례로 하였으며, 이는 측정활성화신호(EN_MS)의 활성화 구간 동안 샘플링되는 샘플링 클럭신호(CLK_SAM)를 카운팅할 수 있다. 다시 말하면, 측정활성화신호(EN_MS)의 활성화 구간은 가변지연부(430)에서 반영되는 지연 시간과 측정용 지연복제 모델링부(452)에서 반영되는 지연 시간의 합에 대응하며, 샘플링 클 럭신호(CLK_SAM)는 이 시간 동안 카운팅을 할 수 있다.
도 9 는 도 8 의 지연측정값 생성부(454)의 동작 타이밍을 설명하기 위한 파형도로서, 카운팅 클럭신호(CLK_CNT)와, 동기화된 락킹완료신호(DLL_LOC25)와, 제2 출력신호(OUT2)와, 제3 출력신호(OUT3)와, 모드선택신호(MOD)와, 측정활성화신호(EN_MS), 및 샘플링 클럭신호(CLK_SAM)가 도시되어 있다.
이하, 도 4 와 도 7 과 도 8 및 도 9 를 참조하여 지연측정값 생성부(454)의 동작 타이밍을 설명하기로 한다.
우선, 락킹완료신호(DLL_LOC, 도 7 참조)가 활성화되면 이에 따라 동기화된 락킹완료신호(DLL_LOC25)가 활성화되고, 이에 대응하는 지연측정 펄스신호(PUL_MS, 도 7 참조)가 활성화된다. 지연측정모드에서 지연측정 펄스신호(PUL_MS)는 선택출력부(410, 도 4 참조)의 제1 출력신호(OUT1)가 되고, 제1 출력신호(OUT1)는 가변지연부(430, 도 4 참조)에서 tD1 만큼 지연되어 제2 출력신호(OUT2)로서 출력되며, 제2 출력신호(OUT2)는 측정용 지연복제 모델링부(452, 도 4 참조)에서 tD2 만큼 지연되어 제3 출력신호(OUT3)로서 출력된다. 이때, 모드신호 생성부(810)는 동기화된 락킹완료신호(DLL_LOC25)에 응답하여 논리'하이'가 되고, 제3 출력신호(OUT)에 응답하여 논리'로우'가 되는 모드선택신호(MOD)를 생성한다. 참고로, 모드선택신호(MOD)의 논리'하이' 구간은 지연 고정 루프(DLL, 도 13 참조)에서 반영되는 지연 정도를 측정할 수 있는 지연측정모드이고, 논리'로우' 구간은 읽기 명령에 따른 동작을 수행할 수 있는 노말모드이다.
한편, 측정활성화신호(EN_MS)는 동기화된 락킹완료신호(DLL_LOC25)와 모드선 택신호(MOD)에 응답하여 활성화 구간이 정의된다. 즉, 동기화된 락킹완료신호(DLL_LOC25)에 응답하여 논리'하이'로 활성화되고, 모드선택신호(MOD)에 응답하여 논리'로우'로 비활성화된다. 이어서, 카운팅 클럭신호(CLK_CNT)는 샘플링클럭 생성부(834)에서 측정활성화신호(EN_MS)의 활성화 구간 동안 샘플링되어 샘플링 클럭신호(CLK_SAM)로 출력된다. 이렇게 생성된 샘플링 클럭신호(CLK_SAM)는 카운팅부(836)에서 카운팅되어 지연측정 값(DLY_MS<0:2>)으로서 출력된다. 여기서는 카운팅 클럭신호(CLK_CNT)를 3 개 샘플링한 샘플링 클럭신호(CLK_SAM)를 생성하였으며, 지연측정 값(DLY_MS<0:2>)은 3 개에 대응하는 카운팅 값을 가질 수 있다.
이후, 레이턴시신호 생성회로는 논리'로우'로 천이하는 락킹완료신호(DLL_LOC, 도 7 참조)에 응답하여 동기화된 락킹완료신호(DLL_LOC25)를 논리'로우'로 천이시키고, 이에 따라 모드선택신호(MOD)를 논리'하이'로 활성화시킴으로써, 본 발명에 따른 반도체 장치가 다시 지연측정모드에 진입하도록 할 수 있다.
다시 도 4 를 참조하면, 레이턴시신호 출력부(470)는 가변지연부(430)의 제2 출력신호(OUT2)를 DLL 클럭신호(CLK_DLL)에 동기화시키고, 지연측정 값(DLY_MS<0:2>)과 카스 레이턴시(CL)에 대응하는 레이턴시 신호(LTC)를 출력할 수 있다. 이러한, 레이턴시 신호(LTC)는 외부 클럭신호(CLK_EXT)를 기준으로 카스 레이턴시(CL)에 맞게 데이터가 출력되는 것을 보장해 줄 수 있는 신호가 된다. 여기서, 레이턴시신호 출력부(470)는 노말모드에서만 제2 출력신호(OUT2)를 입력받는 것이 바람직히다.
한편, 노말모드의 경우 읽기명령신호(RD_EN)는 선택출력부(410)에서 동기화 되어 제1 출력신호(OUT1)로서 출력될 수 있다. 즉, 도 5 에서 설명했듯이, 제1 출력신호(OUT1)로 동기화된 읽기명령신호(RD_EN15)가 출력된다. 이후, 제1 출력신호(OUT1)는 가변지연부(430)에서 tD1 만큼 지연되어 제2 출력신호(OUT2)가 될 수 있다. 여기서, tD1 만큼 지연된 제2 출력신호(OUT2)는 이후에 다시 설명하겠지만, DLL 클럭신호(CLK_DLL)의 폴링 에지 부근에 위치하게 된다. 그래서, 레이턴시신호 출력부(470)는 DLL 클럭신호(CLK_DLL)의 폴링 에지 부근에 위치한 제2 출력신호(OUT2)를 DLL 클럭신호(CLK_DLL)의 라이징 에지에 응답하여 쉬프팅하고, 이를 레이턴시 신호(LTC)로서 출력한다. 이때, 레이턴시 신호(LTC)에는 지연측정 값(DLY_MS<0:2>)이 반영되며, 카스 레이턴시(CL)에 대응하는 시점에 출력될 수 있다.
도 10 은 도 4 의 레이턴시신호 출력부(470)를 설명하기 위한 도면이다.
도 10 을 참조하면, 레이턴시신호 출력부(470)는 신호입력부(1010)와, 다수의 쉬프팅부(1030), 및 레이턴시신호 제어부(1050)를 구비할 수 있다.
신호입력부(1010)는 노말모드시 제2 출력신호(OUT2)를 입력받기 위한 것으로, 모드선택신호(MOD)를 입력받는 인버터(INV)와, 제2 출력신호(OUT2)와 인버터(INV)의 출력신호를 입력받아 제4 출력신호(OUT4)를 출력하는 논리 곱 게이트(AND)를 구비할 수 있다. 그래서, 신호입력부(1010)는 모드선택신호(MOD)에 응답하여 제2 출력신호(OUT2)를 입력받아 이에 대응하는 제4 출력신호(OUT4)를 출력할 수 있다. 여기서, 모드선택신호(MOD)는 노말모드의 경우 논리'로우'가 되고, 지연측정모드의 경우 논리'하이'가 되는 신호가 될 수 있다.
다수의 쉬프팅부(1030)는 신호입력부(1010)의 제4 출력신호(OUT4)를 DLL 클럭신호(CLK_DLL)에 응답하여 쉬프팅하기 위한 것으로, 제1 내지 제5 쉬프팅부(1030_1, 1030_2, 1030_3, 1030_4, 1030_5)를 구비할 수 있다. 제1 내지 제5 쉬프팅부(1030_1, 1030_2, 1030_3, 1030_4, 1030_5) 각각은 입력되는 신호를 DLL 클럭신호(CLK_DLL)에 응답하여 출력하기 위한 것으로, 디 플립플롭으로 구성될 수 있다. 즉, 제1 쉬프팅부(1030_1)는 DLL 클럭신호(CLK_DLL)에 응답하여 제4 출력신호(OUT4)를 제1 레이턴시 신호(LTC1)로서 출력하고, 제2 쉬프팅부(1030_2)는 제1 레이턴시 신호(LTC1)를 DLL 클럭신호(CLK_DLL)에 응답하여 제2 레이턴시 신호(LTC2)로서 출력하고, 제3 쉬프팅부(1030_3)는 제2 레이턴시 신호(LTC2)를 DLL 클럭신호(CLK_DLL)에 응답하여 제3 레이턴시 신호(LTC3)로서 출력하고, 제4 쉬프팅부(1030_4)는 제3 레이턴시 신호(LTC3)를 DLL 클럭신호(CLK_DLL)에 응답하여 제4 레이턴시 신호(LTC4)로서 출력하며, 제5 쉬프팅부(1030_5)는 제4 레이턴시 신호(LTC4)를 DLL 클럭신호(CLK_DLL)에 응답하여 제5 레이턴시 신호(LTC5)로서 출력한다.
이때, 제1 내지 제5 쉬프팅부(1030_1, 1030_2, 1030_3, 1030_4, 1030_5) 각각은 DLL 클럭신호(CLK_DLL)의 라이징 에지에 응답하여 출력하는 것이 바람직하다. 참고로, 제2 출력신호(OUT2)는 DLL 클럭신호(CLK_DLL)의 폴링 에지 부근에 위치하기 때문에, 제1 내지 제5(1030_1, 1030_2, 1030_3, 1030_4, 1030_5)에서 DLL 클럭신호(CLK_DLL)의 라이징 에지에 안정적으로 동기화시키는 것이 가능하다. 레이턴시신호 제어부(1050)에 대한 설명에 앞서, 다수의 쉬프팅부(1030)의 동작 타이밍을 살펴보기로 한다.
도 11 은 도 10 의 다수의 쉬프팅부(1030)의 동작 타이밍을 설명하기 위한 파형도로서, DLL 클럭신호(CLK_DLL)와, 제4 출력신호(OUT4), 및 제1 내지 제5 레이턴시 신호(LTC1, LTC2, LTC3, LTC4, LTC5)가 도시되어 있다.
도 10 과 도 11 을 참조하면, 제4 출력신호(OUT4)는 DLL 클럭신호(CLK_DLL)의 폴링 에지 부근에 위치할 수 있다. 이러한 제4 출력신호(OUT4)는 제1 쉬프팅부(1030_1)에서 DLL 클럭신호(CLK_DLL)의 라이징 에지에 동기화되어 제1 레이턴시 신호(LTC1)가 되고, 제1 레이턴시 신호(LTC1)는 제2 쉬프팅부(1030_2)에서 DLL 클럭신호(CLK_DLL)의 라이징 에지에 동기화되어 제2 레이턴시 신호(LTC2)가 된다. 제3 내지 제5 쉬프팅부(1030_3, 1030_4, 1030_5) 역시 각각에 입력되는 신호를 DLL 클럭신호(CLK_DLL)의 라이징 에지에 동기화시켜 제3 내지 제5 레이턴시 신호(LTC3, OE4, OE5)를 출력한다.
다시 도 10 을 참조하면, 레이턴시신호 제어부(1050)는 카스 레이턴시(CL)와 지연측정 값(DLY_MS<0:2>)에 응답하여 제1 내지 제5 쉬프팅부(1030_1, 1030_2, 1030_3, 1030_4, 1030_5)의 출력신호인 제1 내지 제5 레이턴시 신호(LTC1, LTC2, LTC3, LTC4, LTC5) 중 어느 하나를 레이턴시 신호(LTC)로서 출력하기 위한 것으로, 연산부(1052)와, 레이턴시 선택출력부(1054)를 구비할 수 있다.
연산부(1052)는 카스 레이턴시(CL)와 지연측정 값(DLY_MS<0:2>)을 연산하여 제1 내지 제5 레이턴시 신호(LTC1, OE2, OE3, OE4, OE5) 중 어느 하나를 선택하기 위한 선택신호(SEL)를 하기 위한 것으로, 카스 레이턴시(CL)에서 지연측정 값(DLY_MS<0:2>)을 뺄 수 있는 연산 회로로 설계될 수 있다. 여기서, 선택신호(SEL)는 제1 내지 제5 레이턴시 신호(LTC1, LTC2, LTC3, LTC4, LTC5)를 각각 선택할 수 있는 신호가 될 수 있으며, 이때 선택되는 레이턴시 신호는 읽기 명령 이후 카스 레이턴시(CL)에 맞게 데이터를 출력할 수 있는 반도체 장치의 읽기 동작을 보장해 줄 수 있다.
레이턴시 선택출력부(1054)는 선택신호(SEL)에 응답하여 제1 내지 제5 레이턴시 신호(LTC1, LTC2, LTC3, LTC4, LTC5) 중 어느 하나를 레이턴시 신호(LTC)로서 출력하기 위한 것으로, 멀티 플렉서 회로로 설계될 수 있다.
도 12a 와 도 12b 는 본 발명에 따른 레이턴시신호 생성회로의 간단한 동작을 설명하기 위한 파형도이다. 설명의 편의를 위하여 도 12a 와 도 12b 는 카스 레이턴시(CL)가 5 로 설정되는 경우를 일례로 들었으며, 읽기명령신호(RD_EN)가 동기화된 읽기명령신호(RD_EN15)로 되는데 소요되는 시간은 무시하기로 한다.
우선, 도 12a 는 지연측정모드에서 tD1 과 tD2 를 합한 시간이 1tCK 에 대응하며, 이에 따라 샘플링 클럭신호(CLK_SAM)는 1 번 토글링하였다고 가정하기로 한다. 이어서, 지연측정 값(DLY_MS<0:2>)은 1 번 토글링한 샘플링 클럭신호(CLK_SAM)에 대응하여 예컨대, 1 이 될 수 있다. 그래서, 연산부(1052, 도 10 참조)에서는 카스 레이턴시(CL) 5 에서 지연측정 값(DLY_MS<0:2>)인 1 을 빼는 연산을 수행하여 해당하는 선택신호(SEL)를 생성한다. 레이턴시 선택출력부(1054)는 이 선택신호(SEL)를 통해 아직 활성화되지 않은 제4 레이턴시 신호(LTC4)를 선택하여 레이턴시 신호(LTC)로서 출력한다.
이하, 도 10 과 도 12a 를 참조하면, 노말모드에서 읽기 명령(RD)이 인가되면 이에 대응하여 제1 출력신호(OUT1)가 활성화되고, 이를 tD1 만큼 지연한 제2 출력신호(OUT2)가 활성화된다. 도면에서 알 수 있듯이, 외부 클럭신호(CLK_EXT)와 DLL 클럭신호(CLK_EXT)은 tD1 만큼의 위상차이를 갖는다. 그래서, 외부 클럭신호(CLK_EXT)의 폴링 에지에 동기화된 제1 출력신호(OUT1)를 tD1 만큼 지연한 제2 출력신호(OUT2)는 DLL 클럭신호(CLK_DLL)의 폴링 에지 부근에 자연스럽게 위치할 수 있다. 이렇게 생성되는 제2 출력신호(OUT2)는 DLL 클럭신호(CLK_DLL)의 라이징 에지에 응답하여 쉬프팅된다. 이때 제2 출력신호(OUT2)는 지연측정모드에서 결정된 제4 레이턴시 신호(LTC4) 즉, DLL 클럭신호(CLK_DLL)의 4 시점에 활성화되는 제4 레이턴시 신호(LTC4)가 되고, 이 제4 레이턴시 신호(LTC4)가 곧 레이턴시 신호(LTC)가 된다. 제1 내지 제4 데이터(D0, D1, D2, D3)는 레이턴시 신호(LTC)에 응답하여 출력될 수 있다. 만약, 카스 레이턴시가 4 라면 레이턴시 신호(LTC)는 DLL 클럭신호(CLK_DLL)의 3 시점에 응답하여 활성화될 수 있다.
한편, 만약 카스 레이턴시(CL)가 5 인 상황에서 반도체 장치 내부 타이밍에 의하여 레이턴시 신호(LTC)가 카스 레이턴시(CL) 보다 예컨대 1tCK 먼저 활성화되어야 한다면, 제2 출력신호(OUT2)는 카스 레이턴시(CL) 5 에서 반도체 장치 내부 타이밍에 의한 1tCK 에 대응하는 1 값을 빼고, tD1 과 tD2 의 합인 1 을 더 뺀 만큼 쉬프팅 될 수 있다. 즉, 제2 출력신호(OUT2)는 DLL 클럭신호(CLK_DLL)의 3 시점에 응답하여 활성화되는 레이턴시 신호(LTC)가 될 수 있다.
이어서, 도 12b 는 지연측정모드에서 tD1 과 tD2 를 합한 시간이 2tCK 에 대 응하며, 이에 따라 샘플링 클럭신호(CLK_SAM)는 2 번 토글링하였다고 가정하기로 한다. 이어서, 지연측정 값(DLY_MS<0:2>)은 2 번 토글링한 샘플링 클럭신호(CLK_SAM)에 대응하여 예컨대, 2 가 될 수 있다. 그래서, 연산부(1052, 도 10 참조)에서는 카스 레이턴시(CL) 5 에서 지연측정 값(DLY_MS<0:2>)인 2 을 빼는 연산을 수행하여 해당하는 선택신호(SEL)를 생성한다. 레이턴시 선택출력부(1054)는 이 선택신호(SEL)를 통해 아직 활성화되지 않은 제3 레이턴시 신호(LTC3)를 선택하여 레이턴시 신호(LTC)로서 출력한다.
이하, 도 10 과 도 12b 를 참조하면, 노말모드에서 읽기 명령(RD)이 인가되면 이에 대응하여 제1 출력신호(OUT1)가 활성화되고, 이를 tD1 만큼 지연한 제2 출력신호(OUT2)가 활성화된다. 도면에서 알 수 있듯이, 제2 출력신호(OUT2)는 DLL 클럭신호(CLK_DLL)의 폴링 에지 부근에 자연스럽게 위치하게 된다. 이렇게 생성된 제2 출력신호(OUT2)는 DLL 클럭신호(CLK_DLL)에 응답하여 쉬프팅된다. 이때 제2 출력신호(OUT2)는 지연측정모드에서 결정된 제3 레이턴시 신호(LTC3) 즉, DLL 클럭신호(CLK_DLL)의 3 시점에 활성화되는 제3 레이턴시 신호(LTC3)가 되고, 이 제3 레이턴시 신호(LTC3)가 곧 레이턴시 신호(LTC)가 된다. 제1 내지 제4 데이터(D0, D1, D2, D3)는 레이턴시 신호(LTC)에 응답하여 출력될 수 있다.
본 발명에 따른 레이턴시신호 생성회로는 레이턴시 신호(LTC)를 생성하는데 있어서 두 가지 동작을 포함한다. 그 첫 번째는 지연측정모드에서의 동작이며, 반도체 장치는 지연측정모드를 통해 반도체 장치의 내부 지연시간을 측정하여 지연측정 값(DLY_MS<0:2>)을 생성할 수 있다. 두 번째는 노말모드에서의 동작이며, 읽기 명령(RD)을 tD1 만큼 지연함으로써 도메인 크로싱 동작을 수행하며, 지연측정모드에서 측정된 지연측정 값(DLY_MS<0:2>)과 카스 레이턴시(CL)를 연산하여 해당 카스 레이턴시(CL)에 대응하는 시점에 레이턴시 신호(LTC)를 생성할 수 있다.
기존의 레이턴시신호 생성회로의 경우 레이턴시 신호(LTC)를 생성하는데 있어서 DLL 클럭신호(CLK_DLL)가 항상 인가되어야만 했다. 즉, 언제 입력될지 모르는 읽기 명령(RD)에 대하여 DLL 클럭신호(CLK_DLL)의 카운팅 동작이 항상 이루어져야만 했다. 하지만, 본 발명에 따른 레이턴시신호 생성회로의 경우 레이턴시 신호(LTC)를 생성하는데 필요한 정보가 지연측정 값(DLY_MS<0:2>) 및 카스 레이턴시(CL)로 정의되기 때문에, DLL 클럭신호(CLK_DLL)가 항상 인가될 필요가 없다. 즉, 본 발명에 따른 지연 고정 루프(DLL)는 지연측정모드시 사용되는 지연제어신호(CTR_DLY)를 생성하기 위한 구간과, 노말모드시 읽기 명령에 대응하는 데이터가 출력되는 구간에서만 인에이블 되어도 레이턴시신호 생성회로가 동작하는데 아무런 지장이 없다.
도 13 은 도 4 의 DLL 클럭신호(CLK_DLL)를 생성하기 위한 회로를 설명하기 위한 블록도로서, 입력 제어부(1310)와, 지연 고정 루프(1330)가 도시되어 있다.
입력 제어부(1310)는 읽기명령신호(RD_EN)와 레이턴시 신호(LTC)에 응답하여 외부 클럭신호(CLK_EXT)를 바탕으로 생성되는 기준 클럭신호(CLK_REF)의 활성화를 제어할 수 있다. 즉, 읽기명령신호(RD_EN)에 응답하여 기준 클럭신호(CLK_REF)를 외부 클럭신호(CLK_EXT)에 대응하여 토글링하도록 활성화하고, 레이턴시 신호(LTC)에 응답하여 기준 클럭신호(CLK_REF)를 토글링하지 못하도록 비활성화시켜 줄 수 있다.
지연 고정 루프(1330)는 기준 클럭신호(CLK_REF)와 피드백 클럭신호(CLK_FED)의 위상 차이를 검출하여 이에 대응하는 지연제어신호(CTR_DLY)를 생성하고, 지연제어신호(CTR_DLY)에 대응하는 시간만큼 기준 클럭신호(CLK_REF)를 지연하여 DLL 클럭신호(CLK_DLL)를 생성하며, DLL 클럭신호(CLK_DLL)에 실제 클럭/데이터 경로의 지연을 반영한 피드백 클럭신호(CLK_REF)를 생성하기 위한 것으로, 위상비교부(1332)와, 제어신호 생성부(1334)와, 가변지연부(1336), 및 DLL용 지연복제 모델링부(1338)를 구비할 수 있다.
위상비교부(1332)는 기준 클럭신호(CLK_REF)와 피드백 클럭신호(CLK_FED)의 위상을 비교하여 검출신호(DET)를 출력하기 위한 것으로, 예컨대 기준 클럭신호(CLK_REF)를 기준으로 피드백 클럭신호(CLK_FED)의 위상이 뒤서는 경우 검출신호(DET)는 논리'하이'가 되고, 기준 클럭신호(CLK_REF)를 기준으로 피드백 클럭신호(CLK_FED)의 위상이 앞서는 경우 검출신호(DET)는 논리'로우'가 된다.
제어신호 생성부(1334)는 검출신호(DET)에 응답하여 지연제어신호(CTR_DLY)를 생성할 수 있다. 여기서, 지연제어신호(CTR_DLY)는 n(여기서, n 은 자연수) 개로 구성되며, 가변지연부(1336)에 구비되는 단위 지연 셀의 개수에 대응될 수 있다.
가변지연부(1336)는 지연제어신호(CTR_DLY)에 따라 기준 클럭신호(CLK_REF)를 지연하여 DLL 클럭신호(CLK_DLL)를 출력할 수 있다. 가변지연부(1336)는 다수의 단위 지연 셀을 구비하며, 각각의 단위 지연 셀은 해당하는 지연제어신호(CTR_DLY) 에 응답하여 인에이블 될 수 있다. 그래서, 인에이블된 단위 지연 셀의 개수에 따라 기준 클럭신호(CLK_REF)의 지연 정도가 결정된다.
DLL용 지연복제 모델링부(1338)는 가변지연부(1336)에서 출력되는 DLL 클럭신호(CLK_DLL)에 실제 클럭/데이터의 지연을 반영하여 피드백 클럭신호(CLK_FED)를 생성할 수 있다. DLL용 지연복제 모델링부(1338)는 DLL 클럭신호(CLK_DLL)가 전달되는 경로의 회로와 동일하게 구성될 수 있다.
본 발명에 따른 지연 고정 루프(1330)는 입력 제어부(1310)에서 활성화 여부가 제어되는 기준 클럭신호(CLK_REF)에 따라 DLL 클럭신호(CLK_DLL)를 활성화시키거나 비활성화시킬 수 있다. 이어서, 기준 클럭신호(CLK_REF)의 활성화 여부는 지연 고정 루프(1330)의 동작 여부를 의미할 수 있다.
이하, 본 발명에 따른 지연 고정 루프(1330)의 동작 구간을 알아보기로 한다.
본 발명에 따른 지연 고정 루프(1330)는 락킹 완료에 따른 지연제어신호(CTR_DLY)의 생성 구간과, 읽기 명령에 대응하여 데이터가 출력되는 구간에서 인에이블될 수 있다. 바꾸어 말하면, 이외의 구간에서는 지연 고정 루프(1330)가 동작하지 않아도 레이턴시 신호(LTC)를 생성하는데 문제가 되지 않는다. 본 발명에 따른 지연 고정 루프(1330)는 이와 같은 구간별 동작 유무에 따라 소모되는 전력을 줄여주는 것이 가능하다.
도 14 내지 도 16 은 도 13 의 입력 제어부(1310)의 다양한 실시 예를 설명하기 위한 도면이다.
도 14 를 참조하면, 입력 제어부(1310)는 활성화신호 생성부(1410)와, 클럭신호 출력부(1430)를 구비할 수 있다.
활성화신호 생성부(1410)는 읽기명령신호(RD_EN)와 레이턴시 신호(LTC)에 응답하여 활성화신호(EN)를 출력하기 위한 것으로, 선택신호 생성부(1412)와, 쉬프팅신호 생성부(1414), 및 쉬프팅 저장부(1416)를 구비할 수 있다.
여기서, 선택신호 생성부(1412)는 쉬프팅 저장부(1416)에 포함되는 제1 내지 제3 다중화부의 출력신호를 제어하기 위한 것으로, 읽기명령신호(RD_EN)를 입력받는 제1 인버터(INV1)와, 제1 인버터(INV1)의 출력신호를 입력받는 제2 인버터(INV2)를 구비할 수 있다.
쉬프팅신호 생성부(1414)는 쉬프팅 저장부(1416)에 포함되는 제1 내지 제3 플립플롭의 쉬프팅 동작을 제어하기 위한 것으로, 읽기명령신호(RD_EN)와 레이턴시 신호(LTC)를 입력받는 부정 논리합 게이트(NOR)와, 부정 논리합 게이트(NOR)의 출력신호를 입력받는 제3 인버터(INV3)를 구비할 수 있다.
쉬프팅 저장부(1416)는 선택신호 생성부(1412)의 출력신호에 의하여 출력신호가 선택되는 제1 내지 제3 다중화부(도면 부호 미도시)와, 쉬프팅신호 생성부(1414)의 출력신호에 응답하여 입력되는 신호가 쉬프팅되는 제1 내지 제3 플립플롭(도면 부호 미도시)을 구비할 수 있다. 여기서, 제1 내지 제3 다중화부는 선택신호 생성부(1412)의 출력신호에 따라 제1 또는 제2 입력단(도면 부호 미도시)에 인가된 신호를 출력할 수 있으며, 제1 내지 제3 플립플롭은 쉬프팅신호 생성부(1414)의 출력신호에 응답하여 각각에 대응하는 제1 내지 제3 다중화부의 출력신호를 저 장 및 쉬프팅할 수 있다. 여기서, 쉬프팅 저장부(1416)는 양방향 쉬프터 레지스터(bidirectional shift register)로 구성될 수 있다.
한편, 클럭신호 출력부(1430)는 제1 플립플롭에서 출력되는 활성화신호(EN)에 응답하여 외부 클럭신호(CLK_EXT)를 기준 클럭신호(CLK_REF)로서 출력하기 위한 것으로, 활성화신호(EN)와 외부 클럭신호(CLK_EXT)를 입력받는 부정 논리곱 게이트(NAND)와, 부정 논리곱 게이트(NAND)의 출력신호를 입력받아 기준 클럭신호(CLK_EXT)를 출력하기 위한 제4 인버터(INV4)를 구비할 수 있다.
이하, 입력 제어부(1310)의 간단한 동작 설명을 살펴보기로 한다. 설명의 편의를 위하여 락킹 동작과 버스트 랭스에 대응하는 다수의 데이터의 출력 동작은 고려하지 않기로 한다.
우선, 읽기명령신호(RD_EN)가 활성화되기 이전에는 활성화신호(EN)가 논리'로우'로 비활성화되며, 외부 클럭신호(CLK_EXT)를 바탕으로 토글링하는 기준 클럭신호(CLK_REF)은 토글링하지 않게 된다. 즉, 기준 클럭신호(CLK_REF)에 응답하여 DLL 클럭신호(CLK_DLL)를 생성하는 지연 고정 루프(1330, 도 13 참조)는 디스에이블(disable)된다. 이어서, 읽기명령신호(RD_EN)가 활성화되면 활성화신호(EN)가 논리'하이'로 활성화되며, 외부 클럭신호(CLK_EXT)를 바탕으로 기준 클럭신호(CLK_REF)는 토글링하게 된다. 즉, 지연 고정 루프(1330)는 인에이블(enable)되어 DLL 클럭신호(CLK_DLL)를 생성할 수 있다. 한편, 레이턴시 신호(LTC)가 논리'하이'로 활성화되면 활성화신호(EN)는 논리'로우'로 비활성화되며, 기준 클럭신호(CLK_REF)은 토글링하지 않게 된다. 즉, 지연 고정 루프(1330)는 디스에이블 될 수 있다.
참고로, 제1 내지 제3 플립플롭은 tCCD(Column address to Column address Delay)에 대응하여 입력되는 다수의 읽기 명령에 대응하는 것으로 연속적인 읽기 명령에 대응하는 개수로 설계되는 것이 바람직하다. 즉, 여기서는 읽기 명령이 3 번 들어오는 경우에 대응하는 구성이며, 마지막 읽기 명령에 대응하는 레이턴시 신호(LTC)에 응답하여 활성화신호(EN)는 논리'로우'로 비활성화된다. 또한, 여기서 레이턴시 신호(LTC)는 레이턴시신호 생성회로에서 DLL 클럭신호(CLK_DLL)가 필요 없는 구간에 대응하며 예컨대, 버스트 랭스를 고려한다면 레이턴시신호(LTC)는 이에 맞게 제어되는 것이 바람직하다. 도 15 는 예컨대 이와 같은 상황을 고려한 구성이다.
도 15 는 도 14 의 구성에 쉬프팅부(1510)가 추가로 구성되었다.
쉬프팅부(1510)는 레이턴시 신호(LTC)를 클럭신호(CLK)에 따라 쉬프팅하기 위한 것으로, 제1 내지 제3 플립플롭(1512, 1514, 1516)를 구비할 수 있다. 여기서, 제1 플리플롭(1512)는 클럭신호(CLK)에 응답하여 레이턴시 신호(LTC)를 쉬프팅하고, 제2 플립플롭(1514)은 클럭신호(CLK)에 응답하여 제1 플립플롭(1512)의 출력신호를 쉬프팅하며, 제3 플립플롭(1516)은 클럭신호(CLK)에 응답하여 제2 플립플롭(1514)의 출력신호를 쉬프팅할 수 있다. 여기서, 제3 플립플롭(1516)의 출력신호는 활성화신호(EN)를 논리'로우'로 비활성화시키기 위한 신호가 된다.
결국, 도 15 의 구성에서는 읽기명령신호(RD_EN)에 응답하여 활성화신호(EN)를 활성화시키고, 레이턴시 신호(LTC)가 활성화되고 클럭신호(CLK)가 3 번 토글링 한 이후에 활성화신호(EN)를 비활성화시킬 수 있다. 여기서, 활성화신호(EN)의 비활성화 시점은 플립플롭의 개수에 따라 달라질 수 있으며, 이는 지연 고정 루프(1330)를 디스에이블 시키고자 하는 시점에 따라 설계를 달리할 수 있다.
한편, 지연 고정 루프(1330)는 반도체 장치의 동작에 따라 락킹 완료 이후 주기적으로 업데이트(update) 동작을 수행하거나, 임의의 명령에 응답하여 업데이트 동작을 수행한다. 도 16 은 지연 고정 루프(1330)의 업데이트 동작을 고려한 구성이다.
도 16 은 도 14 의 구성에 업데이트 제어부(1610)가 추가로 구성되었다. 설명의 편의를 위하여, 읽기명령신호(RD_EN)와 레이턴시 신호(LTC)에 관련된 동작 설명은 생략하기로 한다.
업데이트 제어부(1610)는 DLL 업데이트신호(DLL_UPD)에 응답하여 DLL 시작신호(DLL_STR)를 생성하는 시작신호 생성부(1612)와, DLL 업데이트신호(DLL_UPD)에 응답하여 DLL 마침신호(DLL_END)를 생성하는 마침신호 생성부(1614)를 구비할 수 있다. 여기서, DLL 업데이트신호(DLL_UPD)는 위에서 설명한 지연 고정 루프(1330)의 주기적인 업데이트 동작이나 임의의 명령에 의한 업데이트 동작시 활성화되는 신호이다.
시작신호 생성부(1612)는 읽기명령신호(RD_EN)와 DLL 업데이트신호(DLL_UPD)를 입력받는 제1 부정 논리합 게이트(NOR1)와, 제1 부정 논리합 게이트(NOR1)의 출력신호를 입력받아 DLL 시작신호(DLL_STR)를 출력하는 제1 인버터(INV1)를 구비할 수 있다. 마침신호 생성부(1614)는 DLL 업데이트신호(DLL_UPD)를 클럭신호(CLK)에 따라 쉬프팅하기 위한 제1 내지 제3 플립플롭(1614_1, 1614_2, 1614_3)와, 레이턴시 신호(LTC)와 제3 플립플롭(1614_3)의 출력신호를 입력받는 제2 부정 논리합 게이트(NOR2), 및 제2 부정 논리합 게이트(NOR2)의 출력신호를 입력받아 DLL 마침신호(DLL_END)를 출력하는 제2 인버터(INV2)를 구비할 수 있다. 여기서, 제3 플립플롭(1614_3)의 출력신호는 활성화신호(EN)를 논리'로우'로 비활성화시키기 위한 신호가 된다.
결국, 도 16 의 구성에서는 DLL 업데이트신호(DLL_UPD)에 응답하여 활성화신호(EN)를 활성화시키고, DLL 업데이트신호(DLL_UPD)의 활성화 이후 클럭신호(CLK)가 3 번 토글링한 시점에 활성화신호(EN)를 비활성화시킬 수 있다. 마찬가지로, 활성화신호(EN)의 비활성화 시점은 플립플롭의 개수에 따라 달라질 수 있으며, 이는 지연 고정 루프(1330)를 디스에이블 시키기 위한 시점에 따라 설계를 달리할 수 있다.
전술한 바와 같이, 기존의 레이턴시신호 생성회로는 읽기 명령이 인가되기 전에 카운팅 및 비교 동작으로 인한 계속적인 전력 소모가 발생하였다. 또한, 지연 고정 루프(DLL)에서도 레이턴시신호 생성회로의 카운팅 동작시 사용되는 DLL 클럭신호(CLK_DLL)의 생성을 위하여 계속적인 전력 소모가 발생하였다. 하지만, 본 발명에 따른 레이턴시신호 생성회로는 기존에 구비되던 카운터 회로와 비교 회로 없이도 레이턴시 신호(LTC)를 생성할 수 있는 구성을 가짐으로써, 기존 레이턴시신호 생성회로에서 발생하던 문제점을 제거할 수 있다. 또한, 본 발명에 따른 레이턴시신호 생성회로는 지연측정모드를 통해 원하는 레이턴시 신호(LTC)가 미리 결정되는 구조를 가지기 때문에, DLL 클럭신호(CLK_DLL)가 인가되지 않아도 되는 구간이 확보된다. 결국, 본 발명에 따른 지연 고정 루프(1330)는 이 구간 동안 동작하지 않게 제어될 수 있음으로써, 소모되는 전력을 최소화하는 것이 가능하다.
한편, 도 11 에서 볼 수 있듯이 제4 출력신호(OUT4)와, 도 12a 및 도 12b 에서 볼 수 있듯이 제2 출력신호(OUT2)는 DLL 클럭신호(CLK_DLL)의 폴링 에지 부근에 위치할 수 있다. 때문에, DLL 클럭신호(CLK_DLL)의 폴링 에지 부근에 위치한 신호와 DLL 클럭신호(CLK_DLL)의 다음 라이징 에지 사이에는 어느 정도 마진(margin)이 생기게 된다. 여기서, 제4 출력신호(OUT4)는 가변지연부(430, 도 4 참조)의 제2 출력신호(OUT2)와 거의 동일한 신호로 볼 수 있다. 그래서, 이러한 마진에 따라 가변지연부(430)의 단위 지연량은 도 13 의 가변지연부(1336)의 단위 지연량처럼 세밀하게 설계하지 않아도 된다. 즉, 도 4 의 가변지연부(430)의 단위 지연량은 비교적 크게 설계하는 것이 가능하다. 실질적으로 도 13 의 가변지연부(1336)는 세밀하게 제어되어야 하기 때문에 매우 조밀한 단위 지연 시간을 가지며, 그 회로의 크기 또한 비교적 큰 편이다.
도 17 은 도 4 의 가변지연부(430)에 입력되는 제어신호와 관련하여 설명하기 위한 블록도이다.
도 4 와 도 17 을 참조하면, 제어신호 샘플링부(1710)는 제어신호 생성부(1334)에서 출력되는 다수의 지연제어신호(CTR_DLY)를 샘플링하여 도 4 의 가변지연부(430)를 제어하기 위한 다수의 샘플링제어신호(CTR_SAM)를 생성하기 위한 것으로, 인코딩부(1712)와 디코딩부(1714)를 구비할 수 있다. 여기서는 설명의 편의 를 위하여 다수의 지연제어신호(CTR_DLY)를 100 개로 가정하고, 샘플링제어신호(CTR_SAM)를 50 개로 가정하였으며, 100 개의 지연제어신호(CTR_DLY)를 인코딩(encoding)한 출력신호를 6 비트로 가정하였다.
인코딩부(1712)는 100 개의 지연제어신호(CTR_DLY)를 입력받아 인코딩하여 6 비트의 출력신호를 생성하고, 디코딩부(1714)는 6 비트의 출력신호를 디코딩(decoding)하여 50 개의 샘플링제어신호(CTR_SAM)를 생성할 수 있다. 즉, 도 13 의 가변지연부(1336)는 100 개의 지연제어신호(CTR_DLY)에 대응하는 단위 지연 셀을 구비하여 세밀한 지연 단위로 제어되고, 도 4 의 가변지연부(430)는 50 개의 샘플링제어신호(CTR_SAM)에 대응하는 단위 지연 셀을 구비하여 보다 큰 지연 단위로 제어될 수 있다. 즉, 도 4 의 가변지연부(430)는 도 13 의 가변지연부(1336)보다 지연시간이 큰 단위 지연 셀로 설계될 수 있다. 본 발명에 따른 반도체 장치는 이러한 설계를 통해 가변지연부(430)의 사이즈를 줄여 줄 수 있으며, 이는 곧 칩 설계시 레이아웃(chip layout)에 대한 부담을 줄여 줄 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
또한, 전술한 실시 예에서는 지연 고정 루프를 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 외부 클럭신호와 내부 클럭신호의 지연 정보를 가지는 위상 고정 루프(PLL)를 비롯한 내부 클럭신호 생성회로를 사용하는 경우에도 적용할 수 있다. 또한, 전술한 실시 예에서는 지연 고정 루프의 입력단을 제어하는 경우를 일례로 들어 설명하였으나, 본 발명은 지연 고정 루프의 구성 요소의 동작을 직접 제어하거나 DLL 클럭신호(CLK_DLL)가 출력되는 출력단을 제어하는 경우에도 적용될 수 있다.
또한, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1 은 기존의 내부클럭신호 생성회로인 지연 고정 루프(DLL)를 설명하기 위한 블록도.
도 2 는 기존의 레이턴시신호 생성회로를 설명하기 위한 블록도.
도 3 은 도 2 의 레이턴시신호 생성회로의 동작 타이밍을 설명하기 위한 파형도.
도 4 는 본 발명에 따른 반도체 장치의 레이턴시신호 생성회로를 설명하기 위한 블록도.
도 5 는 도 4 의 선택출력부(410)를 설명하기 위한 도면.
도 6 은 도 5 의 읽기명령신호 동기화부(510)의 동작 타이밍을 설명하기 위한 파형도.
도 7 은 도 5 의 락킹완료신호 동기화부(530)의 동작 타이밍을 설명하기 위한 파형도.
도 8 은 도 4 의 지연측정값 생성부(454)를 설명하기 위한 도면.
도 9 는 도 8 의 지연측정값 생성부(454)의 동작 타이밍을 설명하기 위한 파형도.
도 10 은 도 4 의 레이턴시신호 출력부(470)를 설명하기 위한 도면.
도 11 은 도 10 의 다수의 쉬프팅부(1030)의 동작 타이밍을 설명하기 위한 파형도.
도 12a 와 도 12b 는 본 발명에 따른 레이턴시신호 생성회로의 간단한 동작 을 설명하기 위한 파형도.
도 13 은 도 4 의 DLL 클럭신호(CLK_DLL)를 생성하기 위한 회로를 설명하기 위한 블록도.
도 14 내지 도 16 은 도 13 의 입력 제어부(1310)의 다양한 실시 예를 설명하기 위한 도면.
도 17 은 도 4 의 가변지연부(430)에 입력되는 제어신호와 관련하여 설명하기 위한 블록도.
* 도면의 주요 부분에 대한 부호의 설명
410 : 선택출력부 430 : 가변지연부
450 : 지연시간측정부 470 : 레이턴시신호 출력부
1310 : 입력제어부 1330 : 지연 고정 루프

Claims (25)

  1. 기준클럭신호와 피드백클럭신호의 위상 차이를 검출하여 이에 대응하는 지연제어신호를 생성하고, 상기 지연제어신호에 대응하는 시간만큼 상기 기준클럭신호를 지연하여 내부클럭신호를 생성하며, 상기 내부클럭신호에 실제 클럭/데이터 경로의 지연을 반영한 상기 피드백클럭신호를 생성하기 위한 내부클럭신호 생성수단;
    외부클럭신호에 동기화된 락킹완료정보에 응답하여 상기 기준클럭신호와 상기 피드백클럭신호 사이의 지연 정도를 계산한 지연측정 값과 카스 레이턴시 값에 대응하는 시점에, 상기 외부클럭신호에 동기화된 읽기명령신호를 상기 내부클럭신호에 동기화시켜 레이턴시신호로서 생성하기 위한 레이턴시 생성수단; 및
    상기 읽기명령신호와 상기 레이턴시신호에 응답하여 상기 외부클럭신호를 바탕으로 생성되는 상기 기준클럭신호의 활성화를 제어하기 위한 입력제어수단
    을 구비하는 반도체 장치.
  2. 제1항에 있어서,
    상기 입력제어수단은,
    상기 읽기명령신호와 상기 레이턴시신호에 응답하여 활성화 구간이 정의되는 활성화신호를 생성하기 위한 활성화신호 생성부; 및
    상기 활성화신호에 응답하여 상기 외부클럭신호를 상기 기준클럭신호로서 출 력하기 위한 클럭신호 출력부를 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 활성화신호 생성부는,
    선택 제어신호에 대응하는 신호를 쉬프팅 제어신호에 따라 쉬프팅하여 상기 활성화신호를 출력하기 위한 쉬프팅 저장부;
    상기 읽기명령신호에 응답하여 상기 선택 제어신호를 생성하기 위한 선택신호 생성부; 및
    상기 읽기명령신호와 상기 레이턴시신호에 응답하여 상기 쉬프팅 제어신호를 생성하기 위한 쉬프팅신호 생성부를 구비하는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 활성화신호는 상기 읽기명령신호에 응답하여 활성화되고 상기 레이턴시신호에 응답하여 비활성화되는 것을 특징으로 하는 반도체 장치.
  5. 제3항에 있어서,
    상기 쉬프팅신호 생성부는,
    상기 레이턴시신호를 클럭신호에 응답하여 쉬프팅하기 위한 다수의 쉬프팅부를 더 구비하는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 활성화신호는 상기 읽기명령신호에 응답하여 활성화되고 상기 다수의 쉬프팅부의 출력신호에 응답하여 비활성화되는 것을 특징으로 하는 반도체 장치.
  7. 제3항에 있어서,
    상기 선택신호 생성부와 상기 쉬프팅신호 생성부는 상기 내부클럭신호 생성수단의 업데이트 동작시 활성화되는 업데이트 제어신호를 입력받으며,
    상기 쉬프팅신호 생성부는,
    상기 업데이트 제어신호를 클럭신호에 응답하여 쉬프팅하기 위한 다수의 쉬프팅부를 더 구비하는 것을 특징으로 하는 반도체 장치.
  8. 제3항에 있어서,
    상기 쉬프팅 저장부는 양방향 쉬프터 레지스터(bidirectional shift register)를 구비하는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서,
    상기 내부클럭신호 생성수단은,
    상기 기준클럭신호와 상기 피드백클럭신호의 위상 차이를 비교하기 위한 위상비교부;
    상기 위상비교부의 출력신호에 응답하여 지연제어신호를 생성하기 위한 제어신호생성부;
    상기 기준클럭신호를 상기 지연제어신호에 대응하는 시간만큼 지연시켜 상기 내부클럭신호를 생성하기 위한 제1 가변지연부; 및
    상기 내부클럭신호에 실제 클럭/데이터 경로의 지연을 반영하여 상기 피드백 클럭신호로 출력하기 위한 제1 지연복제 모델링부를 구비하는 반도체 장치.
  10. 제1항에 있어서,
    상기 내부클럭신호 생성수단은 상기 읽기명령신호와 상기 레이턴시신호에 응답하여 인에이블 동작이 제어되는 것을 특징으로 하는 반도체 장치.
  11. 제9항에 있어서,
    상기 레이턴시 생선수단은,
    상기 읽기명령신호와 상기 락킹완료정보를 상기 외부클럭신호에 동기화시켜 노말모드와 지연측정모드에 따라 선택적으로 출력하기 위한 선택출력부;
    상기 선택출력부의 출력신호를 상기 지연제어신호에 대응하는 시간만큼 지연시켜 출력하기 위한 제2 가변지연부;
    상기 제2 가변지연부에서 반영되는 지연시간과 상기 제1 지연복제 모델링부에서 반영되는 지연시간을 측정하여 상기 지연측정 값을 생성하기 위한 지연시간 측정부; 및
    상기 제2 가변지연부의 출력신호를 상기 지연측정 값과 상기 카스 레이턴시 값에 따라 상기 내부클럭신호에 동기화시켜 상기 레이턴시신호를 출력하기 위한 레이턴시신호 출력부를 구비하는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서,
    상기 노말모드는 상기 내부클럭신호 생성수단의 락킹 동작 이후 상기 읽기명령신호가 활성화되어 읽기 동작을 수행하는 모드이고, 상기 지연측정모드는 상기 락킹 동작 이후 상기 지연측정 값을 생성하는 모드인 것을 특징으로 하는 반도체 장치.
  13. 제11항에 있어서,
    상기 선택출력부는,
    상기 노말모드에서 상기 읽기명령신호를 외부클럭신호에 동기화시켜 출력하기 위한 읽기명령신호 동기화부;
    상기 지연측정모드에서 상기 락킹완료정보를 상기 외부클럭신호에 동기화시켜 출력하기 위한 락킹완료신호 동기화부; 및
    상기 읽기명령신호 동기화부의 출력신호 또는 상기 락킹완료신호 동기화부의 출력신호를 상기 노말모드와 상기 지연측정모드에 따라 출력하기 위한 다중화부를 구비하는 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서,
    상기 락킹완료신호 동기화부는,
    상기 락킹완료정보를 상기 외부클럭신호에 동기화시켜 동기화된 락킹완료신호로서 출력하기 위한 동기화부와,
    상기 동기화된 락킹완료신호에 응답하여 예정된 펄스 폭을 가지는 지연측정 펄스신호를 생성하기 위한 펄스신호 생성부를 구비하는 것을 특징으로 하는 반도체 장치.
  15. 제14항에 있어서,
    상기 지연시간 측정부는,
    상기 제2 가변지연부의 출력신호를 상기 제1 지연복제 모델링부에서 반영되는 시간만큼 지연시키기 위한 제2 지연복제 모델링부; 및
    상기 동기화된 락킹완료신호와 상기 제2 지연복제 모델링부의 출력신호에 응답하여 카운팅 클럭신호를 카운팅한 상기 지연측정 값을 생성하기 위한 지연측정 값 생성부를 구비하는 것을 특징으로 하는 반도체 장치.
  16. 제15항에 있어서,
    상기 지연측정 값 생성부는,
    상기 동기화된 락킹완료신호와 상기 제2 지연복제 모델링부의 출력신호에 응답하여 모드선택신호를 생성하기 위한 모드신호 생성부와,
    상기 동기화된 락킹완료정보와 상기 모드선택신호에 의하여 정의되는 구간 동안 상기 카운팅 클럭신호를 카운팅하기 위한 지연 측정값 카운팅부를 구비하는 것을 특징으로 하는 반도체 장치.
  17. 제16항에 있어서,
    상기 모드선택신호는 상기 동기화된 락킹완료신호에 응답하여 셋 상태를 유 지하고, 상기 제2 지연복제 모델링부의 출력신호에 응답하여 리셋 상태가 되는 것을 특징으로 하는 반도체 장치.
  18. 제16항에 있어서,
    상기 지연 측정값 카운팅부는,
    상기 동기화된 락킹완료신호와 상기 모드선택신호에 응답하여 측정활성화신호를 생성하기 위한 측정활성화신호 생성부;
    상기 측정활성화신호에 응답하여 상기 카운팅 클럭신호를 샘플링한 샘플링클럭신호를 생성하기 위한 샘플링클럭 생성부; 및
    상기 샘플링클럭신호에 응답하여 카운팅되는 상기 지연측정 값을 출력하기 위한 카운팅부를 구비하는 것을 특징으로 하는 반도체 장치.
  19. 제11항에 있어서,
    상기 레이턴시신호 출력부는,
    상기 노말모드에서 상기 제2 가변지연부의 출력신호를 입력받기 위한 신호입력부;
    상기 신호입력부의 출력신호를 상기 내부클럭신호에 응답하여 쉬프팅하기 위한 다수의 쉬프팅부; 및
    상기 카스 레이턴시 값과 상기 지연측정 값에 응답하여 상기 다수의 쉬프팅부의 출력신호 중 어느 하나를 상기 레이턴시신호로서 출력하기 위한 레이턴시신호 제어부를 구비하는 것을 특징으로 하는 반도체 장치.
  20. 제19항에 있어서,
    상기 레이턴시신호 제어부는,
    상기 카스 레이턴시 값과 상기 지연측정 값을 연산하여 선택신호를 출력하기 위한 연산부; 및
    상기 선택신호에 응답하여 상기 다수의 쉬프팅부의 출력신호 중 어느 하나를 출력하기 위한 선택출력부를 구비하는 것을 특징으로 하는 반도체 장치.
  21. 제19항에 있어서,
    상기 레이턴시신호는 상기 읽기명령신호가 활성화되기 이전에 상기 다수의 쉬프팅부의 출력신호 중 어느 하나로 선택되며, 상기 읽기명령신호에 응답하여 활성화되는 것을 특징으로 하는 반도체 장치.
  22. 제11항에 있어서,
    상기 지연제어신호를 샘플링하여 상기 제2 가변지연수단을 제어하기 위한 샘플링제어신호를 생성하기 위한 제어신호 샘플링수단을 더 구비하는 것을 특징으로 하는 반도체 장치.
  23. 제22항에 있어서,
    상기 제어신호 샘플링수단은,
    상기 지연제어신호를 인코딩하기 위한 인코딩부와,
    상기 인코딩부의 출력신호를 디코딩하여 상기 샘플링제어신호를 생성하기 위한 디코딩부를 구비하는 것을 특징으로 하는 반도체 장치.
  24. 제22항에 있어서,
    상기 제2 가변지연수단은 상기 샘플링제어신호 대응하는 개수의 단위 지연 셀을 구비하는 것을 특징으로 하는 반도체 장치.
  25. 제5항에 있어서,
    상기 다수의 쉬프팅부는 버스트 랭스에 대응하는 개수의 동기화부를 구비하는 것을 특징으로 하는 반도체 장치.
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KR (1) KR100985410B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101110819B1 (ko) * 2009-11-30 2012-03-13 주식회사 하이닉스반도체 반도체 메모리의 동작 타이밍 제어 장치 및 그 방법
US8963596B2 (en) 2012-12-11 2015-02-24 SK Hynix Inc. Delay locked loop and data reception of a semiconductor apparatus
KR20190123184A (ko) * 2018-04-23 2019-10-31 에스케이하이닉스 주식회사 반도체장치

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7716510B2 (en) 2006-12-19 2010-05-11 Micron Technology, Inc. Timing synchronization circuit with loop counter
US7656745B2 (en) 2007-03-15 2010-02-02 Micron Technology, Inc. Circuit, system and method for controlling read latency
KR101062743B1 (ko) * 2009-04-15 2011-09-06 주식회사 하이닉스반도체 반도체 집적 회로 및 그 제어 방법
US8984320B2 (en) 2011-03-29 2015-03-17 Micron Technology, Inc. Command paths, apparatuses and methods for providing a command to a data block
US8552776B2 (en) 2012-02-01 2013-10-08 Micron Technology, Inc. Apparatuses and methods for altering a forward path delay of a signal path
KR101893185B1 (ko) * 2012-02-20 2018-08-29 에스케이하이닉스 주식회사 반도체 장치의 데이터 출력 타이밍 제어 회로
US9166579B2 (en) 2012-06-01 2015-10-20 Micron Technology, Inc. Methods and apparatuses for shifting data signals to match command signal delay
KR20130137895A (ko) * 2012-06-08 2013-12-18 에스케이하이닉스 주식회사 출력 인에이블 신호 생성회로
US9054675B2 (en) 2012-06-22 2015-06-09 Micron Technology, Inc. Apparatuses and methods for adjusting a minimum forward path delay of a signal path
US9329623B2 (en) 2012-08-22 2016-05-03 Micron Technology, Inc. Apparatuses, integrated circuits, and methods for synchronizing data signals with a command signal
KR101989393B1 (ko) * 2012-08-24 2019-06-14 에스케이하이닉스 주식회사 반도체 장치의 도메인 크로싱 회로
US8913448B2 (en) 2012-10-25 2014-12-16 Micron Technology, Inc. Apparatuses and methods for capturing data in a memory
US9740485B2 (en) 2012-10-26 2017-08-22 Micron Technology, Inc. Apparatuses and methods for memory operations having variable latencies
US9754648B2 (en) * 2012-10-26 2017-09-05 Micron Technology, Inc. Apparatuses and methods for memory operations having variable latencies
US9734097B2 (en) 2013-03-15 2017-08-15 Micron Technology, Inc. Apparatuses and methods for variable latency memory operations
US9443565B2 (en) 2013-03-29 2016-09-13 Samsung Electronics Co., Ltd. Semiconductor memory device with a delay locked loop circuit and a method for controlling an operation thereof
US9245605B2 (en) 2013-04-17 2016-01-26 Samsung Electronics Co., Ltd. Clock synchronization circuit and semiconductor memory device including clock synchronization circuit
US8879337B1 (en) * 2013-04-22 2014-11-04 Micron Technology, Inc. Dynamic burst length output control in a memory
US9727493B2 (en) 2013-08-14 2017-08-08 Micron Technology, Inc. Apparatuses and methods for providing data to a configurable storage area
US9128716B2 (en) * 2014-01-20 2015-09-08 Nanya Technology Corporation Memory device and control method
US9183904B2 (en) 2014-02-07 2015-11-10 Micron Technology, Inc. Apparatuses, memories, and methods for facilitating splitting of internal commands using a shared signal path
US9508417B2 (en) 2014-02-20 2016-11-29 Micron Technology, Inc. Methods and apparatuses for controlling timing paths and latency based on a loop delay
US9530473B2 (en) 2014-05-22 2016-12-27 Micron Technology, Inc. Apparatuses and methods for timing provision of a command to input circuitry
US10365835B2 (en) 2014-05-28 2019-07-30 Micron Technology, Inc. Apparatuses and methods for performing write count threshold wear leveling operations
US10074417B2 (en) 2014-11-20 2018-09-11 Rambus Inc. Memory systems and methods for improved power management
US9531363B2 (en) 2015-04-28 2016-12-27 Micron Technology, Inc. Methods and apparatuses including command latency control circuit
US9813067B2 (en) 2015-06-10 2017-11-07 Micron Technology, Inc. Clock signal and supply voltage variation tracking
US9865317B2 (en) 2016-04-26 2018-01-09 Micron Technology, Inc. Methods and apparatuses including command delay adjustment circuit
US9601170B1 (en) 2016-04-26 2017-03-21 Micron Technology, Inc. Apparatuses and methods for adjusting a delay of a command signal path
US9997220B2 (en) 2016-08-22 2018-06-12 Micron Technology, Inc. Apparatuses and methods for adjusting delay of command signal path
US10580477B2 (en) * 2018-04-05 2020-03-03 Nanya Technology Corporation Control circuit and control method for controlling delay lock loop in dynamic random access memory
KR102536639B1 (ko) * 2018-08-14 2023-05-26 에스케이하이닉스 주식회사 메모리 장치의 버퍼 제어 회로
KR20200082918A (ko) * 2018-12-31 2020-07-08 에스케이하이닉스 주식회사 클럭 생성 회로 및 이를 포함하는 메모리 장치
US10706916B1 (en) * 2019-04-03 2020-07-07 Synopsys, Inc. Method and apparatus for integrated level-shifter and memory clock

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050074247A (ko) * 2004-01-10 2005-07-18 주식회사 하이닉스반도체 도메인 크로싱을 위한 장치
KR20080074361A (ko) * 2007-02-08 2008-08-13 삼성전자주식회사 고속 ｄｒａｍ의 정확한 독출 레이턴시를 제어하는 방법 및장치

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4446070B2 (ja) * 2000-04-11 2010-04-07 エルピーダメモリ株式会社 Ｄｌｌ回路、それを使用する半導体装置及び遅延制御方法
KR100510521B1 (ko) * 2003-03-04 2005-08-26 삼성전자주식회사 더블 데이터 레이트 동기식 디램 반도체 장치
US7170819B2 (en) * 2005-05-04 2007-01-30 Infineon Technologies Ag Integrated semiconductor memory device for synchronizing a signal with a clock signal
KR100857450B1 (ko) * 2007-08-10 2008-09-10 주식회사 하이닉스반도체 반도체 메모리 장치의 출력 인에이블 신호 생성 회로 및방법
KR100903386B1 (ko) * 2007-11-02 2009-06-23 주식회사 하이닉스반도체 반도체 메모리 장치 및 그의 동작방법
KR100931026B1 (ko) 2008-07-10 2009-12-10 주식회사 하이닉스반도체 반도체 메모리 소자와 그의 구동 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050074247A (ko) * 2004-01-10 2005-07-18 주식회사 하이닉스반도체 도메인 크로싱을 위한 장치
KR20080074361A (ko) * 2007-02-08 2008-08-13 삼성전자주식회사 고속 ｄｒａｍ의 정확한 독출 레이턴시를 제어하는 방법 및장치

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101110819B1 (ko) * 2009-11-30 2012-03-13 주식회사 하이닉스반도체 반도체 메모리의 동작 타이밍 제어 장치 및 그 방법
US8963596B2 (en) 2012-12-11 2015-02-24 SK Hynix Inc. Delay locked loop and data reception of a semiconductor apparatus
KR20190123184A (ko) * 2018-04-23 2019-10-31 에스케이하이닉스 주식회사 반도체장치
KR102538702B1 (ko) * 2018-04-23 2023-06-01 에스케이하이닉스 주식회사 반도체장치

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