KR20200082918A - 클럭 생성 회로 및 이를 포함하는 메모리 장치 - Google Patents

클럭 생성 회로 및 이를 포함하는 메모리 장치 Download PDF

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Abstract

본 기술은 클럭 생성 회로에 관한 것으로서, 외부 클럭을 분주해서 제1 내지 제4 내부 클럭들을 생성하는 클럭 분주부, 상기 제1 및 제3 내부 클럭들을 기준으로 리드 커맨드의 입력 시점에 따라 제1 및 제2 모드 신호들을 생성하는 모드 신호 생성부, 상기 제1 내부 클럭에 응답해, 상기 제1 모드 신호를 시프팅해서 복수의 제1 시프팅 신호들을 생성하는 제1 시프팅부, 상기 제3 내부 클럭에 응답해, 상기 제2 모드 신호를 시프팅해서 복수의 제2 시프팅 신호들을 생성하는 제2 시프팅부, 및 상기 복수의 제1 및 제2 시프팅 신호들에 응답해, 상기 제1 내지 제4 내부 클럭들을 정렬해서 제1 내지 제4 데이터 출력 클럭들로 출력하는 클럭 정렬부를 제공한다.

Description

클럭 생성 회로 및 이를 포함하는 메모리 장치{CLOCK GENERATING CIRCUIT AND MEMROY DEVICE INCLUDING THE SAME}
본 발명은 클럭을 바탕으로 데이터를 정렬하는 메모리 장치에 관한 것이다.
최근 메모리 시스템의 동작 속도가 증가함에 따라, 메모리 시스템에 포함되는 메모리 장치에 고속(high speed)의 데이터 전송률(transfer rate)이 요구되는 추세이다. 고속의 데이터 전송률 또는 고 대역폭(high bandwidth)의 데이터 전송을 만족시키기 위해, 메모리 장치는 프리패치(prefetch)를 적용하여 데이터를 정렬한다. 프리패치란 직렬로 들어온 데이터를 각각 래치하여 병렬화 하는 것을 말한다.
이처럼 데이터를 병렬 또는 반대로 직렬로 정렬하기 위해, 메모리 장치는 내부 클럭을 분주(dividing)하는 기법을 사용한다. 메모리 장치에 포함되는 클럭 생성 회로는 내부 클럭을 분주해 위상이 서로 다른 다중 위상(multi-phase) 클럭을 생성한다. 메모리 장치는 다중 위상 클럭을 바탕으로 데이터를 정렬해서 정렬된 데이터를 전송한다.
본 발명은 커맨드의 입력 시점에 따라, 외부 클럭으로부터 분주된 내부 클럭들의 정렬 순서를 조절하여, 내부 클럭들을 바탕으로 정렬되는 데이터의 유효 윈도우를 확보할 수 있는 메모리 장치를 제공하고자 한다.
본 발명의 일 실시예에 따른 클럭 생성 회로는, 외부 클럭을 분주해서 제1 내지 제4 내부 클럭들을 생성하는 클럭 분주부; 상기 제1 및 제3 내부 클럭들을 기준으로 리드 커맨드의 입력 시점에 따라 제1 및 제2 모드 신호들을 생성하는 모드 신호 생성부; 상기 제1 내부 클럭에 응답해, 상기 제1 모드 신호를 시프팅해서 복수의 제1 시프팅 신호들을 생성하는 제1 시프팅부; 상기 제3 내부 클럭에 응답해, 상기 제2 모드 신호를 시프팅해서 복수의 제2 시프팅 신호들을 생성하는 제2 시프팅부; 및 상기 복수의 제1 및 제2 시프팅 신호들에 응답해, 상기 제1 내지 제4 내부 클럭들을 정렬해서 제1 내지 제4 데이터 출력 클럭들로 출력하는 클럭 정렬부를 포함할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 외부 클럭을 분주해서 복수의 내부 클럭들을 생성하는 클럭 분주부; 상기 내부 클럭들을 기준으로 리드 커맨드의 입력 시점에 따라 동작 모드를 결정하는 모드 결정부; 상기 동작 모드에 따라 결정되는 순서로 상기 내부 클럭들을 정렬해서 복수의 데이터 출력 클럭들로 출력하는 클럭 정렬부; 및 상기 동작 모드에 따라 리드 데이터를 정렬하고, 상기 데이터 출력 클럭들에 응답해 상기 정렬된 데이터를 출력하는 데이터 정렬부를 포함할 수 있다.
본 기술은 커맨드의 입력 시점으로부터 데이터의 버스트 랭스에 따라 클럭 펄스를 생성하고, 생성된 클럭 펄스를 이용해서 외부 클럭으로부터 분주된 내부 클럭들을 생성할 수 있다. 따라서, 내부 클럭들을 생성하기 위해 토글링하는 클럭들의 수를 최소화하여 메모리 장치의 전류 소비를 감소시킬 수 있다.
또한, 외부 클럭을 분주해서 내부 클럭들을 생성할 때, 커맨드의 입력 시점에 따라 내부 클럭들의 정렬 순서를 조절할 수 있다. 따라서, 커맨드의 입력 시점에 상관없이, 내부 클럭들을 바탕으로 정렬되어 입출력되는 데이터의 유효 윈도우를 일정하게 확보할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 블록도.
도 2는 도 1에 도시된 모드 결정부의 구성을 나타내는 블록도.
도 3은 도 2에 도시된 제1 시프팅 유닛의 구성을 나타내는 블록도.
도 4는 도 1에 도시된 클럭 정렬부의 구성을 나타내는 회로도.
도 5는 도 1에 도시된 클럭 펄스 생성부의 구성을 나타내는 회로도.
도 6은 도 1에 도시된 클럭 조합부의 구성을 나타내는 회로도.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위한 신호 파형도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치(100)를 나타내는 블록도이다.
도 1을 참조하면, 메모리 장치(100)는 클럭 생성 회로(110) 및 데이터 정렬 회로(120)를 포함할 수 있다. 클럭 생성 회로(110)는 클럭 분주부(111), 모드 결정부(112), 클럭 정렬부(113), 클럭 펄스 생성부(114), 클럭 조합부(115)를 포함할 수 있다. 데이터 정렬 회로(120)는 선택부(121) 및 데이터 직렬화부(122)를 포함할 수 있다.
클럭 분주부(111)는 외부 클럭(CLK)를 분주해서 서로 다른 위상을 갖는 복수의 내부 클럭들(ICLK<1:4>)을 생성할 수 있다. 외부 클럭(CLK)는 주기적으로 토글링되는 신호로 설정될 수 있다. 클럭 분주부(111)는 외부 클럭(CLK)의 제1 라이징/폴링 에지들 및 제2 라이징/폴링 에지들에 각각 대응하여 90°의 위상차를 갖는 제1 내지 제4 내부 클럭들(ICLK<1:4>)을 생성할 수 있다. 하지만, 본 발명은 이에 한정되지 않고 실시예에 따라 다양한 개수의 내부 클럭들을 생성하도록 구현될 수 있다.
모드 결정부(112)는 제1 및 제3 내부 클럭들(ICLK<1> 및 ICLK<3>)을 기준으로 리드 커맨드(RD)의 입력 시점에 따라 동작 모드를 결정할 수 있다. 모드 결정부(112)는 결정된 동작 모드를 나타내는 제1 및 제2 모드 신호들(LTOE_A 및 LTOE_B) 및 제1 및 제2 모드 신호들(LTOE_A 및 LTOE_B)에 각각 대응하는 복수의 제1 및 제2 시프팅 신호들(LTOE_A<1:5> 및 LTOE_B<1:5>)를 생성할 수 있다. 모드 결정부(112)의 동작에 대해서는 도 2를 통해 보다 더 구체적으로 설명하고자 한다.
클럭 정렬부(113)는 동작 모드에 따라 결정되는 순서로 제1 내지 제4 내부 클럭들(ICLK<1:4>)을 정렬해서 제1 내지 제4 데이터 출력 클럭들(DOCLK<1:4>)로 출력할 수 있다. 클럭 정렬부(113)는 복수의 제1 및 제2 시프팅 신호들(LTOE_A<1:5> 및 LTOE_B<1:5>)에 응답해, 제1 내지 제4 내부 클럭들(ICLK<1:4>)을 정렬해서 제1 내지 제4 데이터 출력 클럭들(DOCLK<1:4>)로 출력할 수 있다. 특히, 클럭 정렬부(113)는 복수의 제1 및 제2 시프팅 신호들(LTOE_A<1:5> 및 LTOE_B<1:5>) 중 첫번째 내지 네번째 제1 및 제2 시프팅 신호들(LTOE_A<1:4> 및 LTOE_B<1:4>)에 응답해, 제1 내지 제4 내부 클럭들(ICLK<1:4>)을 정렬해서 제1 내지 제4 데이터 출력 클럭들(DOCLK<1:4>)로 출력할 수 있다.
클럭 펄스 생성부(114)는 복수의 제1 및 제2 시프팅 신호들(LTOE_A<1:5> 및 LTOE_B<1:5>)에 응답해, 제3 및 제1 내부 클럭들(ICLK<3> 및 ICLK<1>)로 각각 제1 및 제2 클럭 펄스들(CLK_PL<1:2>)을 생성할 수 있다. 특히, 클럭 펄스 생성부(114)는 복수의 제1 및 제2 시프팅 신호들(LTOE_A<1:5> 및 LTOE_B<1:5>) 중 첫번째 및 마지막 시프팅 신호들(LTOE_A<1>. LTOE_A<5>, LTOE_B<1>, 및 LTOE_B<5>)에 응답해, 제1 및 제2 클럭 펄스들(CLK_PL<1:2>)을 생성할 수 있다.
클럭 조합부(115)는 제1 내지 제4 데이터 출력 클럭들(DOCLK<1:4>) 및 제1 및 제2 클럭 펄스들(CLK_PL<1:2>)을 조합해서 제1 내지 제4 최종 클럭들(CLK_FL<1:4>)로 출력할 수 있다. 클럭 조합부(115)의 동작에 대해서는 도 6를 통해 보다 더 구체적으로 설명하고자 한다.
선택부(121)는 모드 결정부(112)에 의해 결정되는 동작 모드에 따라 메모리 셀 어레이(미도시)로부터 리드된 데이터(RDATA<1:4>)를 정렬할 수 있다. 선택부(121)는 제1 및 제2 모드 신호들(LTOE_A/B)에 응답해, 제1 내지 제4 입력 노드를 통해 입력된 데이터(RDATA<1:4>)를 정렬해서 제1 내지 제4 출력 노드로 정렬된 데이터(DATA<1:4>)를 출력할 수 있다.
제1 모드 신호(LTOE_A)가 활성화되면, 선택부(121)는 제1 내지 제4 입력 노드를 통해 입력된 데이터(RDATA<1:4>)를 각각 제3, 제4, 제1, 및 제2 출력 노드로 정렬해서 정렬된 데이터(DATA<3.4.1.2>) 순으로 출력할 수 있다. 반면, 제2 모드 신호(LTOE_B)가 활성화되면, 선택부(121)는 제1 내지 제4 입력 노드를 통해 입력된 데이터(RDATA<1;4>)를 그대로 제1 내지 제4 출력 노드로 정렬해서 정렬된 데이터(DATA<1:4>) 순으로 출력할 수 있다.
데이터 직렬화부(122)는 제1 내지 제4 최종 클럭들(CLK_FL<1:4>)에 응답해 정렬된 데이터(DATA<1:4>)를 데이터 패드(DQ)로 출력할 수 있다. 데이터 직렬화부(122)는 병렬로 입력된 데이터(DATA<1:4>)를 제1 내지 제4 최종 클럭들(CLK_FL<1:4>)에 응답해 직렬화하여 데이터 패드(DQ)로 출력할 수 있다.
도 2는 도 1에 도시된 모드 결정부(112)의 구성을 나타내는 블록도이다.
도 2를 참조하면, 모드 결정부(112)는 모드 신호 생성 유닛(210), 및 제1 시프팅 유닛(220), 및 제2 시프팅 유닛(230)을 포함할 수 있다.
모드 신호 생성 유닛(210)은 제1 및 제3 내부 클럭들(ICLK<1>/(ICLK<3>)을 기준으로 리드 커맨드(RD)의 입력 시점에 따라 제1 및 제2 모드 신호들(LTOE_A/LTOE_B)을 생성할 수 있다. 리드 커맨드(RD)가 제1 내부 클럭(ICLK<1>)에 동기화되어 입력되면, 모드 신호 생성 유닛(210)는 제1 모드 신호(LTOE_A)를 활성화할 수 있다. 반면, 리드 커맨드(RD)가 제3 클럭(ICLK<3>)에 동기화되어 입력되면, 모드 신호 생성 유닛(210)는 제2 모드 신호(LTOE_B)를 활성화할 수 있다.
제1 모드 신호(LTOE_A)가 활성화되면, 제1 시프팅 유닛(220)은 제1 내부 클럭(ICLK<1>)에 응답해, 제1 모드 신호(LTOE_A)를 시프팅해서 복수의 제1 시프팅 신호들(LTOE_A<1:5>)을 생성할 수 있다. 반면, 제2 모드 신호(LTOE_B)가 활성화되면, 제2 시프팅 유닛(230)은 제3 내부 클럭(ICLK<3>)에 응답해, 제2 모드 신호(LTOE_B)를 시프팅해서 복수의 제2 시프팅 신호들(LTOE_B<1:5>)을 생성할 수 있다.
도 3은 도 2에 도시된 제1 시프팅 유닛(220)의 구성을 나타내는 블록도이다. 제1 및 제2 시프팅 유닛들(220 및 230)은 입력 신호만 다를 뿐 동일한 구성을 갖기 때문에, 제1 시프팅 유닛(220)를 일례로 설명하고자 한다.
도 3를 참조하면, 제1 시프팅 유닛(220)는 복수의 제1 플립플롭들(310), 복수의 멀티플렉서들(320), 및 복수의 제2 플립플롭들(330)을 포함할 수 있다. 제1 시프팅 유닛(220)은 제1 내부 클럭(ICLK<1>)에 동기화되어, 제1 모드 신호(LTOE_A)를 리드 레이턴시(read latency)에 해당하는 시간만큼 지연하고, 지연된 신호(LTOE_A<0>)를 시프팅해서 복수의 제1 시프팅 신호들(LTOE_A<1:5>)을 생성할 수 있다.
복수의 제1 플립플롭들(310)은 제1 내부 클럭(ICLK<1>)에 응답해 제1 모드 신호(LTOE_A)를 시프팅할 수 있다. 이때, 복수의 멀티플렉서들(320)에 입력되는 신호(RL<X>)는 리드 레이턴시에 대응하여 활성화될 수 있다. 따라서, 활성화된 신호(RL<X>)에 해당하는 멀티플렉서(320)를 통해, 제1 모드 신호(LTOE_A)가 리드 레이턴시에 해당하는 시간만큼 지연되어 지연된 신호(LTOE_A<0>)로 출력될 수 있다.
복수의 제2 플립플롭들(330)은 제1 내부 클럭(ICLK<1>)에 응답해 지연된 신호(LTOE_A<0>)를 시프팅해서 복수의 제1 시프팅 신호들(LTOE_A<1:5>)을 생성할 수 있다. 복수의 제2 플립플롭들(330)은 제1 내부 클럭(ICLK<1>)의 90°의 위상차를 갖는 5 개의 제1 시프팅 신호들(LTOE_A<1:5>)을 생성할 수 있다. 하지만, 본 발명은 이에 한정되지 않고 실시예에 따라 다양한 개수의 시프팅 신호들을 생성하도록 구현될 수 있다.
마찬가지로, 제2 시프팅 유닛(230)은 제3 내부 클럭(ICLK<3>)에 동기화되어, 제2 모드 신호(LTOE_B)를 리드 레이턴시에 해당하는 시간만큼 지연하고, 지연된 신호를 시프팅해서 복수의 제2 시프팅 신호들(LTOE_B<1:5>)을 생성할 수 있다. 제2 시프팅 유닛(230)은 제3 내부 클럭(ICLK<3>)의 90°의 위상차를 갖는 5 개의 제2 시프팅 신호들(LTOE_B<1:5>)을 생성할 수 있다.
도 4는 도 1에 도시된 클럭 정렬부(113)의 구성을 나타내는 회로도이다.
도 4를 참조하면, 클럭 정렬부(113)는 제1 내지 제4 클럭 전송 유닛들(410 내지 440)을 포함할 수 있다. 제1 내지 제4 클럭 전송 유닛들(410 내지 440) 각각은 제1 및 제2 낸드 게이트들(NAND1 및 NAND2) 및 제1 및 제2 인버터들(INV1 및 INV2)을 포함할 수 있다.
먼저, 제1 클럭 전송 유닛(410)은 복수의 제1 시프팅 신호들(LTOE_A<1:5>) 중 세번째 제1 시프팅 신호(LTOE_A<3>) 및 복수의 제2 시프팅 신호들(LTOE_B<1:5>) 중 첫번째 제2 시프팅 신호(LTOE_B<1>)에 응답해, 제1 내부 클럭(ICLK<1>)을 제1 데이터 출력 클럭(DOCLK<1>)으로 전송할 수 있다. 이때, 복수의 제1 시프팅 신호들(LTOE_A<1:5>) 및 제2 시프팅 신호들(LTOE_B<1:5>)은 로직 로우 레벨로 활성화되는 신호일 수 있다.
따라서, 세번째 제1 시프팅 신호(LTOE_A<3>)가 로직 로우 레벨로 활성화되면, 제1 인버터(INV1)에 의해 로직 하이 레벨로 반전된 신호가 제1 낸드 게이트(NAND1)로 입력될 수 있다. 따라서, 제1 낸드 게이트(NAND1)는 제1 내부 클럭(ICLK<1>)에 응답해, PMOS 트랜지스터를 턴-온/턴-오프하여 제1 데이터 출력 클럭(DOCLK<1>)을 출력할 수 있다.
또한, 첫번째 제2 시프팅 신호(LTOE_B<1>)가 로직 로우 레벨로 활성화되면, 제2 인버터(INV2)에 의해 로직 하이 레벨로 반전된 신호가 제2 낸드 게이트(NAND2)로 입력될 수 있다. 따라서, 제2 낸드 게이트(NAND2)는 제1 내부 클럭(ICLK<1>)에 응답해, NMOS 트랜지스터를 턴-온/턴-오프하여 제1 데이터 출력 클럭(DOCLK<1>)을 출력할 수 있다.
마찬가지로, 제2 클럭 전송 유닛(420)은 복수의 제1 시프팅 신호들(LTOE_A<1:5>) 중 네번째 제1 시프팅 신호(LTOE_A<4>) 및 복수의 제2 시프팅 신호들(LTOE_B<1:5>) 중 두번째 제2 시프팅 신호(LTOE_B<2>)에 응답해, 제2 내부 클럭(ICLK<2>)을 제2 데이터 출력 클럭(DOCLK<2>)으로 전송할 수 있다. 제3 클럭 전송 유닛(430)은 복수의 제1 시프팅 신호들(LTOE_A<1:5>) 중 첫번째 제1 시프팅 신호(LTOE_A<1>) 및 복수의 제2 시프팅 신호들(LTOE_B<1:5>) 중 세번째 제2 시프팅 신호(LTOE_B<3>)에 응답해, 제3 내부 클럭(ICLK<3>)을 제3 데이터 출력 클럭(DOCLK<3>)으로 전송할 수 있다. 제4 클럭 출력 유닛(440)은 복수의 제1 시프팅 신호들(LTOE_A<1:5>) 중 두번째 제1 시프팅 신호(LTOE_A<2>) 및 복수의 제2 시프팅 신호들(LTOE_B<1:5>) 중 네번째 제2 시프팅 신호(LTOE_B<4>)에 응답해, 제4 내부 클럭(ICLK<4>)을 제4 데이터 출력 클럭(DOCLK<4>)으로 전송할 수 있다.
즉, 클럭 정렬부(113)는 복수의 제1 시프팅 신호들(LTOE_A<1:5>) 중 세번째, 네번째, 첫번째, 및 두번째 제1 시프팅 신호들(LTOE_A<3>, LTOE_A<4>, LTOE_A<1>, 및 LTOE_A<2>)에 각각 응답해, 제1 내지 제4 내부 클럭들(ICLK<1:4>)을 제1 내지 제4 데이터 출력 클럭들(DOCLK<1:4>)로 전송할 수 있다. 또한, 클럭 정렬부(113)는 복수의 제2 시프팅 신호들(LTOE_B<1:5>) 중 첫번째, 두번째, 세번째, 및 네번째 제2 시프팅 신호들(LTOE_B<1>, LTOE_B<2>, LTOE_B<3>, 및 LTOE_B<4>)에 각각 응답해, 제1 내지 제4 내부 클럭들(ICLK<1:4>)을 제1 내지 제4 데이터 출력 클럭들(DOCLK<1:4>)로 전송할 수 있다.
도 5는 도 1에 도시된 클럭 펄스 생성부(114)의 구성을 나타내는 회로도이다.
도 5를 참조하면, 클럭 펄스 생성부(114)는 제1 및 제2 클럭 펄스 생성 유닛들(510 및 520)을 포함할 수 있다. 제1 내지 제2 클럭 펄스 생성 유닛들(510 및 520) 각각은 제3 및 제4 낸드 게이트들(NAND3 및 NAND4) 및 제3 및 제4 인버터들(INV3 및 INV4)을 포함할 수 있다.
먼저, 제1 클럭 펄스 생성 유닛(510)은 복수의 제1 시프팅 신호들(LTOE_A<1:5>) 중 첫번째 및 다섯번째 제1 시프팅 신호들(LTOE_A<1> 및 LTOE_A<5>)에 응답해, 제3 내부 클럭(ICLK<3>)을 제1 클럭 펄스(CLK_PL<1>)로 출력할 수 있다. 복수의 제1 시프팅 신호들(LTOE_A<1:5>) 중 첫번째 및 다섯번째 제1 시프팅 신호들(LTOE_A<1> 및 LTOE_A<5>)이 각각 로직 하이 레벨 및 로직 로우 레벨을 갖는 구간에서, 제1 클럭 펄스 생성 유닛(510)는 제3 내부 클럭(ICLK<3>)을 제1 클럭 펄스(CLK_PL<1>)로 출력할 수 있다.
구체적으로, 복수의 제1 시프팅 신호들(LTOE_A<1:5>) 중 첫번째 및 다섯번째 제1 시프팅 신호들(LTOE_A<1> 및 LTOE_A<5>)이 각각 로직 하이 레벨 및 로직 로우 레벨을 가질 때, 제3 낸드 게이트(NAND3)는 로직 로우 레벨의 출력 신호를 출력할 수 있다. 제4 인버터(INV4)는 제3 낸드 게이트(NAND3)의 출력 신호를 반전해서, 로직 하이 레벨의 신호를 제4 낸드 게이트(NAND4)로 입력할 수 있다.
따라서, 복수의 제1 시프팅 신호들(LTOE_A<1:5>) 중 첫번째 및 다섯번째 제1 시프팅 신호들(LTOE_A<1> 및 LTOE_A<5>)이 각각 로직 하이 레벨 및 로직 로우 레벨을 갖는 구간에서, 제4 낸드 게이트(NAND4)는 제3 내부 클럭(ICLK<3>)에 응답해, NMOS 트랜지스터를 턴-온/턴-오프할 수 있다. 이 구간에서, 제3 내부 클럭(ICLK<3>)이 로직 하이/로우 레벨로 변함에 따라, 제1 클럭 펄스(CLK_PU<1>) 역시 로직 하이/로우 레벨로 변할 수 있다.
마찬가지로, 제2 클럭 펄스 생성 유닛(520)는 복수의 제2 시프팅 신호들(LTOE_B<1:5>) 중 첫번째 및 다섯번째 제2 시프팅 신호들(LTOE_B<1> 및 LTOE_B<5>)에 응답해, 제1 내부 클럭(ICLK<1>)을 제2 클럭 펄스(CLK_PL<2>)로 출력할 수 있다. 복수의 제2 시프팅 신호들(LTOE_B<1:5>) 중 첫번째 및 다섯번째 제2 시프팅 신호들(LTOE_B<1> 및 LTOE_B<5>)이 각각 로직 하이 레벨 및 로직 로우 레벨을 갖는 구간에서, 제2 클럭 펄스 생성 유닛(520)는 제1 내부 클럭(ICLK<1>)을 제2 클럭 펄스(CLK_PL<2>)로 출력할 수 있다.
도 6은 도 1에 도시된 클럭 조합부(115)의 구성을 나타내는 회로도이다.
도 6을 참조하면, 클럭 조합부(115)는 제1 내지 제4 클럭 조합 유닛들(610 내지 640)을 포함할 수 있다. 제1 및 제3 클럭 조합 유닛들(610 및 630) 각각은 제5 및 제6 낸드 게이트들(NAND5 및 NAND6), 제5 및 제6 인버터들(INV5 및 INV6), 및 제1 노어 게이트(NOR1)를 포함할 수 있다. 제2 및 제4 클럭 조합 유닛들(620 및 640) 각각은 제7 및 제8 낸드 게이트들(NAND7 및 NAND8), 제7 및 제8 인버터들(INV7 및 INV8), 및 제2 노어 게이트(NOR2)를 포함할 수 있다.
먼저, 제1 클럭 조합 유닛(610)은 제1 및 제2 데이터 출력 클럭들(DOCLK<1:2>)을 조합해서 제1 최종 클럭(CLK_FL<1>)을 출력할 수 있다. 제1 및 제2 데이터 출력 클럭들(DOCLK<1:2>)이 각각 로직 하이 레벨 및 로직 로우 레벨을 갖는 구간에서, 제1 클럭 조합 유닛(610)은 제1 최종 클럭(CLK_FL<1>)을 로직 하이 레벨로 출력할 수 있다.
이때, 인에이블 신호(EN)는 리드 동작 시 활성화되는 신호일 수 있다. 제1 데이터 출력 클럭(DOCLK<1>)이 로직 하이 레벨을 가질 때, 제5 낸드 게이트(NAND5)는 로직 로우 레벨의 출력 신호를 출력할 수 있다. 제5 인버터(INV5)는 제5 낸드 게이트(NAND5)의 출력 신호를 반전해서, 로직 하이 레벨의 신호를 제6 낸드 게이트(NAND6)로 입력할 수 있다.
제1 노어 게이트(NOR1)는 제2 데이터 출력 클럭(DOCLK<2>)이 로직 로우 레벨을 갖는 경우, 로직 하이 레벨의 출력 신호를 출력할 수 있다. 따라서, 제1 및 제2 데이터 출력 클럭들(DOCLK<1:2>)이 각각 로직 하이 레벨 및 로직 로우 레벨을 갖는 구간에서, 제6 낸드 게이트(NAND6)는 로직 로우 레벨의 출력 신호를 출력할 수 있고, 제1 최종 클럭(CLK_FL<1>)이 로직 하이 레벨로 활성화될 수 있다.
마찬가지로, 제3 클럭 조합 유닛(630)은 제3 및 제4 데이터 출력 클럭들(DOCLK<3:4>)을 조합해서 제3 최종 클럭(CLK_FL<3>)을 출력할 수 있다. 제3 및 제4 데이터 출력 클럭들(DOCLK<3:4>)이 각각 로직 하이 레벨 및 로직 로우 레벨을 갖는 구간에서, 제3 클럭 조합 유닛(630)은 제3 최종 클럭(CLK_FL<3>)을 로직 하이 레벨로 출력할 수 있다.
제2 클럭 조합 유닛(620)은 제2 및 제3 데이터 출력 클럭들(DOCLK<2:3>) 및 제1 클럭 펄스(CLK_PL<1>)를 조합해서 제2 최종 클럭(CLK_FL<2>)을 출력할 수 있다. 제2 데이터 출력 클럭(DOCLK<2>)이 로직 하이 레벨을 갖고 제3 데이터 출력 클럭(DOCLK<3>) 및 제1 클럭 펄스(CLK_PL<1>)가 로직 로우 레벨을 갖는 구간에서, 제2 클럭 조합 유닛(620)은 제2 최종 클럭(CLK_FL<2>)을 로직 하이 레벨로 출력할 수 있다.
앞서 설명한 것과 같이, 인에이블 신호(EN)는 리드 동작 시 활성화되는 신호일 수 있다. 제2 데이터 출력 클럭(DOCLK<2>)이 로직 하이 레벨을 가질 때, 제7 낸드 게이트(NAND7)는 로직 로우 레벨의 출력 신호를 출력할 수 있다. 제7 인버터(INV7)는 제7 낸드 게이트(NAND7)의 출력 신호를 반전해서, 로직 하이 레벨의 신호를 제8 낸드 게이트(NAND8)로 입력할 수 있다.
제2 노어 게이트(NOR2)는 제3 데이터 출력 클럭(DOCLK<3>) 및 제1 클럭 펄스(CLK_PL<1>)가 로직 로우 레벨을 갖는 경우, 로직 하이 레벨의 출력 신호를 출력할 수 있다. 따라서, 제2 데이터 출력 클럭(DOCLK<2>)이 로직 하이 레벨을 갖고 제3 데이터 출력 클럭(DOCLK<3>) 및 제1 클럭 펄스(CLK_PL<1>)가 로직 로우 레벨을 갖는 구간에서, 제8 낸드 게이트(NAND8)는 로직 로우 레벨의 출력 신호를 출력할 수 있고, 제2 최종 클럭(CLK_FL<2>)이 로직 하이 레벨로 활성화될 수 있다.
마찬가지로, 제4 클럭 조합 유닛(640)은 제4 데이터 출력 클럭(DOCLK<4>), 제1 데이터 출력 클럭(DOCLK<1>) 및 제2 클럭 펄스(CLK_PL<2>)를 조합해서 제4 최종 클럭(CLK_FL<4>)을 출력할 수 있다. 제4 데이터 출력 클럭(DOCLK<4>)이 로직 하이 레벨을 갖고 제1 데이터 출력 클럭(DOCLK<1>) 및 제2 클럭 펄스(CLK_PL<2>)가 로직 로우 레벨을 갖는 구간에서, 제4 클럭 조합 유닛(640)은 제4 최종 클럭(CLK_FL<4>)을 로직 하이 레벨로 출력할 수 있다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 메모리 장치(100)의 동작을 설명하기 위한 신호 파형도이다. 도 7a 및 도 7b는 서로 다른 리드 커맨드(RD) 입력 시점에 대한 메모리 장치(100)의 신호 파형을 나타내고 있다.
도 7a를 참조하면, 클럭 분주부(111)는 외부 클럭(CLK)를 분주해서 90°의 위상차를 갖는 제1 내지 제4 내부 클럭들(ICLK<1:4>)을 생성할 수 있다. 모드 결정부(112)는 제1 내지 제4 내부 클럭들(ICLK<1:4>) 중 제1 및 제3 내부 클럭들(ICLK<1> 및 ICLK<3>)을 기준으로 리드 커맨드(RD)의 입력 시점에 따라 동작 모드를 결정할 수 있다.
리드 커맨드(RD)가 제1 내부 클럭(ICLK<1>)에 동기화되어 입력된 경우(①), 모드 결정부(112)는 제1 모드 신호(LTOE_A)를 활성화할 수 있다. 모드 결정부(112)는 제1 모드 신호(LTOE_A)를 리드 레이턴시에 해당하는 시간만큼 지연하고, 지연된 신호를 시프팅해서 제1 시프팅 신호들(LTOE_A<1:5>)을 생성할 수 있다.
제1 모드 신호(LTOE_A)는 버스트 랭스(burst length)에 해당하는 구간(BL) 동안 활성화될 수 있다. 제1 모드 신호(LTOE_A)로부터 생성된 제1 시프팅 신호들(LTOE_A<1:5>)은 리드 동작에 따라 데이터 출력 회로들을 인에이블하기 위한 출력 인에이블 신호들로 사용될 수 있다. 비록, 도 7a에서는 5 개의 제1 시프팅 신호들(LTOE_A<1:5>)을 도시하고 있지만, 데이터 경로 상에 데이터 출력 회로들의 위치에 따라, 제1 모드 신호(LTOE_A)가 시프팅되어 복수의 시프팅 신호들이 생성될 수 있다.
클럭 정렬부(113)는 첫번째 제1 시프팅 신호(LTOE_A<1>)에 응답해, 제3 내부 클럭(ICLK<3>)을 제3 데이터 출력 클럭(DOCLK<3>)으로 전송할 수 있다. 이어서 활성화되는 두번째 내지 네번째 제1 시프팅 신호들(LTOE_A<2:4>)에 응답해, 클럭 정렬부(113)는 제4, 제1, 및 제2 내부 클럭들(ICLK<4>, ICLK<1>, 및 ICLK<2>)을 제4, 제1, 및 제2 데이터 출력 클럭들(DOCLK<4>, DOCLK<1>, 및 DOCLK<2>)로 전송할 수 있다.
또한, 클럭 펄스 생성부(114)는 첫번째 및 다섯번째 제1 시프팅 신호들(LTOE_A<1> 및 LTOE_A<5>)에 응답해, 제3 내부 클럭(ICLK<3>)으로 제1 클럭 펄스(CLK_PL<1>)를 생성할 수 있다. 제3 내부 클럭(ICLK<3>)은 첫번째 제1 시프팅 신호(LTOE_A<1>)에 의해 버스트 랭스에 대응하는 구간 동안 제3 데이터 출력 클럭(DOCLK<3>)으로 정렬될 수 있다. 클럭 펄스 생성부(114)는 첫번째 및 다섯번째 제1 시프팅 신호들(LTOE_A<1> 및 LTOE_A<5>)을 조합해서, 버스트 랭스에 대응하는 구간 이후 활성화되는 제3 내부 클럭(ICLK<3>)의 클럭 펄스(②)를 제1 클럭 펄스(CLK_PL<1>)로 생성할 수 있다.
클럭 조합부(115)는 제1 내지 제4 데이터 출력 클럭들(DOCLK<1:4>) 및 제1 클럭 펄스(CLK_PL<1>)를 조합해서 제1 내지 제4 최종 클럭들(CLK_FL<1:4)>을 생성할 수 있다. 클럭 조합부(115)는 제1 내지 제4 데이터 출력 클럭들(DOCLK<1:4>) 중 이웃한 클럭들을 조합해서 제1 내지 제4 최종 클럭들(CLK_FL<1:4>)을 생성할 수 있다. 특히, 클럭 조합부(115)는 제2 및 제3 데이터 출력 클럭들(DOCLK<2> 및 DOCLK<3>)과 함께 제1 클럭 펄스(CLK_PL<1>)를 조합해서 제2 최종 클럭(CLK_FL<2>)을 생성할 수 있다.
제1 모드 신호(LTOE_A)가 활성화되면, 선택부(121)는 제1 내지 제4 입력 노드를 통해 입력된 데이터(RDATA<1:4>)를 각각 제3, 제4, 제1, 및 제2 출력 노드로 정렬해서 정렬된 데이터(DATA<3.4.1.2>) 순으로 출력할 수 있다. 데이터 직렬화부(122)는 제3, 제4, 제1, 및 제2 최종 클럭들(CLK_FL<3>, CLK_FL<4>, CLK_FL<1>, 및 CLK_FL<2>)에 응답해 정렬된 데이터(DATA<3.4.1.2>) 순으로 직렬화해서 데이터 패드(DQ)로 출력할 수 있다.
도 7b를 참조하면, 리드 커맨드(RD)가 제3 내부 클럭(ICLK<3>)에 동기화되어 입력된 경우(①), 모드 결정부(112)는 제2 모드 신호(LTOE_B)를 활성화할 수 있다. 모드 결정부(112)는 제2 모드 신호(LTOE_B)를 리드 레이턴시에 해당하는 시간만큼 지연하고, 지연된 신호를 시프팅해서 제2 시프팅 신호들(LTOE_B<1:5>)을 생성할 수 있다.
제2 모드 신호(LTOE_B)는 버스트 랭스에 해당하는 구간(BL) 동안 활성화될 수 있다. 제2 모드 신호(LTOE_B)로부터 생성된 제2 시프팅 신호들(LTOE_B<1:5>)은 리드 동작에 따라 데이터 출력 회로들을 인에이블하기 위한 출력 인에이블 신호들로 사용될 수 있다. 비록, 도 7b에서는 5 개의 제2 시프팅 신호들(LTOE_B<1:5>)을 도시하고 있지만, 데이터 경로 상에 데이터 출력 회로들의 위치에 따라, 제2 모드 신호(LTOE_B)가 시프팅되어 복수의 시프팅 신호들이 생성될 수 있다.
클럭 정렬부(113)는 첫번째 제2 시프팅 신호(LTOE_B<1>)에 응답해, 제1 내부 클럭(ICLK<1>)을 제1 데이터 출력 클럭(DOCLK<1>)으로 전송할 수 있다. 이어서 활성화되는 두번째 내지 네번째 제2 시프팅 신호들(LTOE_B<2:4>)에 응답해, 클럭 정렬부(113)는 제2 내지 제4 내부 클럭들(ICLK<2:4>>)을 제2 내지 제4 데이터 출력 클럭들(DOCLK<2:4>)로 전송할 수 있다.
또한, 클럭 펄스 생성부(114)는 첫번째 및 다섯번째 제2 시프팅 신호들(LTOE_B<1> 및 LTOE_B<5>)에 응답해, 제1 내부 클럭(ICLK<1>)으로 제2 클럭 펄스(CLK_PL<2>)를 생성할 수 있다. 제1 내부 클럭(ICLK<1>)은 첫번째 제2 시프팅 신호(LTOE_B<1>)에 의해 버스트 랭스에 대응하는 구간 동안 제1 데이터 출력 클럭(DOCLK<1>)으로 정렬될 수 있다. 클럭 펄스 생성부(114)는 첫번째 및 다섯번째 제2 시프팅 신호들(LTOE_B<1> 및 LTOE_B<5>)을 조합해서, 버스트 랭스에 대응하는 구간 이후 활성화되는 제1 내부 클럭(ICLK<3>)의 클럭 펄스(②)를 제2 클럭 펄스(CLK_PL<2>)로 생성할 수 있다.
클럭 조합부(115)는 제1 내지 제4 데이터 출력 클럭들(DOCLK<1:4>) 및 제2 클럭 펄스(CLK_PL<2>)를 조합해서 제1 내지 제4 최종 클럭들(CLK_FL<1:4>)을 생성할 수 있다. 클럭 조합부(115)는 제1 내지 제4 데이터 출력 클럭들(DOCLK<1:4>) 중 이웃한 클럭들을 조합해서 제1 내지 제4 최종 클럭들(CLK_FL<1:4>)을 생성할 수 있다. 특히, 클럭 조합부(115)는 제4 및 제1 데이터 출력 클럭들(DOCLK<4> 및 DOCLK<1>)과 함께 제2 클럭 펄스(CLK_PL<2>)를 조합해서 제4 최종 클럭(CLK_FL<4>)을 생성할 수 있다.
제2 모드 신호(LTOE_B)가 활성화되면, 선택부(121)는 제1 내지 제4 입력 노드를 통해 입력된 데이터(RDATA<1:4>)를 그대로 제1 내지 제4 출력 노드로 정렬해서 정렬된 데이터(DATA<1:4>) 순으로 출력할 수 있다. 데이터 직렬화부(122)는 제1 내지 제4 최종 클럭들(CLK_FL<1:4>)에 응답해 정렬된 데이터(DATA<1:4>) 순으로 직렬화해서 데이터 패드(DQ)로 출력할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (20)

  1. 외부 클럭을 분주해서 제1 내지 제4 내부 클럭들을 생성하는 클럭 분주부;
    상기 제1 및 제3 내부 클럭들을 기준으로 리드 커맨드의 입력 시점에 따라 제1 및 제2 모드 신호들을 생성하는 모드 신호 생성부;
    상기 제1 내부 클럭에 응답해, 상기 제1 모드 신호를 시프팅해서 복수의 제1 시프팅 신호들을 생성하는 제1 시프팅부;
    상기 제3 내부 클럭에 응답해, 상기 제2 모드 신호를 시프팅해서 복수의 제2 시프팅 신호들을 생성하는 제2 시프팅부; 및
    상기 복수의 제1 및 제2 시프팅 신호들에 응답해, 상기 제1 내지 제4 내부 클럭들을 정렬해서 제1 내지 제4 데이터 출력 클럭들로 출력하는 클럭 정렬부
    를 포함하는 클럭 생성 회로.
  2. 제1항에 있어서,
    상기 제1 내지 제4 내부 클럭들은 상기 외부 클럭의 제1 라이징/폴링 에지들 및 제2 라이징/폴링 에지들에 각각 대응하고 90°의 위상차를 갖는 클럭 생성 회로.
  3. 제1항에 있어서,
    상기 리드 커맨드가 상기 제1 내부 클럭에 동기화되어 입력되면, 상기 모드 신호 생성부는 상기 제1 모드 신호를 활성화하고, 상기 리드 커맨드가 상기 제3 내부 클럭에 동기화되어 입력되면, 상기 모드 신호 생성부는 상기 제2 모드 신호를 활성화하는 클럭 생성 회로.
  4. 제3항에 있어서,
    상기 제1 및 제2 모드 신호들은 버스트 랭스에 해당하는 구간 동안 활성화되는 클럭 생성 회로.
  5. 제1항에 있어서,
    상기 복수의 제1 및 제2 시프팅 신호들에 응답해, 상기 제3 및 제1 내부 클럭들로 각각 제1 및 제2 클럭 펄스들을 생성하는 클럭 펄스 생성부를 더 포함하는 클럭 생성 회로.
  6. 제5항에 있어서,
    상기 제1 시프팅부는 상기 제1 내부 클럭에 동기화되어, 상기 제1 모드 신호를 리드 레이턴시에 해당하는 시간만큼 지연하고, 지연된 신호를 시프팅해서 상기 제1 내부 클럭의 90°의 위상차를 갖는 상기 복수의 제1 시프팅 신호들을 생성하는 클럭 생성 회로.
  7. 제6항에 있어서,
    상기 제2 시프팅부는 상기 제3 내부 클럭에 동기화되어, 상기 제2 모드 신호를 상기 리드 레이턴시에 해당하는 시간만큼 지연하고, 지연된 신호를 시프팅해서 상기 제3 내부 클럭의 90°의 위상차를 갖는 상기 복수의 제2 시프팅 신호들을 생성하는 클럭 생성 회로.
  8. 제7항에 있어서,
    상기 클럭 정렬부는
    상기 제1 시프팅 신호들 중 세번째 신호 및 상기 제2 시프팅 신호들 중 첫번째 신호에 응답해, 상기 제1 내부 클럭을 상기 제1 데이터 출력 클럭으로 전송하는 제1 클럭 전송 유닛;
    상기 제1 시프팅 신호들 중 네번째 신호 및 상기 제2 시프팅 신호들 중 두번째 신호에 응답해, 상기 제2 내부 클럭을 상기 제2 데이터 출력 클럭으로 전송하는 제2 클럭 전송 유닛;
    상기 제1 시프팅 신호들 중 첫번째 신호 및 상기 제2 시프팅 신호들 중 세번째 신호에 응답해, 상기 제3 내부 클럭을 상기 제3 데이터 출력 클럭으로 전송하는 제3 클럭 전송 유닛; 및
    상기 제1 시프팅 신호들 중 두번째 신호 및 상기 제2 시프팅 신호들 중 네번째 신호에 응답해, 상기 제4 내부 클럭을 상기 제4 데이터 출력 클럭으로 전송하는 제4 클럭 전송 유닛을 포함하는 클럭 생성 회로.
  9. 제7항에 있어서,
    상기 클럭 펄스 생성부는
    상기 복수의 제1 시프팅 신호들 중 첫번째 및 다섯번째 신호들에 응답해, 상기 제3 내부 클럭을 상기 제1 클럭 펄스로 출력하는 제1 클럭 펄스 생성 유닛; 및
    상기 복수의 제2 시프팅 신호들 중 첫번째 및 다섯번째 신호들에 응답해, 상기 제1 내부 클럭을 상기 제2 클럭 펄스로 출력하는 제2 펄스 클럭 생성 유닛을 포함하는 클럭 생성 회로.
  10. 제5항에 있어서,
    상기 제1 내지 제4 데이터 출력 클럭들 및 상기 제1 및 제2 클럭 펄스들을 조합해서 제1 내지 제4 최종 클럭들로 출력하는 클럭 조합부를 더 포함하는 클럭 생성 회로.
  11. 제10항에 있어서,
    상기 클럭 조합부는
    상기 제1 및 제2 데이터 출력 클럭들이 각각 로직 하이 레벨 및 로직 로우 레벨을 갖는 구간에서, 상기 제1 최종 클럭을 로직 하이 레벨로 출력하는 제1 클럭 조합 유닛;
    상기 제2 데이터 출력 클럭이 로직 하이 레벨을 갖고 상기 제3 데이터 출력 클럭 및 상기 제1 클럭 펄스가 로직 로우 레벨을 갖는 구간에서, 상기 제2 최종 클럭을 로직 하이 레벨로 출력하는 제2 클럭 조합 유닛;
    상기 제3 및 제4 데이터 출력 클럭들이 각각 로직 하이 레벨 및 로직 로우 레벨을 갖는 구간에서, 상기 제3 최종 클럭을 로직 하이 레벨로 출력하는 제3 클럭 조합 유닛; 및
    상기 제4 데이터 출력 클럭이 로직 하이 레벨을 갖고 상기 제1 데이터 출력 클럭 및 상기 제2 클럭 펄스가 로직 로우 레벨을 갖는 구간에서, 상기 제4 최종 클럭을 로직 하이 레벨로 출력하는 제4 클럭 조합 유닛을 포함하는 클럭 생성 회로.
  12. 외부 클럭을 분주해서 복수의 내부 클럭들을 생성하는 클럭 분주부;
    상기 내부 클럭들을 기준으로 리드 커맨드의 입력 시점에 따라 동작 모드를 결정하는 모드 결정부;
    상기 동작 모드에 따라 결정되는 순서로 상기 내부 클럭들을 정렬해서 복수의 데이터 출력 클럭들로 출력하는 클럭 정렬부; 및
    상기 동작 모드에 따라 리드 데이터를 정렬하고, 상기 데이터 출력 클럭들에 응답해 상기 정렬된 데이터를 출력하는 데이터 정렬부
    를 포함하는 메모리 장치.
  13. 제12항에 있어서,
    상기 내부 클럭들은 상기 외부 클럭의 제1 라이징/폴링 에지들 및 제2 라이징/폴링 에지들에 각각 대응하고 90°의 위상차를 갖는 제1 내지 제4 내부 클럭들을 포함하는 메모리 장치.
  14. 제13항에 있어서,
    상기 모드 결정부는,
    상기 리드 커맨드가 상기 제1 내부 클럭에 동기화되어 입력되면 제1 모드 신호를 활성화하고, 상기 리드 커맨드가 상기 제3 내부 클럭에 동기화되어 입력되면 제2 모드 신호를 활성화하는 모드 신호 생성 유닛;
    상기 제1 모드 신호를 리드 레이턴시에 해당하는 시간만큼 지연하고, 지연된 신호를 시프팅해서 상기 제1 내부 클럭의 90°의 위상차를 갖는 복수의 제1 시프팅 신호들을 생성하는 제1 시프팅 유닛; 및
    상기 제2 모드 신호를 상기 리드 레이턴시에 해당하는 시간만큼 지연하고, 지연된 신호를 시프팅해서 상기 제3 내부 클럭의 90°의 위상차를 갖는 복수의 제2 시프팅 신호들을 생성하는 제2 시프팅 유닛을 포함하는 메모리 장치.
  15. 제14항에 있어서,
    상기 복수의 제1 및 제2 시프팅 신호들에 응답해, 상기 제3 및 제1 내부 클럭들로 각각 제1 및 제2 클럭 펄스들을 생성하는 클럭 펄스 생성부를 더 포함하는 메모리 장치.
  16. 제15항에 있어서,
    상기 클럭 펄스 생성부는
    상기 복수의 제1 시프팅 신호들 중 첫번째 및 다섯번째 신호들에 응답해, 상기 제3 내부 클럭을 상기 제1 클럭 펄스로 출력하는 제1 클럭 펄스 생성 유닛; 및
    상기 복수의 제2 시프팅 신호들 중 첫번째 및 다섯번째 신호들에 응답해, 상기 제1 내부 클럭을 상기 제2 클럭 펄스로 출력하는 제2 펄스 클럭 생성 유닛을 포함하는 메모리 장치.
  17. 제15항에 있어서,
    상기 클럭 정렬부는 상기 제1 시프팅 신호들 중 세번째, 네번째, 첫번째, 및 두번째 신호들에 각각 응답해 상기 제1 내지 제4 내부 클럭들을 상기 데이터 출력 클럭들 중 제1 내지 제4 데이터 출력 클럭들로 전송하고, 상기 제2 시프팅 신호들 중 첫번째, 두번째, 세번째, 및 네번째 신호들에 각각 응답해 상기 제1 내지 제4 내부 클럭들을 상기 제1 내지 제4 데이터 출력 클럭들로 전송하는 메모리 장치.
  18. 제17항에 있어서,
    상기 제1 내지 제4 데이터 출력 클럭들 및 상기 제1 및 제2 클럭 펄스들을 조합해서 제1 내지 제4 최종 클럭들로 출력하는 클럭 조합부를 더 포함하고,
    상기 데이터 정렬부는 상기 제1 내지 제4 최종 클럭들에 응답해 상기 정렬된 데이터를 출력하는 메모리 장치.
  19. 제14항에 있어서,
    상기 데이터 정렬부는
    상기 제1 및 제2 모드 신호들에 응답해, 제1 내지 제4 입력 노드를 통해 입력된 데이터를 정렬해서, 정렬된 데이터를 제1 내지 제4 출력 노드로 출력하는 선택부; 및
    상기 제1 내지 제4 출력 노드로부터 병렬로 입력된 데이터를 상기 데이터 출력 클럭들에 응답해 직렬 데이터로 출력하는 데이터 직렬화부를 포함하는 메모리 장치.
  20. 제19항에 있어서,
    상기 선택부는 상기 제1 모드 신호가 활성화되면 상기 제1 내지 제4 입력 노드를 통해 입력된 데이터를 각각 상기 제3, 제4, 제1, 및 제2 출력 노드로 출력하고, 상기 제2 모드 신호가 활성화되면 상기 제1 내지 제4 입력 노드를 통해 입력된 데이터를 각각 상기 제1, 제2, 제3, 및 제4 출력 노드로 출력하는 메모리 장치.
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