KR100427038B1 - 컬럼 어드레스 버퍼장치 - Google Patents

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Abstract

본 발명은 DDR DRAM등의 소자에서 버스트길이(burst length)에 따라 내부적으로 발생 경로가 다른 일부 칼럼 어드레스 신호를 다른 컬럼 어드레스 신호와 발생 타이밍을 동일하게 제어하므로써, 불필요한 시간지연이 제거된 컬럼 어드레스 버퍼장치를 제공하기 위한 것으로, 이를 위한 본 발명의 일측면에 따르면, 컬럼 어드레스 신호를 입력받아 버퍼링하여 출력하기위한 다수의 어드레스 버퍼링 수단; 상기 다수의 어드레스 버퍼링 수단의 출력중 버스트 길이에 대응하는 비트수의 하위 비트 어드레스 신호를 입력받아 그 중에서 최상위 비트를 제외한 나머지 하위 비트 어드레스 신호들의 로직 상태에 따라 상기 최상위 비트 어드레스 신호 또는 그의 반전 신호를 선택적으로 출력하기 위한 비트천이 감지부; 상기 비트천이 감지부의 출력신호를 어드레스 스트로브 신호에 동기되어 프리 디코더로 전단하기 위한 제1 프리 컬럼 어드레스 발생수단; 상기 버스트 길이에 대응하지 않는 칼럼 어드레스 신호 및 상기 최상위 비트 어드레스 신호를 입력받아 상기 어드레스 스트로브 신호에 동기되어 후단의 프리 디코더로 출력하기 위한 다수의 제2 프리 컬럼 어드레스 발생수단을 포함하는 컬럼 어드레스 버퍼장치를 제공한다.

Description

컬럼 어드레스 버퍼장치{Device for buffering column address}
본 발명은 반도체 메모리 기술에 관한 것으로, 특히 동기식 반도체 메모리의 주변회로에 관한 것으로, 더 자세히는 동기식 반도체 메모리의 컬럼어드레스 버퍼장치에 관한 것이다.
최근, 초고속 메모리 장치로 급부상하고 있는 DDR SDRAM(Double Data Rate Synchronous DRAM)은 클럭의 라이징-에지(rising-edge)와 함께 폴링-에지 (falling-edge)에서도 데이터나 명령이 동기되어 입출력될 수 있는 SDRAM이다. 예컨대 100MHz 클럭을 사용하여 200MHz 클럭에 대응하는 데이터를 얻을 수가 있는 것이다.
DDR SDRAM도 종래의 SDRAM(Synchronous DRAM))에서와 마찬가지로 내부적인 동작은 외부 클럭신호의 라이징-에지에 얼라인(Align)된 내부 클럭신호에 의해 컬럼 엑세스를 하는데, 외부 클럭신호의 라이징-에지와 폴링-에지에 동기하여 수행하려면 라이징 데이터 및 폴링 데이터의 엑세스 동작이 한 클럭에서 동시에 일어나는 2-비트 프리페치(2-bit prefetch) 방식으로 동작하여야 한다.
예를 들어, 버스트 길이(burst length)가 2이고 버스트 타입이 순차형(sequential type)일 때 입력되는 컬럼 어드레스가 '(A2, A1, A0)=(0, 0, 0)'이라면, 외부에서는 (0, 0, 1), (0, 1, 0), (0, 1, 1)의 어드레스에 대응하는데이터가 순차적으로 각각 출력되는 것처럼 보이지만, 내부적으로는 (0, 0, 0)과 (0, 0, 1)의 컬럼 어드레스에 대한 엑세스 동작이 동시에 진행되고, 다음 클럭에 (0, 1, 0), (0, 1, 1)의 컬럼 어드레스에 대한 엑세스 동작이 동시에 진행된다.
여기서 '버스트 길이'라는 것은 SDRAM등의 클럭 동기형 메모리에서 연속되어 출력되는 데이터의 길이를 말한다.
전술한 바와 같이 버스트길이가 '2'일 때에는 외부클럭에 맞추어 내부적으로 2개의 컬럼 어드레스를 처리하게 되는데, 최하위 컬럼 어드레스(A0)의 값이 '로직로우'과 '로직하이'에 따라 상위 컬럼 어드레스(A1)가 일정할 때에는 최하위 컬럼 어드레스(A0)에 상관없이 최상위 컬럼 어드레스부터 하위 컬럼 어드레스(A1)까지만 내부적으로 처리해주면 된다.
그러나 최하위 비트의 어드레스 신호(A0)가 '로직하이'일 때와 '로직로우'일 때에 따라 바로 상위 컬럼 어드레스(A1)의 발생 상태가 달라지는 경우는 내부적으로는 최하위 컬럼 어드레스(A0)의 신호에 따라 처리되는 컬럼 어드레스(A1)를 다르게 처리해야 한다. 이를 자세히 살펴보면, 만약 컬럼 어드레스가 '(A1, A0)=(0, 0)'일 때에 해당 클럭에 처리해야 하는 내부적인 칼럼 어드레스는 (0, 0)와 (0, 1)이다. 또한 컬럼 어드레스가 '(A1, A0)=(1, 0)'일 때에는 해당 클럭에 따라 처리해야 하는 칼럼 어드레스는 (1, 0)와 (1, 1)이다. 따라서 최하위 칼럼 어드레스(A0)의 상태가 '로직로우' 일 경우에는 바로 상위 칼럼 어드레스(A1)은 최하위 칼럼 어드레스(A0)의 상태에 관계없이 처리하여 주면 된다.
그러나, 만약 시작하는 컬럼 어드레스가 '(A1, A0)=(0, 1)'이거나 '(A1,A0)=(1, 1)'일 경우에는 해당클럭에 따라 동시에 처리해야 하는 컬럼 어드레스는 각각 (1, 0)과 (0, 0)으로서 칼럼 어드레스(A1)를 내부적으로 반전시켜 처리해야 한다. 즉, 최하위 비트 어드레스 신호(A0)의 로직상태가 '하이'일 경우에는, 별도의 처리 과정을 거쳐서 반전된 칼럼 어드레스(A1)를 사용해야 한다.
통상적으로, 2-비트 프리페치 방식을 위해서는 메모리 소자내 뱅크를 홀수번 셀(odd cell)과 짝수번 셀(even cell) 2가지로 구분하여 별도로 엑세스 하는 것이 일반적인데, 홀수번(odd) 셀의 컬럼 어드레스(A1)는 외부 입력 어드레스 신호의 로직 상태와 동일하게 발생되는 한편, 짝수번(even) 셀의 컬럼 어드레스(A1)는 이전 최하위 칼럼 어드레스(A0)의 로직 상태에 따라 그 상태의 반전 여부를 달리하여 발생되도록 구성된다.
도1은 종래 기술에 따른 컬럼 어드레스 버퍼장치의 블록 구성도이다.
도1을 참조하여 살펴보면, 컬럼 어드레스 버퍼장치는 다수의 어드레스 버퍼(10, 12,.., 14)와, 다수의 어드레스 래치(20, 22,..., 24)가 순차적으로 접속되고, 버스트길이에 대응하는 하위 컬럼어드레스의 상태를 감지하여 홀수번 셀과 짝수번 셀을 억세스할 어드레스를 출력하는 비트 천이 감지부(30)로 구성되어 있다.
도2는 도1의 비트천이 감지부를 나타낸 회로 구성도이다. 여기서는 버스트길이가 2일 때의 비트천이 감지부를 나타낸 것이다.
도2를 참조하여 살펴보면, 비트 천이 감지부(30)는 제어신호 생성부(31)와, 제어신호(setb,set)에 따라 후단의 프리디코더(도시않됨)로 신호(at1_od,at1_ev)를출력하는 출력부(32)로 구성된다.
제어신호 생성부(31)는 어드레스 래치(20)의 출력(at_col_0)과 버스트 길이에 따라 발생되는 신호(a) 및 버스트 타입(예컨대 시퀀셜(sequential) 또는 인터리브(interleave))에 따라 발생되는 신호(b)를 반전시켜 입력받아 제어신호(set)를 출력하는 3입력 낸드게이트(NAND1)와, 제어신호(set)를 반전시키는 인버터(IN6)로 구성된다.
출력부(30)는 어드레스 래치(20)의 출력(at_col_0)를 버퍼링하여 홀수번 셀의 칼럼 어드레스 신호(at1_od)로 출력하는 인버터 체인(IN1,IN2)과, 한 쌍의 제어신호(set, setb)의 로직상태에 따라 어드레스 래치(20)의 출력신호(at_col_0) 및 그 반전신호를 후단의 프리디코더(도시않됨)로 선택적으로 출력하는 2개의 스위칭 소자(MT1, MT2)로 구성된다.
이하, 도1내지 도2를 참조하여 전술한 컬럼 어드레스 버퍼장치의 동작을 살펴본다.
먼저, 다수개의 어드레스 버퍼(10, 12,..., 14)은 다수의 컬럼 어드레스(A0, A1,..., An)를 입력받아 내부클럭(여기서는 'clkp4')에 따라 버퍼링하고, 다수의 어드레스 래치(20, 22,.., 24)는 어드레스 버퍼(10, 12,..., 14)로부터 출력된 신호(out_0, out_1,..., out_n)를 전달받아 어드레스 스트로브 신호(add_stb)의 인가와 따라 출력신호(at_col_0, at_col_1,..., at_col_n)를 발생시킨다.
비트 천이 감지부(30)는 어드레스 래치의 출력신호(at_col_0, at_col_1,..., at_col_n)중 버스트 길이(BL)에 해당하는 하위 비트 어드레스 신호(예를 들어,BL=2의 경우 0번과 1번에 해당하는 at_col_0과 at_col_1 신호)를 전달받아 최상위 비트(A1)를 제외한 나머지 하위 비트 신호(A0)의 로직 상태에 따라 상위 비트 신호(여기서는 BL=2 이기 때문에 1번 어드레스 'A1' 을 의미함)의 반전 여부를 결정하여 후단의 프리 디코더(미도시됨)로 전달하게 된다.
도3은 도1의 어드레스 버퍼장치의 블록 구성도의 동작 타이밍도이다.
도3을 참조하여 살펴보면, 컬럼 어드레스(A0, A1)가 (a),(b)의 형태로 파형을 갖고 입력되면 (c)와 같은 내부적으로 생성된 클럭신호(clkp4)의 상승 에지에 동기하여 (d), (e)와 같이 2개의 신호(out_0, out_1)가 동시에 발생된다.
이후, 내부 클럭 제어신호의 일종인 어드레스 스트로브신호(add_stb)가 (f)의 파형과 같이 인가되어지면 버스트 길이에 해당하는 하위비트의 신호를 제외한 내부신호(여기서는 at_col_2,...,at_col_n)는 상기한 어드레스 스트로브 신호에 동기하여 발생되는 반면, 홀수번 셀과 짝수번 셀로 구분되어 달리 출력해야 하는 내부 신호(at1_ev, at1_od)는 비트천이감지부(30)로 인한 소정의 딜레이시간(td)를 거쳐 (h)와 같이 출력된다. 한편 입력되는 컬럼 어드레스에 대한 데이터의 억세스(Access) 타임은 가장 늦은 신호에 의해 결정되어지는데, 전술한 바와 같이 비트천이감지부의 출력신호(at1_ev, at1_od)가 가장 늦게 되어, 이 신호(at1_ev, at1_od)에 의해 컬럼 어드레스의 억세스(Access) 타임이 결정되어 진다.
이를 정리하면, 어드레스 프리 디코더로 입력되어 컬럼 엑세스를 수행하여할 내부신호의 일부(at1_ev,at1_od)가 비트 천이 감지부(30)내 구성 요소인 2개 혹은 그 이상의 인버터를 거쳐 발생되는 까닭에 어드레스 스트로브 신호의 인가 후에소정의 지연시간을 거친 후 발생되게 되면서, 컬럼 엑세스 시간이 지연되어 메모리 소자 전체의 고속화에 크게 저하되는 문제점이 생긴다.
본 발명은 동기식 반도체 메모리등의 소자에서 컬럼 엑세스 시간을 단축할 수 있는 컬럼 어드레스 버퍼장치를 제공하는 것을 그 목적으로 한다.
도1은 종래 기술에 따른 컬럼 어드레스 버퍼장치의 블록 구성도.
도2는 도1의 비트천이 감지부를 나타낸 회로 구성도.
도3은 도1의 어드레스 버퍼장치의 블록 구성도의 동작 타이밍도.
도4는 본 발명의 일실시예에 따른 컬럼 어드레스 버퍼장치의 블록 구성도.
도5a는 도4의 비트천이 감지부의 일 예를 나타낸 회로 구성도.
도5b는 도4의 어드레스 래치의 일 예를 나타낸 회로 구성도.
도6은 도4의 컬럼 어드레스 버퍼장치의 동작 타이밍도.
도7 및 도8은 도4의 비트천이감지부의 비트천이감지 상태에 따른 동작 타이밍도.
도9는 도4의 비트천이 감지부의 제2 실시예를 나타낸 회로 구성도.
<도면의 주요부분에 대한 부호의 설명>
110,120,130 : 어드레스 버퍼
200 : 비트천이감지부
310, 320 : 어드레스 래치
상기 목적을 달성하기 위한 본 발명은 컬럼 어드레스 신호를 입력받아 버퍼링하여 출력하기 위한 다수의 어드레스 버퍼링 수단; 상기 다수의 어드레스 버퍼링 수단의 출력중 버스트 길이에 대응하는 비트수의 하위 비트 어드레스 신호를 입력받아 그 중에서 최상위 비트를 제외한 나머지 하위 비트 어드레스 신호들의 로직 상태에 따라 상기 최상위 비트 어드레스 신호 또는 그의 반전 신호를 선택적으로 출력하기 위한 비트천이 감지수단; 상기 비트천이 감지수단의 출력신호와, 상기 최상위 비트 어드레스 신호를 어드레스 스트로브 신호에 동기되어 프리 디코더로 전단하기 위한 제1 어드레스 래치수단; 상기 다수의 어드레스 버퍼링 수단의 출력중 상기 버스트 길이에 대응하지 않는 나머지 출력신호를 입력받아 상기 어드레스 스트로브 신호에 동기되어 후단의 프리 디코더로 출력하기 위한 제2 어드레스 래치수단을 구비하며, 상기 비트 천이 감지수단은 상기 버스트 길이에 대응하는 비트수의 하위 비트 어드레스 신호와 상기 버스트 길이를 판단하는 제1 입력신호 및 버스트 타입을 나타내는 제2 입력신호를 논리조합하여 상기 최상위 비트 어드레스 신호의 반전여부를 결정하는 제어신호를 출력하는 제어신호 발생부와, 상기 제어신호를 따라 최상위 비트 어드레스 또는 그 반전 신호를 출력하는 출력부를 구비하는 것을 특징으로 하는 컬럼 어드레스 버퍼장치를 제공한다.
본 발명은 DDR DRAM등의 소자에서 칼럼어드레스를 입력받아 내부적으로 버퍼링하는 과정에서, 버스트 길이(burst length)에 따라 경로가 다르게 생성되는 신호를 어드레스 스트로브 신호의 인가 전에 미리 발생시키도록 제어하여 다른 내부신호와 발생 타이밍을 동일하게 하는 칼럼어드레스 버퍼장치에 관한 것이다. 이렇게 함으로서 컬럼어드레스에 따른 데이터 억세스시간의 불필요한 시간지연을 제거하여 컬럼 엑세스 시간을 대폭 단축시킬수 있다. 즉, 본 발명의 컬럼 어드레스 버퍼장치는 홀수(odd)번 셀과 짝수번(even) 셀에 해당하는 어드레스 신호를 구분하여 발생하기 위한 비트 천이 감지부를, 어드레스 스트로브 신호(add_stb)의 인가와 동시에 내부신호를 발생시키는 어드레스 래치의 전단에 삽입하여 미리 동작하도록 제어하므로써, 다른 내부신호와 발생 타이밍을 동일하게 수행할 수 있도록 구성한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도4는 본 발명의 일실시예에 따른 컬럼 어드레스 버퍼장치의 블록 구성도이다.
도4를 참조하여 설명하면, 칼럼 어드레스 버퍼장치는 컬럼 어드레스 신호(A0, A1,..., An)를 입력받아 버퍼링하는 다수의 어드레스 버퍼(110,120,...,130)과, 버스트(burst) 길이에 대응하는 하위 칼럼 어드레스 신호를 이용하여 짝수셀에 대한 내부신호(set_at)를 출력하는 비트 천이 감지부(200)와, 다수의 어드레스 버퍼(110,120,...,130)에서 신호를 입력받아 후단의 컬럼 프리 디코더로 각각 출력하는 다수의 어드레스 래치(310,...,320)로 구성된다.
도5a는 도4의 비트천이 감지부의 일 예를 나타낸 회로 구성도이다.
도5a를 참조하여 설명하면, 비트 천이 감지부(200)는 제어신호쌍(set, setb)을 발생시키는 제어신호 발생부(210)와, 어드레스버퍼(110)의 출력 신호(out_1) 및 그 반전신호를 제어신호쌍(set, setb)에 따라 선택적으로 어드레스 래치(310)로 출력하는 출력부(220)로 구성된다.
제어신호 발생부(210)는 입력되는 신호(a,b)를 논리합하여 출력하는 노어게이터(NOR1) 및 인버터(IN1)와, 어드레스 버퍼의 출력신호(out_0)를 전달하는 제1 전송게이트(MT1)와, 입력신호(a, b)가 모두 로우일 때에 턴온되는 제1 전송게이트(MT1)의 출력단(N1)을 접지전원으로 연결하는 앤채널 모스 트랜지스터(MN1)와, 어드레스 버퍼의 출력신호(out_0)를 일정 시간 딜레이시키는 딜레이부(5)와, 딜레이부(5)를 거쳐 전달된 신호와 어드레스 버퍼의 출력신호(out_0)를 입력받아 제어신호(set)를 출력하는 노어게이터(NOR2)와, 노어게이터(NOR2)의 출력을 반전시켜 제어신호(setb)를 출력하는 인버터(IN2)로 구성된다.
여기서, 입력신호(a)는 버스트 길이가 2인 경우 '로직로우'를 그 외의 경우에는 '로직하이'를 나타내도록 제어되는 신호이고, 입력신호(b)는 버스트 타입이 시퀀셜일 때 '로직로우'를 인터리브방식일 때 '로직하이'를 나타내도록 미리 제어되는 신호이다. 여기서는 버스트 길이가 '2'인 경우를 예시한 경우이므로 다수의 칼럼 어드레스 신호중에서 'A0' 신호에 의해 'A1'신호를 내부적으로 처리하도록구성하였다.
또한 출력부(220)는 제어신호쌍(set, setb)의 로직상태에 따라 어드레스 버퍼의 출력신호(out_1) 및 그 반전신호를 선택적으로 어드레스 래치부로 출력하는 제2, 3 전송게이트(MT2,MT3)로 구성된다.
도5b는 도4의 어드레스 래치의 일 예를 나타낸 회로 구성도이다.
도5b를 참조하여 살펴보면, 어드레스 래치(310)는 비트천이 감지부(set_at)의 출력신호(sel_at)를 입력받아 래치하고, 어드레스 스트로브 신호(add_stb)에 맞추어 후단의 프리디코더로 출력하는 짝수셀 어드레스 출력부(311)와, 어드레스 버퍼(120)의 출력신호(out_1)를 래치하고 어드레스 스트로브 신호(add_stb)에 맞추어 후단의 프리디코더로 출력하는 홀수셀 어드레스 출력부(312)로 구성된다. 제4, 5 전송게이트(MT4, MT5)는 어드레스 스트로브 신호(add_stb)에 동기되어 어드레스 버퍼(120)의 출력신호(out_1) 및 비트천이 감지부(200)의 출력신호(set_at)를 출력시키는 역할을 한다.
도6은 도4의 컬럼 어드레스 버퍼장치의 동작 타이밍도이다. 이하 도4내 도6을 참조하여 컬럼 어드레스 버퍼장치의 동작을 자세히 설명한다.
먼저 어드레스 버퍼(110,120)에서 칼럼 어드레스 입력신호(A0,A1)를 입력받고, 내부 클럭 제어신호(clkp4)에 의해 출력신호(out_0, out_1)를 발생한다.
한편, 비트 천이 감지부(200)에서는 입력되는 제어신호(a, b)중 적어도 한 신호가 '로직하이' 일 경우에는 제어신호 생성부(210)에서 출력되는 제어신호쌍(set,setb)는 무조건 set='로직하이', setb='로직로우'로 되어출력부(220)에서는 어드레스 버퍼(120)의 출력신호(out_1)를 제2 전송게이트(MT2)를 통하여 그대로 출력한다.
또한 비트 천이 감지부(200)에 입력되는 신호(a, b)가 모두 '로직로우'이고, 어드레스 버퍼(110)의 출력신호(out_0)가 '로직로우'인 경우에 제어신호쌍(set,setb)의 로직 상태가 set='로직하이', setb='로직로우'로 출력되어, 출력부(210)에서는 제2 전송게이트(MT2)를 통하여 어드레스 버퍼(110)의 출력신호(out_1)를 그대로 출력한다.
비트 천이 감지부(200)에 입력되는 제어신호(a, b)가 모두 '로직로우'이고, 어드레스버퍼(110)의 출력신호(out_0)가 '로직하이'인 경우에는 제어신호쌍(set,setb)의 로직 상태가 set='로직로우', setb='로직하이'로 출력되어 출력부(210)에서 제3 전송게이트(MT3)를 통하여 어드레스버퍼의 출력신호(out_1)를 반전시켜 출력한다.
도6을 참조하여 칼럼 어드레스 버퍼수단의 동작 파형을 살펴보면, 칼럼 어드레스 신호(A0, A1)가 (a),(b) 파형을 갖고 입력되면 (c)에 도시된 바와 같은 내부 클럭 제어신호(clkp4)의 상승에지에 동기하여 (d), (e)와 같이 2개의 신호(out_0, out_1)가 동시에 발생된다. 이때, 비트 천이 감지부(200)에서 어드레스 버퍼(110)의 출력신호(out_0)의 로직상태에 따라 어드레스 버퍼의 출력신호(out_1)의 로직상태를 달리한 신호(sel_at)를 (f)의 파형과 같이 발생시킨다.
이어서 어드레스 래치(310)는 비트 천이 감지부(200)로부터 출력된 신호(sel_at)를 전달받아 어드레스 스트로브 신호(add_stb)에 맞추어 후단의 프리디코더(미 도시됨)로 전달한다. 이 때 다른 다수의 어드레스 래치(320...)는 어드레스 스트로브 신호(add_stb)에 맞추어 어드레스 버퍼의 출력신호(at_col_n)를 바로 후단의 프리 디코더로 출력한다.
이에 따라, (h)와 (i)에 도시된 각각의 내부 컬럼 어드레스 신호의 발생이 (g)에 도시된 어드레스 스트로브 신호(add_stb)의 발생타이밍과 동일하게 수행되도록 할 수 있게 되어, 어드레스 스트로브 신호(add_stb)의 인가 이후 불필요하게 소모되던 딜레이 시간을 제거할 수 있게 된다.
도7 및 도8은 도4의 비트천이감지부의 비트천이감지 상태에 따른 동작 타이밍도이다. 도7은 컬럼 어드레스 버퍼장치의 비트별 어드레스 신호의 로직상태가 A0='로직하이', A1='로직하이'인 경우일 때 도면이고, 도8은 비트별 어드레스 신호의 로직상태가 A0='로직하이', A1='로직로우'인 경우를 도시하고 있다.
먼저 도7를 참조하여 살펴보면, 어드레스 스트로브 신호(add_stb)의 활성화 이전에 발생된 신호(sel_at)에 의해 어드레스 버퍼(120)의 출력신호(out_1)의 반전된 상태로 신호(at1_ev)가 출력된다. 결과적으로 상위 어드레스 신호(out_1)가 '로직하이'에서 '로직로우'로 반전되어 출력되는 것을 알 수 있다.
다음으로, 도8를 참조하여 살펴보면 어드레스 스트로브 신호(add_stb)의 활성화 이전에 발생된 신호(sel_at)에 의해, 어드레스 버퍼(120)의 출력신호(out_1)가 반전된 상태의 신호(at1_ev)로 출력된다.
또한, 본 발명에 따른 컬럼 어드레스 버퍼장치는 버스트 길이가 2인 경우에만 국한 되는 것이 아니라, 버스트 길이가 다른 경우에도 적용될 수 있다. 예를 들어, 버스트 길이가 4인 경우는, 컬럼 어드레스(A1,A0)의 비트 상태를 감지하여 컬럼 어드레스(A2)의 상태를 내부적으로 처리해 주면된다.
이 경우에는 칼럼 어드레스 신호((A1,A0)에 의해 내부적으로 신호가 다르게 반전하는 경우가 A0='로직하이', A1='로직하이'인 경우밖에 없기 때문에, 컬럼 어드레스(A1,A0)가 모두 로직하이 일 때 칼럼 어드레스 신호(A2)에 의해 발생된 내부신호(out_2)가 반전되도록 회로를 구성하면 된다. 도9는 버스트 길이가 4인 경우에도4의 비트 천이 감지부(200)를 회로구성한 것이다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명의 컬럼 어드레스 버퍼장치에 의하면 내부의 컬럼 어드레스 신호의 발생시간을 보다 고속화시켜 컬럼 억세스 시간을 크게 단축시킬 수 있게 되는 효과가 있다.

Claims (10)

  1. 삭제
  2. 컬럼 어드레스 신호를 입력받아 버퍼링하여 출력하기 위한 다수의 어드레스 버퍼링 수단;
    상기 다수의 어드레스 버퍼링 수단의 출력중 버스트 길이에 대응하는 비트수의 하위 비트 어드레스 신호를 입력받아 그 중에서 최상위 비트를 제외한 나머지 하위 비트 어드레스 신호들의 로직 상태에 따라 상기 최상위 비트 어드레스 신호 또는 그의 반전 신호를 선택적으로 출력하기 위한 비트천이 감지수단;
    상기 비트천이 감지수단의 출력신호와, 상기 최상위 비트 어드레스 신호를 어드레스 스트로브 신호에 동기되어 프리 디코더로 전단하기 위한 제1 어드레스 래치수단;
    상기 다수의 어드레스 버퍼링 수단의 출력중 상기 버스트 길이에 대응하지 않는 나머지 출력신호를 입력받아 상기 어드레스 스트로브 신호에 동기되어 후단의 프리 디코더로 출력하기 위한 제2 어드레스 래치수단을 구비하며,
    상기 비트 천이 감지수단은,
    상기 버스트 길이에 대응하는 비트수의 하위 비트 어드레스 신호와 상기 버스트 길이를 판단하는 제1 입력신호 및 버스트 타입을 나타내는 제2 입력신호를 논리조합하여 상기 최상위 비트 어드레스 신호의 반전여부를 결정하는 제어신호를 출력하는 제어신호 발생부와, 상기 제어신호를 따라 최상위 비트 어드레스 또는 그 반전 신호를 출력하는 출력부를 구비하는 것을 특징으로 하는 컬럼 어드레스 버퍼장치.
  3. 제 2 항에 있어서,
    상기 제어신호 발생부는,
    상기 버스트 길이를 판단하는 제1 입력신호 및 상기 버스트 타입을 나타내는 제2 입력신호에 따라 상기 버스트 길이에 대응하는 비트수의 하위 비트 어드레스 신호(상기 비트수가 복수인 경우에는 상기 하위비트 어드레스 신호의 논리조합된 신호)를 선택적으로 출력하는 제1 스위치 수단과,
    상기 제1 스위치 수단이 턴-오픈 될 때에 상기 제1 스위치 수단의 출력단 전위 레벨을 일정하게 유지시키는 제2 스위치 수단과,
    상기 제1 스위치 수단을 통해 출력된 신호가 소정의 시간동안 유지되면 상기 제어신호를 발생시키는 제어신호 출력부를 구비하는 것을 특징으로 하는 컬럼 어드레스 버퍼장치.
  4. 제 3 항에 있어서,
    상기 제1 스위치 수단은
    상기 버스트 길이를 판단하는 제1 입력신호 및 버스트 타입을 나타내는 제2 입력신호를 입력으로 하는 노어게이트와,
    상기 노어 게이트의 출력을 반전하는 인버터와,
    상기 노어게이트의 출력과 상기 인버터의 출력에 따라 턴온되는 전송게이트를 구비하는 것을 특징으로 하는 컬럼 어드레스 버퍼장치.
  5. 제 4 항에 있어서,
    제2 스위치 수단은,
    상기 인버터의 출력을 게이트로 입력받고, 동작전원과 상기 전송게이트의 출력을 스위칭하는 모스 트랜지스터를 구비하는 것을 특징으로 하는 컬럼 어드레스 버퍼장치.
  6. 제 5 항에 있어서,
    상기 제어신호 출력부는
    상기 전송게이트의 출력을 상기 제1 스위치 수단 통해 전달된 출력신호를 일정 시간 딜레이시키는 딜레이수단과,
    상기 딜레이수단을 거쳐 전달된 신호와 상기 제1 스위칭부의 출력신호가 일정시간 같게 유지되면 상기 제어신호를 출력하는 제어신호 출력부를 구비하는 것을 특징으로 하는 컬럼 어드레스 버퍼장치.
  7. 제 2 항에 있어서,
    상기 비트천이 감지부의 출력부는
    상기 최상위 비트 어드레스 신호를 반전시키는 인버터와,
    상기 제어신호가 인에이블 일 때에 상기 최상위 비트 어드레스 신호를 상기 제1 어드레스 래치로 전달시키는 제1 전송게이트와,
    상기 제어신호가 디스에이블 일 때에 상기 인버터의 출력을 상기 제1 어드레스 래치로 전달시키는 제2 전송게이트를 구비하는 것을 특징으로 하는 컬럼 어드레스 버퍼장치.
  8. 제 3 항에 있어서,
    상기 제1 어드레스 래치는,
    상기 어드레스 스트로브 신호에 동기되어 상기 출력부의 출력신호를 선택적으로 전달하기 위한 제3 스위칭수단과,
    상기 제3 스위칭수단으로 출력된 신호를 래치시켜 출력하기 위한 제1 래치부를 구비하는 것을 특징으로 하는 컬럼 어드레스 버퍼장치.
  9. 제 8 항에 있어서,
    상기 제2 어드레스 래치는,
    상기 어드레스 스트로브 신호에 동기되어 상기 출력부의 출력신호를 선택적으로 전달하기 위한 제4 스위칭수단과,
    상기 제4 스위칭수단으로 출력된 신호를 래치시켜 출력하기 위한 제2 래치부를 구비하는 것을 특징으로 하는 컬럼 어드레스 버퍼장치.
  10. 제 9 항에 있어서,
    상기 제3 및 제4 스위칭수단은 상기 어드레스 스트로브 신호에 의해 턴온 되는 전송게이트를 구비하는 것을 특징으로 하는 컬럼 어드레스 버퍼장치.
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