JP2002230974A - カラムアドレスバッファ装置 - Google Patents
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- G11C11/408—Address circuits
- G11C11/4082—Address Buffers; level conversion circuits
Abstract
(57)【要約】
【課題】 同期式半導体メモリ等の素子におけるカラム
アクセス時間を短縮することのできるカラムアドレスバ
ッファ装置を提供する。 【解決手段】 カラムアドレス信号を入力、バッファリ
ングして出力する複数のアドレスバッファリング手段１
１０、アドレスバッファリング手段の出力中、バースト
長に対応する下位ビットアドレス信号が入力され、最上
位ビットを除外した残りの下位ビットアドレス信号のロ
ジック状態に応じ最上位ビットアドレス信号又はその反
転信号を選択的に出力するビット遷移感知手段２００、
ビット遷移感知手段の出力信号をアドレスストローブ信
号に同期、プリデコーダに伝達する第１アドレスラッチ
手段３１０と、アドレスバッファリング手段の出力中、
バースト長に対応しない出力信号が入力され、アドレス
ストローブ信号に同期し後段のプリデコーダに出力する
第２アドレスラッチ手段３２０を備える。
アクセス時間を短縮することのできるカラムアドレスバ
ッファ装置を提供する。 【解決手段】 カラムアドレス信号を入力、バッファリ
ングして出力する複数のアドレスバッファリング手段１
１０、アドレスバッファリング手段の出力中、バースト
長に対応する下位ビットアドレス信号が入力され、最上
位ビットを除外した残りの下位ビットアドレス信号のロ
ジック状態に応じ最上位ビットアドレス信号又はその反
転信号を選択的に出力するビット遷移感知手段２００、
ビット遷移感知手段の出力信号をアドレスストローブ信
号に同期、プリデコーダに伝達する第１アドレスラッチ
手段３１０と、アドレスバッファリング手段の出力中、
バースト長に対応しない出力信号が入力され、アドレス
ストローブ信号に同期し後段のプリデコーダに出力する
第２アドレスラッチ手段３２０を備える。
Description
【０００１】
【発明が属する技術分野】本発明は、半導体メモリ技術
に係り、特に、同期式半導体メモリの周辺回路に関し、
さらに詳細には、同期式半導体メモリのカラムアドレス
バッファ装置に関する。
に係り、特に、同期式半導体メモリの周辺回路に関し、
さらに詳細には、同期式半導体メモリのカラムアドレス
バッファ装置に関する。
【０００２】
【従来の技術】近年、超高速メモリ装置として急浮上し
ているＤＤＲ ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ
Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ：ＤＲＡＭ）は、ク
ロックの立ち上がりエッジ（ｒｉｓｉｎｇ−ｅｄｇｅ）
と共に立ち下りエッジ（ｆａｌｌｉｎｇ−ｅｄｇｅ）に
おいてもデータや命令が同期されて入出力できるＳＤＲ
ＡＭである。例えば、１００ＭＨｚクロックを使用して
２００ＭＨｚクロックに対応するデータを得ることがで
きるものである。ＤＤＲ ＳＤＲＡＭも従来のＳＤＲＡ
Ｍと同様に、内部的な動作は外部クロック信号の立ち上
がりエッジにアライン（Ａｌｉｇｎ）された内部クロッ
ク信号によりカラムアクセスをするが、外部クロック信
号の立ち上がりエッジと立ち下りエッジに同期して行な
おうとするならば、立ち上がりデータ及び立ち下りデー
タのアクセス動作が一クロックにおいて同時に起きる２
ビットプリフェッチ（２−ｂｉｔ ｐｒｅｆｅｔｃｈ）
方式で動作すべきである。
ているＤＤＲ ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ
Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ：ＤＲＡＭ）は、ク
ロックの立ち上がりエッジ（ｒｉｓｉｎｇ−ｅｄｇｅ）
と共に立ち下りエッジ（ｆａｌｌｉｎｇ−ｅｄｇｅ）に
おいてもデータや命令が同期されて入出力できるＳＤＲ
ＡＭである。例えば、１００ＭＨｚクロックを使用して
２００ＭＨｚクロックに対応するデータを得ることがで
きるものである。ＤＤＲ ＳＤＲＡＭも従来のＳＤＲＡ
Ｍと同様に、内部的な動作は外部クロック信号の立ち上
がりエッジにアライン（Ａｌｉｇｎ）された内部クロッ
ク信号によりカラムアクセスをするが、外部クロック信
号の立ち上がりエッジと立ち下りエッジに同期して行な
おうとするならば、立ち上がりデータ及び立ち下りデー
タのアクセス動作が一クロックにおいて同時に起きる２
ビットプリフェッチ（２−ｂｉｔ ｐｒｅｆｅｔｃｈ）
方式で動作すべきである。
【０００３】例えば、バースト長さが２であって、バー
ストタイプが順次型（ｓｅｑｕｅｎｔｉａｌ ｔｙｐ
ｅ）である場合、入力されるカラムアドレスが、「（Ａ
２、Ａ１、Ａ０）＝（０、０、０）」であるならば、外
部では、（０、０、１）、（０、１、０）、（０、１、
１）のアドレスに対応するデータが順次、各々出力され
るように見えるが、内部的には、（０、０、０）と
（０、０、１）のカラムアドレスに対するアクセス動作
が同時に進行し、次のクロックに、（０、１、０）、
（０、１、１）のカラムアドレスに対するアクセス動作
が同時に進行される。ここで、「バースト長さ」とは、
ＳＤＲＡＭ等のクロック同期型メモリで連続して出力さ
れるデータの長さをいう。上述したように、バースト長
さが「２」である場合には、外部クロックに合せて内部
的に２個のカラムアドレスを処理することになるが、最
下位カラムアドレス（Ａ０）の値が、「ロジックロー」
と「ロジックハイ」に応じて上位のカラムアドレス（Ａ
１）が一定する場合には、最下位カラムアドレス（Ａ
０）に関係せず最上位カラムアドレスからカラムアドレ
ス（Ａ１）まで内部的に処理すれば良い。
ストタイプが順次型（ｓｅｑｕｅｎｔｉａｌ ｔｙｐ
ｅ）である場合、入力されるカラムアドレスが、「（Ａ
２、Ａ１、Ａ０）＝（０、０、０）」であるならば、外
部では、（０、０、１）、（０、１、０）、（０、１、
１）のアドレスに対応するデータが順次、各々出力され
るように見えるが、内部的には、（０、０、０）と
（０、０、１）のカラムアドレスに対するアクセス動作
が同時に進行し、次のクロックに、（０、１、０）、
（０、１、１）のカラムアドレスに対するアクセス動作
が同時に進行される。ここで、「バースト長さ」とは、
ＳＤＲＡＭ等のクロック同期型メモリで連続して出力さ
れるデータの長さをいう。上述したように、バースト長
さが「２」である場合には、外部クロックに合せて内部
的に２個のカラムアドレスを処理することになるが、最
下位カラムアドレス（Ａ０）の値が、「ロジックロー」
と「ロジックハイ」に応じて上位のカラムアドレス（Ａ
１）が一定する場合には、最下位カラムアドレス（Ａ
０）に関係せず最上位カラムアドレスからカラムアドレ
ス（Ａ１）まで内部的に処理すれば良い。
【０００４】しかし、最下位ビットのアドレス信号（Ａ
０）が「ロジックハイ」である場合と「ロジックロー」
である場合とに応じて直ぐ上位のカラムアドレス（Ａ
１）の発生状態が変わる場合は、内部的には最下位カラ
ムアドレス（Ａ０）の信号によって処理されるカラムア
ドレス（Ａ１）を異なるように処理すべきである。これ
を詳細に述べると、もしカラムアドレスが「（Ａ１、Ａ
０）＝（０、０）」である場合、該当クロックに処理す
べき内部的なカラムアドレスは、（０、０）と（０、
１）である。また、カラムアドレスが「（Ａ１、Ａ０）
＝（１、０）」である場合には、該当クロックに応じて
処理すべきカラムアドレスは、（１、０）と（１、１）
である。したがって、最下位カラムアドレス（Ａ０）の
状態が「ロジックロー」である場合には、直ぐ上位のカ
ラムアドレス（Ａ１）は最下位カラムアドレス（Ａ０）
の状態に関係なく処理すれば良い。
０）が「ロジックハイ」である場合と「ロジックロー」
である場合とに応じて直ぐ上位のカラムアドレス（Ａ
１）の発生状態が変わる場合は、内部的には最下位カラ
ムアドレス（Ａ０）の信号によって処理されるカラムア
ドレス（Ａ１）を異なるように処理すべきである。これ
を詳細に述べると、もしカラムアドレスが「（Ａ１、Ａ
０）＝（０、０）」である場合、該当クロックに処理す
べき内部的なカラムアドレスは、（０、０）と（０、
１）である。また、カラムアドレスが「（Ａ１、Ａ０）
＝（１、０）」である場合には、該当クロックに応じて
処理すべきカラムアドレスは、（１、０）と（１、１）
である。したがって、最下位カラムアドレス（Ａ０）の
状態が「ロジックロー」である場合には、直ぐ上位のカ
ラムアドレス（Ａ１）は最下位カラムアドレス（Ａ０）
の状態に関係なく処理すれば良い。
【０００５】しかし、もし開始するカラムアドレスが
「（Ａ１、Ａ０）＝（０、１）」であるか、「（Ａ１、
Ａ０）＝（１、１）」である場合には、該当クロックに
応じて同時に処理すべきであるカラムアドレスは、各々
（１、０）と（０、０）とであってカラムアドレス（Ａ
１）を内部的に反転させて処理すべきである。すなわ
ち、最下位ビットアドレス信号（Ａ０）のロジック状態
が「ハイ」である場合には、別途の処理過程を経て反転
されたカラムアドレス（Ａ１）を使用すべきである。通
常、２ビットプリフェッチ方式のためには、メモリ素子
内のバンクを奇数番目のセル（ｏｄｄ ｃｅｌｌ）と偶
数番目のセル（ｅｖｅｎ ｃｅｌｌ）との２種類に区分
して別途にアクセスすることが一般的であるが、奇数番
目のセルのカラムアドレス（Ａ１）は、外部入力アドレ
ス信号のロジック状態と同様に発生する一方、偶数番目
のセルのカラムアドレス（Ａ１）は依然、最下位カラム
アドレス（Ａ０）のロジック状態に応じてその状態の反
転如何を異にして発生するように構成される。
「（Ａ１、Ａ０）＝（０、１）」であるか、「（Ａ１、
Ａ０）＝（１、１）」である場合には、該当クロックに
応じて同時に処理すべきであるカラムアドレスは、各々
（１、０）と（０、０）とであってカラムアドレス（Ａ
１）を内部的に反転させて処理すべきである。すなわ
ち、最下位ビットアドレス信号（Ａ０）のロジック状態
が「ハイ」である場合には、別途の処理過程を経て反転
されたカラムアドレス（Ａ１）を使用すべきである。通
常、２ビットプリフェッチ方式のためには、メモリ素子
内のバンクを奇数番目のセル（ｏｄｄ ｃｅｌｌ）と偶
数番目のセル（ｅｖｅｎ ｃｅｌｌ）との２種類に区分
して別途にアクセスすることが一般的であるが、奇数番
目のセルのカラムアドレス（Ａ１）は、外部入力アドレ
ス信号のロジック状態と同様に発生する一方、偶数番目
のセルのカラムアドレス（Ａ１）は依然、最下位カラム
アドレス（Ａ０）のロジック状態に応じてその状態の反
転如何を異にして発生するように構成される。
【０００６】図１は、従来の技術に係るカラムアドレス
バッファ装置のブロック構成図である。図１を参照しな
がらの述べると、カラムアドレスバッファ装置は、複数
のアドレスバッファ１０、１２、．．、１４と、複数の
アドレスラッチ２０、２２、．．．、２４が順次、接続
され、バースト長さに対応する下位カラムアドレスの状
態を感知して奇数番目のセルと偶数番目のセルをアクセ
スするアドレスを出力するビット遷移感知部３０から構
成されている。図２は、図１のビット遷移感知部を示す
回路構成図である。ここではバースト長さが２である時
のビット遷移感知部を示すものである。
バッファ装置のブロック構成図である。図１を参照しな
がらの述べると、カラムアドレスバッファ装置は、複数
のアドレスバッファ１０、１２、．．、１４と、複数の
アドレスラッチ２０、２２、．．．、２４が順次、接続
され、バースト長さに対応する下位カラムアドレスの状
態を感知して奇数番目のセルと偶数番目のセルをアクセ
スするアドレスを出力するビット遷移感知部３０から構
成されている。図２は、図１のビット遷移感知部を示す
回路構成図である。ここではバースト長さが２である時
のビット遷移感知部を示すものである。
【０００７】図２を参照しながら述べると、ビット遷移
感知部３０は、制御信号生成部３１と、制御信号ｓｅｔ
ｂ、ｓｅｔに応じて後段のプリデコーダ（図示せず）に
信号ａｔ１＿ｏｄ、ａｔ１＿ｅｖを出力する出力部３２
から構成される。制御信号生成部３１は、アドレスラッ
チ２０の出力ａｔ＿ｃｏｌ＿０とバースト長さによって
発生する信号（Ａ）及びバーストタイプ（例えばシケン
シャル（ｓｅｑｕｅｎｔｉａｌ）またはインターリーブ
（ｉｎｔｅｒｌｅａｖｅ））によって発生する信号
（Ｂ）を反転させて入力され制御信号ｓｅｔを出力する
３入力ＮＡＮＤゲートＮＡＮＤ１と、制御信号ｓｅｔを
反転させるインバータＩＮ６とから構成される。出力部
３２は、アドレスラッチ２０の出力ａｔ＿ｃｏｌ＿１を
バッファリングして奇数番目のセルのカラムアドレス信
号ａｔ１＿ｏｄに出力するインバータチェーンＩＮ１、
ＩＮ２と、一対の制御信号ｓｅｔ、ｓｅｔｂのロジック
状態に応じてアドレスラッチ２０の出力信号ａｔ＿ｃｏ
ｌ＿１及びその反転信号を後段のプリデコーダ（図示せ
ず）に選択的に出力する２個のスイッチング素子ＭＴ
１、ＭＴ２とから構成される。
感知部３０は、制御信号生成部３１と、制御信号ｓｅｔ
ｂ、ｓｅｔに応じて後段のプリデコーダ（図示せず）に
信号ａｔ１＿ｏｄ、ａｔ１＿ｅｖを出力する出力部３２
から構成される。制御信号生成部３１は、アドレスラッ
チ２０の出力ａｔ＿ｃｏｌ＿０とバースト長さによって
発生する信号（Ａ）及びバーストタイプ（例えばシケン
シャル（ｓｅｑｕｅｎｔｉａｌ）またはインターリーブ
（ｉｎｔｅｒｌｅａｖｅ））によって発生する信号
（Ｂ）を反転させて入力され制御信号ｓｅｔを出力する
３入力ＮＡＮＤゲートＮＡＮＤ１と、制御信号ｓｅｔを
反転させるインバータＩＮ６とから構成される。出力部
３２は、アドレスラッチ２０の出力ａｔ＿ｃｏｌ＿１を
バッファリングして奇数番目のセルのカラムアドレス信
号ａｔ１＿ｏｄに出力するインバータチェーンＩＮ１、
ＩＮ２と、一対の制御信号ｓｅｔ、ｓｅｔｂのロジック
状態に応じてアドレスラッチ２０の出力信号ａｔ＿ｃｏ
ｌ＿１及びその反転信号を後段のプリデコーダ（図示せ
ず）に選択的に出力する２個のスイッチング素子ＭＴ
１、ＭＴ２とから構成される。
【０００８】以下、図１及び図２を参照しながら上述し
たカラムアドレスバッファ装置の動作について述べる。
まず、複数個のアドレスバッファ１０、１２、．．．、
１４は、複数のカラムアドレスＡ０、Ａ１、．．．、Ａ
ｎを入力されて内部クロック（ここでは、ｃｌｋｐ４）
に応じてバッファリングし、複数のアドレスラッチ２
０、２２、．．、２４は、アドレスバッファ１０、１
２、．．．、１４から出力された信号（ｏｕｔ＿０、ｏ
ｕｔ＿１、．．．、ｏｕｔ＿ｎ）を伝達されてアドレス
ストローブ信号（ａｄｄ＿ｓｔｂ）の印加によって出力
信号（ａｔ＿ｃｏｌ＿０、ａｔ＿ｃｏｌ＿１、．．．、
ａｔ＿ｃｏｌ＿ｎ）を発生させる。ビット遷移感知部３
０は、アドレスラッチの出力信号（ａｔ＿ｃｏｌ＿０、
ａｔ＿ｃｏｌ＿１、．．．、ａｔ＿ｃｏｌ＿ｎ）の中バ
ースト長さ（ＢＬ）に該当する下位ビットアドレス信号
（例えば、ＢＬ＝２である場合０番と１番に該当するａ
ｔ＿ｃｏｌ＿０とａｔ＿ｃｏｌ＿１信号）を伝達されて
最上位ビット（Ａ１）を除外した残りの下位ビット信号
（Ａ０）のロジック状態に応じて上位ビット信号（ここ
ではＢＬ＝２であるので、１番アドレス「Ａ１」を意味
する）の反転如何を決定して後段のプリデコーダ（図示
せず）に伝達することになる。
たカラムアドレスバッファ装置の動作について述べる。
まず、複数個のアドレスバッファ１０、１２、．．．、
１４は、複数のカラムアドレスＡ０、Ａ１、．．．、Ａ
ｎを入力されて内部クロック（ここでは、ｃｌｋｐ４）
に応じてバッファリングし、複数のアドレスラッチ２
０、２２、．．、２４は、アドレスバッファ１０、１
２、．．．、１４から出力された信号（ｏｕｔ＿０、ｏ
ｕｔ＿１、．．．、ｏｕｔ＿ｎ）を伝達されてアドレス
ストローブ信号（ａｄｄ＿ｓｔｂ）の印加によって出力
信号（ａｔ＿ｃｏｌ＿０、ａｔ＿ｃｏｌ＿１、．．．、
ａｔ＿ｃｏｌ＿ｎ）を発生させる。ビット遷移感知部３
０は、アドレスラッチの出力信号（ａｔ＿ｃｏｌ＿０、
ａｔ＿ｃｏｌ＿１、．．．、ａｔ＿ｃｏｌ＿ｎ）の中バ
ースト長さ（ＢＬ）に該当する下位ビットアドレス信号
（例えば、ＢＬ＝２である場合０番と１番に該当するａ
ｔ＿ｃｏｌ＿０とａｔ＿ｃｏｌ＿１信号）を伝達されて
最上位ビット（Ａ１）を除外した残りの下位ビット信号
（Ａ０）のロジック状態に応じて上位ビット信号（ここ
ではＢＬ＝２であるので、１番アドレス「Ａ１」を意味
する）の反転如何を決定して後段のプリデコーダ（図示
せず）に伝達することになる。
【０００９】図３は、図１のアドレスバッファ装置のブ
ロック構成図の動作タイミング図である。図３を参照し
ながら述べると、カラムアドレス（Ａ０、Ａ１）が
（ａ）、（ｂ）の形態に波形を持って入力されれば、
（ｃ）のような内部的に生成されたクロック信号ｃｌｋ
ｐ４の立ち上がりエッジに同期して（ｄ）、（ｅ）のよ
うに、２個の信号ｏｕｔ＿０、ｏｕｔ＿１が同時に発生
される。以後、内部クロック制御信号の一種であるアド
レスストローブ信号ａｄｄ＿ｓｔｂが（ｆ）の波形のよ
うに印加されると、バースト長さに該当する下位ビット
の信号を除外した内部信号（ここでは、ａｔ＿ｃｏｌ＿
２、．．．、ａｔ＿ｃｏｌ＿ｎ）は、前記したアドレス
ストローブ信号に同期して発生されるのに対し、奇数番
目のセルと偶数番目のセルとに区分し異にして出力すべ
きである内部信号ａｔ１＿ｅｖ、ａｔ１＿ｏｄは、ビッ
ト遷移感知部３０による所定の遅延時間（ｔｄ）を経
て、（ｈ）のように出力される。一方、入力されるカラ
ムアドレスに対するデータのアクセスタイムは、最も遅
い信号により決定されるが、上述したように、ビット遷
移感知部の出力信号ａｔ１＿ｅｖ、ａｔ１＿ｏｄが最も
遅くなって、この信号ａｔ１＿ｅｖ、ａｔ１＿ｏｄによ
りカラムアドレスのアクセスタイムが決定される。
ロック構成図の動作タイミング図である。図３を参照し
ながら述べると、カラムアドレス（Ａ０、Ａ１）が
（ａ）、（ｂ）の形態に波形を持って入力されれば、
（ｃ）のような内部的に生成されたクロック信号ｃｌｋ
ｐ４の立ち上がりエッジに同期して（ｄ）、（ｅ）のよ
うに、２個の信号ｏｕｔ＿０、ｏｕｔ＿１が同時に発生
される。以後、内部クロック制御信号の一種であるアド
レスストローブ信号ａｄｄ＿ｓｔｂが（ｆ）の波形のよ
うに印加されると、バースト長さに該当する下位ビット
の信号を除外した内部信号（ここでは、ａｔ＿ｃｏｌ＿
２、．．．、ａｔ＿ｃｏｌ＿ｎ）は、前記したアドレス
ストローブ信号に同期して発生されるのに対し、奇数番
目のセルと偶数番目のセルとに区分し異にして出力すべ
きである内部信号ａｔ１＿ｅｖ、ａｔ１＿ｏｄは、ビッ
ト遷移感知部３０による所定の遅延時間（ｔｄ）を経
て、（ｈ）のように出力される。一方、入力されるカラ
ムアドレスに対するデータのアクセスタイムは、最も遅
い信号により決定されるが、上述したように、ビット遷
移感知部の出力信号ａｔ１＿ｅｖ、ａｔ１＿ｏｄが最も
遅くなって、この信号ａｔ１＿ｅｖ、ａｔ１＿ｏｄによ
りカラムアドレスのアクセスタイムが決定される。
【００１０】上述の結果、アドレスプリデコーダに入力
されてカラムアクセスを行なうべき内部信号の一部ａｔ
１＿ｅｖ、ａｔ１＿ｏｄが、ビット遷移感知部３０内の
構成要素である２個、あるいはその以上のインバータを
経て発生するので、アドレスストローブ信号の印加後
に、所定の遅延時間が経過した後発生することになりな
がら、カラムアクセス時間が遅延されてメモリ素子全体
の高速化が大きく低下するという問題点が発生する。
されてカラムアクセスを行なうべき内部信号の一部ａｔ
１＿ｅｖ、ａｔ１＿ｏｄが、ビット遷移感知部３０内の
構成要素である２個、あるいはその以上のインバータを
経て発生するので、アドレスストローブ信号の印加後
に、所定の遅延時間が経過した後発生することになりな
がら、カラムアクセス時間が遅延されてメモリ素子全体
の高速化が大きく低下するという問題点が発生する。
【００１１】
【発明が解決しようとする課題】そこで、本発明は上記
従来のカラムアドレスバッファ装置における問題点に鑑
みてなされたものであって、本発明の目的は、同期式半
導体メモリ等の素子におけるカラムアクセス時間を短縮
することのできるカラムアドレスバッファ装置を提供す
ることにある。
従来のカラムアドレスバッファ装置における問題点に鑑
みてなされたものであって、本発明の目的は、同期式半
導体メモリ等の素子におけるカラムアクセス時間を短縮
することのできるカラムアドレスバッファ装置を提供す
ることにある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
になされた本発明によるカラムアドレスバッファ装置、
カラムアドレス信号を入力し、バッファリングして出力
するための複数のアドレスバッファリング手段と、前記
複数のアドレスバッファリング手段の出力中、バースト
長さに対応するビット数の下位ビットアドレス信号が入
力され、その中の最上位ビットを除外した残りの下位ビ
ットアドレス信号のロジック状態に応じて最上位ビット
アドレス信号、またはその反転信号を選択的に出力する
ためのビット遷移感知手段と、前記ビット遷移感知手段
の出力信号をアドレスストローブ信号に同期してプリデ
コーダに伝達するための第１アドレスラッチ手段と、前
記複数のアドレスバッファリング手段の出力中、前記バ
ースト長さに対応しない出力信号が入力され、前記アド
レスストローブ信号に同期して後段のプリデコーダに出
力するための第２アドレスラッチ手段とを備えることを
特徴とする。
になされた本発明によるカラムアドレスバッファ装置、
カラムアドレス信号を入力し、バッファリングして出力
するための複数のアドレスバッファリング手段と、前記
複数のアドレスバッファリング手段の出力中、バースト
長さに対応するビット数の下位ビットアドレス信号が入
力され、その中の最上位ビットを除外した残りの下位ビ
ットアドレス信号のロジック状態に応じて最上位ビット
アドレス信号、またはその反転信号を選択的に出力する
ためのビット遷移感知手段と、前記ビット遷移感知手段
の出力信号をアドレスストローブ信号に同期してプリデ
コーダに伝達するための第１アドレスラッチ手段と、前
記複数のアドレスバッファリング手段の出力中、前記バ
ースト長さに対応しない出力信号が入力され、前記アド
レスストローブ信号に同期して後段のプリデコーダに出
力するための第２アドレスラッチ手段とを備えることを
特徴とする。
【００１３】本発明は、ＤＤＲ ＤＲＡＭ等の素子にお
けるカラムアドレスを入力されて内部的にバッファリン
グする過程で、バースト長さに応じて経路を異にして生
成される信号をアドレスストローブ信号の印加前に予め
発生させるように制御して、他の内部信号と発生タイミ
ングを同一にするカラムアドレスバッファ装置に関する
ものである。こうすることによってカラムアドレスに応
じたデータアクセス時間の不要な時間遅延を除去してカ
ラムアクセス時間を大幅に短縮させることができる。す
なわち、本発明のカラムアドレスバッファ装置は、奇数
番目のセルと偶数番目のセルに該当するアドレス信号を
区分して発生するためのビット遷移感知部を、アドレス
ストローブ信号ａｄｄ＿ｓｔｂの印加と同時に内部信号
を発生させるアドレスラッチの前段に挿入して予め動作
するように制御することによって、他の内部信号と発生
タイミングを同一に行なうように構成するものである。
けるカラムアドレスを入力されて内部的にバッファリン
グする過程で、バースト長さに応じて経路を異にして生
成される信号をアドレスストローブ信号の印加前に予め
発生させるように制御して、他の内部信号と発生タイミ
ングを同一にするカラムアドレスバッファ装置に関する
ものである。こうすることによってカラムアドレスに応
じたデータアクセス時間の不要な時間遅延を除去してカ
ラムアクセス時間を大幅に短縮させることができる。す
なわち、本発明のカラムアドレスバッファ装置は、奇数
番目のセルと偶数番目のセルに該当するアドレス信号を
区分して発生するためのビット遷移感知部を、アドレス
ストローブ信号ａｄｄ＿ｓｔｂの印加と同時に内部信号
を発生させるアドレスラッチの前段に挿入して予め動作
するように制御することによって、他の内部信号と発生
タイミングを同一に行なうように構成するものである。
【００１４】
【発明の実施の形態】次に、本発明にかかるカラムアド
レスバッファ装置の実施の形態の具体例を図面を参照し
ながら説明する。図４は、本発明の一実施例に係るカラ
ムアドレスバッファ装置のブロック構成図である。図４
を参照しながら説明すれば、カラムアドレスバッファ装
置は、カラムアドレス信号（Ａ０、Ａ１、．．．、Ａ
ｎ）を入力されてバッファリングする複数のアドレスバ
ッファ１１０、１２０、．．．、１３０と、バースト長
さに対応する下位カラムアドレス信号を利用して偶数番
目のセルに対する内部信号ｓｅｔ＿ａｔを出力するビッ
ト遷移感知部２００と、複数のアドレスバッファ１１
０、１２０、．．．、１３０から信号を入力されて後段
のカラムプリデコーダに各々出力する複数のアドレスラ
ッチ３１０、．．．、３２０とから構成される。
レスバッファ装置の実施の形態の具体例を図面を参照し
ながら説明する。図４は、本発明の一実施例に係るカラ
ムアドレスバッファ装置のブロック構成図である。図４
を参照しながら説明すれば、カラムアドレスバッファ装
置は、カラムアドレス信号（Ａ０、Ａ１、．．．、Ａ
ｎ）を入力されてバッファリングする複数のアドレスバ
ッファ１１０、１２０、．．．、１３０と、バースト長
さに対応する下位カラムアドレス信号を利用して偶数番
目のセルに対する内部信号ｓｅｔ＿ａｔを出力するビッ
ト遷移感知部２００と、複数のアドレスバッファ１１
０、１２０、．．．、１３０から信号を入力されて後段
のカラムプリデコーダに各々出力する複数のアドレスラ
ッチ３１０、．．．、３２０とから構成される。
【００１５】図５は、図４のビット遷移感知部の一例を
示す回路構成図である。図５を参照しながら説明すれ
ば、ビット遷移感知部２００は、制御信号対ｓｅｔ、ｓ
ｅｔｂを発生させる制御信号発生部２１０と、アドレス
バッファ１１０の出力信号ｏｕｔ＿１及びその反転信号
を制御信号対ｓｅｔ、ｓｅｔｂによって選択的にアドレ
スラッチ３１０に出力する出力部２２０から構成され
る。制御信号発生部２１０は、入力される信号（Ａ、
Ｂ）を論理和して出力するＮＯＲゲートＮＯＲ１及びイ
ンバータＩＮ１と、アドレスバッファの出力信号ｏｕｔ
＿０を伝達する第１伝送ゲートＭＴ１と、入力信号
（Ａ、Ｂ）が全部ローである時にターンオンされる第１
伝送ゲートＭＴ１の出力端Ｎ１を接地電源に連結するＮ
チャネルＭＯＳトランジスタＭＮ１と、アドレスバッフ
ァの出力信号ｏｕｔ＿０を一定時間遅延させる遅延部５
と、遅延部５を経て伝達された信号とアドレスバッファ
の出力信号ｏｕｔ＿０とを入力し、制御信号ｓｅｔを出
力するＮＯＲゲートＮＯＲ２と、ＮＯＲゲートＮＯＲ２
の出力を反転させて制御信号ｓｅｔｂを出力するインバ
ータＩＮ２とから構成される。
示す回路構成図である。図５を参照しながら説明すれ
ば、ビット遷移感知部２００は、制御信号対ｓｅｔ、ｓ
ｅｔｂを発生させる制御信号発生部２１０と、アドレス
バッファ１１０の出力信号ｏｕｔ＿１及びその反転信号
を制御信号対ｓｅｔ、ｓｅｔｂによって選択的にアドレ
スラッチ３１０に出力する出力部２２０から構成され
る。制御信号発生部２１０は、入力される信号（Ａ、
Ｂ）を論理和して出力するＮＯＲゲートＮＯＲ１及びイ
ンバータＩＮ１と、アドレスバッファの出力信号ｏｕｔ
＿０を伝達する第１伝送ゲートＭＴ１と、入力信号
（Ａ、Ｂ）が全部ローである時にターンオンされる第１
伝送ゲートＭＴ１の出力端Ｎ１を接地電源に連結するＮ
チャネルＭＯＳトランジスタＭＮ１と、アドレスバッフ
ァの出力信号ｏｕｔ＿０を一定時間遅延させる遅延部５
と、遅延部５を経て伝達された信号とアドレスバッファ
の出力信号ｏｕｔ＿０とを入力し、制御信号ｓｅｔを出
力するＮＯＲゲートＮＯＲ２と、ＮＯＲゲートＮＯＲ２
の出力を反転させて制御信号ｓｅｔｂを出力するインバ
ータＩＮ２とから構成される。
【００１６】ここで、入力信号（Ａ）は、バースト長さ
が２である場合、ロジックローを、その他の場合にはロ
ジックハイを表すように制御される信号であり、入力信
号（Ｂ）は、バーストタイプがシーケンシャルである場
合、ロジックローを、インターリーブ方式である場合、
ロジックハイを表すように予め制御される信号である。
ここでは、バースト長さが２である場合を例示した場合
であるので、複数のカラムアドレス信号の中で「Ａ０」
信号により「Ａ１」信号を内部的に処理するように構成
した。また出力部２２０は、制御信号対ｓｅｔ、ｓｅｔ
ｂのロジック状態に応じてアドレスバッファの出力信号
ｏｕｔ＿１及びその反転信号を選択的にアドレスラッチ
部に出力する第２、第３伝送ゲートＭＴ２、ＭＴ３から
構成される。
が２である場合、ロジックローを、その他の場合にはロ
ジックハイを表すように制御される信号であり、入力信
号（Ｂ）は、バーストタイプがシーケンシャルである場
合、ロジックローを、インターリーブ方式である場合、
ロジックハイを表すように予め制御される信号である。
ここでは、バースト長さが２である場合を例示した場合
であるので、複数のカラムアドレス信号の中で「Ａ０」
信号により「Ａ１」信号を内部的に処理するように構成
した。また出力部２２０は、制御信号対ｓｅｔ、ｓｅｔ
ｂのロジック状態に応じてアドレスバッファの出力信号
ｏｕｔ＿１及びその反転信号を選択的にアドレスラッチ
部に出力する第２、第３伝送ゲートＭＴ２、ＭＴ３から
構成される。
【００１７】図６は、図４のアドレスラッチの一例を示
す回路構成図である。図６を参照しながら説明すると、
アドレスラッチ３１０は、ビット遷移感知部２００の出
力信号ｓｅｌ＿ａｔを入力されてラッチし、アドレスス
トローブ信号ａｄｄ＿ｓｔｂに合わせて後段のプリデコ
ーダに出力する偶数セルアドレス出力部３１１と、アド
レスバッファ１２０の出力信号ｏｕｔ＿１をラッチしア
ドレスストローブ信号ａｄｄ＿ｓｔｂに合わせて後段の
プリデコーダに出力する奇数セルアドレス出力部３１２
とから構成される。第４、第５伝送ゲートＭＴ４、ＭＴ
５は、アドレスストローブ信号ａｄｄ＿ｓｔｂに同期し
てアドレスバッファ１２０の出力信号ｏｕｔ＿１及びビ
ット遷移感知部２００の出力信号ｓｅｔ＿ａｔを出力さ
せる役割をする。
す回路構成図である。図６を参照しながら説明すると、
アドレスラッチ３１０は、ビット遷移感知部２００の出
力信号ｓｅｌ＿ａｔを入力されてラッチし、アドレスス
トローブ信号ａｄｄ＿ｓｔｂに合わせて後段のプリデコ
ーダに出力する偶数セルアドレス出力部３１１と、アド
レスバッファ１２０の出力信号ｏｕｔ＿１をラッチしア
ドレスストローブ信号ａｄｄ＿ｓｔｂに合わせて後段の
プリデコーダに出力する奇数セルアドレス出力部３１２
とから構成される。第４、第５伝送ゲートＭＴ４、ＭＴ
５は、アドレスストローブ信号ａｄｄ＿ｓｔｂに同期し
てアドレスバッファ１２０の出力信号ｏｕｔ＿１及びビ
ット遷移感知部２００の出力信号ｓｅｔ＿ａｔを出力さ
せる役割をする。
【００１８】図７は、図４のカラムアドレスバッファ装
置の動作タイミング図である。以下、図４乃至図７を参
照しながらカラムアドレスバッファ装置の動作を詳細に
説明する。まず、アドレスバッファ１１０、１２０から
カラムアドレス入力信号（Ａ０、Ａ１）を入力され、内
部クロック制御信号ｃｌｋｐ４により出力信号ｏｕｔ＿
０、ｏｕｔ＿１を発生する。一方、ビット遷移感知部２
００では、入力される制御信号（Ａ、Ｂ）の中、少なく
とも一つの信号がロジックハイである場合には、制御信
号生成部２１０から出力される制御信号対ｓｅｔ、ｓｅ
ｔｂは、無条件ｓｅｔ＝「ロジックハイ」、ｓｅｔｂ＝
「ロジックロー」になって出力部２２０では、アドレス
バッファ１２０の出力信号ｏｕｔ＿１を第２伝送ゲート
ＭＴ２を介してそのまま出力する。また、ビット遷移感
知部２００に入力される信号（Ａ、Ｂ）が全部ロジック
ローであって、アドレスバッファ１１０の出力信号ｏｕ
ｔ＿０がロジックローである場合に、制御信号対ｓｅ
ｔ、ｓｅｔｂのロジック状態がｓｅｔ＝「ロジックハ
イ」、ｓｅｔｂ＝「ロジックロー」に出力されて、出力
部２１０では、第２伝送ゲートＭＴ２を介してアドレス
バッファ１１０の出力信号ｏｕｔ＿１をそのまま出力す
る。ビット遷移感知部２００に入力される制御信号
（Ａ、Ｂ）が全部ロジックローであって、アドレスバッ
ファ１１０の出力信号ｏｕｔ＿０がロジックハイである
場合には、制御信号対ｓｅｔ、ｓｅｔｂのロジック状態
がｓｅｔ＝「ロジックロー」、ｓｅｔｂ＝「ロジックハ
イ」に出力されて出力部２１０から第３伝送ゲートＭＴ
３を介してアドレスバッファの出力信号ｏｕｔ＿１を反
転させて出力する。
置の動作タイミング図である。以下、図４乃至図７を参
照しながらカラムアドレスバッファ装置の動作を詳細に
説明する。まず、アドレスバッファ１１０、１２０から
カラムアドレス入力信号（Ａ０、Ａ１）を入力され、内
部クロック制御信号ｃｌｋｐ４により出力信号ｏｕｔ＿
０、ｏｕｔ＿１を発生する。一方、ビット遷移感知部２
００では、入力される制御信号（Ａ、Ｂ）の中、少なく
とも一つの信号がロジックハイである場合には、制御信
号生成部２１０から出力される制御信号対ｓｅｔ、ｓｅ
ｔｂは、無条件ｓｅｔ＝「ロジックハイ」、ｓｅｔｂ＝
「ロジックロー」になって出力部２２０では、アドレス
バッファ１２０の出力信号ｏｕｔ＿１を第２伝送ゲート
ＭＴ２を介してそのまま出力する。また、ビット遷移感
知部２００に入力される信号（Ａ、Ｂ）が全部ロジック
ローであって、アドレスバッファ１１０の出力信号ｏｕ
ｔ＿０がロジックローである場合に、制御信号対ｓｅ
ｔ、ｓｅｔｂのロジック状態がｓｅｔ＝「ロジックハ
イ」、ｓｅｔｂ＝「ロジックロー」に出力されて、出力
部２１０では、第２伝送ゲートＭＴ２を介してアドレス
バッファ１１０の出力信号ｏｕｔ＿１をそのまま出力す
る。ビット遷移感知部２００に入力される制御信号
（Ａ、Ｂ）が全部ロジックローであって、アドレスバッ
ファ１１０の出力信号ｏｕｔ＿０がロジックハイである
場合には、制御信号対ｓｅｔ、ｓｅｔｂのロジック状態
がｓｅｔ＝「ロジックロー」、ｓｅｔｂ＝「ロジックハ
イ」に出力されて出力部２１０から第３伝送ゲートＭＴ
３を介してアドレスバッファの出力信号ｏｕｔ＿１を反
転させて出力する。
【００１９】図７を参照しながらカラムアドレスバッフ
ァ手段の動作波形を説明すれば、カラムアドレス信号
（Ａ０、Ａ１）が（ａ）、（ｂ）波形を持って入力され
れば、（ｃ）に示すような内部クロック制御信号ｃｌｋ
ｐ４の立ち上がりエッジに同期して、（ｄ）、（ｅ）の
ように２個の信号ｏｕｔ＿０、ｏｕｔ＿１が同時に発生
する。この場合、ビット遷移感知部２００でアドレスバ
ッファ１１０の出力信号ｏｕｔ＿０のロジック状態に応
じてアドレスバッファの出力信号ｏｕｔ＿１のロジック
状態を異にした信号ｓｅｌ＿ａｔを（ｆ）の波形のよう
に発生させる。次いで、アドレスラッチ３１０は、ビッ
ト遷移感知部２００から出力された信号ｓｅｌ＿ａｔを
伝達されてアドレスストローブ信号（ａｄｄ＿ｓｔｂ）
に合せて後段のプリデコーダ（図示せず）に伝達する。
この場合、他の複数のアドレスラッチ３２０．．．は、
アドレスストローブ信号ａｄｄ＿ｓｔｂに合わせてアド
レスバッファの出力信号ａｔ＿ｃｏｌ＿ｎを直ぐ後段の
プリデコーダに出力する。これにより、（ｈ）と（ｉ）
に図示した各々の内部カラムアドレス信号の発生が、
（ｇ）に図示したアドレスストローブ信号ａｄｄ＿ｓｔ
ｂの発生タイミングと同一に行なうようにすることにな
って、アドレスストローブ信号ａｄｄ＿ｓｔｂの印加以
後、不要に消費された遅延時間を除去することができる
ようになる。
ァ手段の動作波形を説明すれば、カラムアドレス信号
（Ａ０、Ａ１）が（ａ）、（ｂ）波形を持って入力され
れば、（ｃ）に示すような内部クロック制御信号ｃｌｋ
ｐ４の立ち上がりエッジに同期して、（ｄ）、（ｅ）の
ように２個の信号ｏｕｔ＿０、ｏｕｔ＿１が同時に発生
する。この場合、ビット遷移感知部２００でアドレスバ
ッファ１１０の出力信号ｏｕｔ＿０のロジック状態に応
じてアドレスバッファの出力信号ｏｕｔ＿１のロジック
状態を異にした信号ｓｅｌ＿ａｔを（ｆ）の波形のよう
に発生させる。次いで、アドレスラッチ３１０は、ビッ
ト遷移感知部２００から出力された信号ｓｅｌ＿ａｔを
伝達されてアドレスストローブ信号（ａｄｄ＿ｓｔｂ）
に合せて後段のプリデコーダ（図示せず）に伝達する。
この場合、他の複数のアドレスラッチ３２０．．．は、
アドレスストローブ信号ａｄｄ＿ｓｔｂに合わせてアド
レスバッファの出力信号ａｔ＿ｃｏｌ＿ｎを直ぐ後段の
プリデコーダに出力する。これにより、（ｈ）と（ｉ）
に図示した各々の内部カラムアドレス信号の発生が、
（ｇ）に図示したアドレスストローブ信号ａｄｄ＿ｓｔ
ｂの発生タイミングと同一に行なうようにすることにな
って、アドレスストローブ信号ａｄｄ＿ｓｔｂの印加以
後、不要に消費された遅延時間を除去することができる
ようになる。
【００２０】図８及び図９は、図４のビット遷移感知部
のビット遷移感知状態に応じた動作タイミング図であ
る。図８は、カラムアドレスバッファ装置のビット別ア
ドレス信号のロジック状態がＡ０＝「ロジックハイ」、
Ａ１＝「ロジックハイ」である場合の図面であって、図
９は、ビット別アドレス信号のロジック状態がＡ０＝
「ロジックハイ」、Ａ１＝「ロジックロー」である場合
を示している。まず図８を参照しながら説明すれば、ア
ドレスストローブ信号ａｄｄ＿ｓｔｂの活性化以前に発
生した信号ｓｅｌ＿ａｔにより、アドレスバッファ１２
０の出力信号ｏｕｔ＿１の反転された状態で信号ａｔ１
＿ｅｖが出力される。結果的に上位アドレス信号ｏｕｔ
＿１が「ロジックハイ」から「ロジックロー」に反転さ
れて出力されることが分かる。
のビット遷移感知状態に応じた動作タイミング図であ
る。図８は、カラムアドレスバッファ装置のビット別ア
ドレス信号のロジック状態がＡ０＝「ロジックハイ」、
Ａ１＝「ロジックハイ」である場合の図面であって、図
９は、ビット別アドレス信号のロジック状態がＡ０＝
「ロジックハイ」、Ａ１＝「ロジックロー」である場合
を示している。まず図８を参照しながら説明すれば、ア
ドレスストローブ信号ａｄｄ＿ｓｔｂの活性化以前に発
生した信号ｓｅｌ＿ａｔにより、アドレスバッファ１２
０の出力信号ｏｕｔ＿１の反転された状態で信号ａｔ１
＿ｅｖが出力される。結果的に上位アドレス信号ｏｕｔ
＿１が「ロジックハイ」から「ロジックロー」に反転さ
れて出力されることが分かる。
【００２１】次に、図９を参照しながら述べると、アド
レスストローブ信号ａｄｄ＿ｓｔｂの活性化以前に発生
した信号ｓｅｌ＿ａｔにより、アドレスバッファ１２０
の出力信号ｏｕｔ＿１が反転された状態の信号ａｔ１＿
ｅｖで出力される。また、本発明に係るカラムアドレス
バッファ装置は、バースト長さが２である場合のみに限
られず、バースト長さが他の場合にも適用されることが
できる。例えば、バースト長さが４である場合は、カラ
ムアドレス（Ａ１、Ａ０）のビット状態を感知してカラ
ムアドレス（Ａ２）の状態を内部的に処理すれば良い。
この場合には、カラムアドレス信号（（Ａ１、Ａ０）に
より内部的に信号が異なるように反転する場合が、Ａ０
＝「ロジックハイ」、Ａ１＝「ロジックハイ」である場
合しかないので、カラムアドレス（Ａ１、Ａ０）が全部
ロジックハイである場合、カラムアドレス信号（Ａ２）
により発生した内部信号ｏｕｔ＿２が反転されるように
回路を構成すれば良い。図１０は、バースト長さが４で
ある場合の図４のビット遷移感知部２００を回路構成し
た一例である。
レスストローブ信号ａｄｄ＿ｓｔｂの活性化以前に発生
した信号ｓｅｌ＿ａｔにより、アドレスバッファ１２０
の出力信号ｏｕｔ＿１が反転された状態の信号ａｔ１＿
ｅｖで出力される。また、本発明に係るカラムアドレス
バッファ装置は、バースト長さが２である場合のみに限
られず、バースト長さが他の場合にも適用されることが
できる。例えば、バースト長さが４である場合は、カラ
ムアドレス（Ａ１、Ａ０）のビット状態を感知してカラ
ムアドレス（Ａ２）の状態を内部的に処理すれば良い。
この場合には、カラムアドレス信号（（Ａ１、Ａ０）に
より内部的に信号が異なるように反転する場合が、Ａ０
＝「ロジックハイ」、Ａ１＝「ロジックハイ」である場
合しかないので、カラムアドレス（Ａ１、Ａ０）が全部
ロジックハイである場合、カラムアドレス信号（Ａ２）
により発生した内部信号ｏｕｔ＿２が反転されるように
回路を構成すれば良い。図１０は、バースト長さが４で
ある場合の図４のビット遷移感知部２００を回路構成し
た一例である。
【００２２】尚、本発明は、本実施例に限られるもので
はない。本発明の技術的範囲から逸脱しない範囲内で多
様に変更実施することが可能である。
はない。本発明の技術的範囲から逸脱しない範囲内で多
様に変更実施することが可能である。
【００２３】
【発明の効果】上述したように、本発明のカラムアドレ
スバッファ装置によれば、内部のカラムアドレス信号の
発生時間をより高速化させてカラムアクセス時間を大き
く短縮させることができる効果がある。
スバッファ装置によれば、内部のカラムアドレス信号の
発生時間をより高速化させてカラムアクセス時間を大き
く短縮させることができる効果がある。
【図１】従来の技術に係るカラムアドレスバッファ装置
のブロック構成図である。
のブロック構成図である。
【図２】図１のビット遷移感知部を示す回路構成図であ
る。
る。
【図３】図１のアドレスバッファ装置のブロック構成図
の動作タイミング図である。
の動作タイミング図である。
【図４】本発明の一実施例に係るカラムアドレスバッフ
ァ装置のブロック構成図である。
ァ装置のブロック構成図である。
【図５】図４のビット遷移感知部の一例を示す回路構成
図である。
図である。
【図６】図４のアドレスラッチの一例を示す回路構成図
である。
である。
【図７】図４のカラムアドレスバッファ装置の動作タイ
ミング図である。
ミング図である。
【図８】図４のビット遷移感知部のビット遷移感知状態
に応じた動作タイミング図であり、Ａ０＝「ロジックハ
イ」、Ａ１＝「ロジックハイ」である場合の図である。
に応じた動作タイミング図であり、Ａ０＝「ロジックハ
イ」、Ａ１＝「ロジックハイ」である場合の図である。
【図９】図４のビット遷移感知部のビット遷移感知状態
に応じた動作タイミング図であり、Ａ０＝「ロジックハ
イ」、Ａ１＝「ロジックロー」である場合の図である。
に応じた動作タイミング図であり、Ａ０＝「ロジックハ
イ」、Ａ１＝「ロジックロー」である場合の図である。
【図１０】図４のビット遷移感知部の他の一例（バース
ト長さが４である場合）を示す回路構成図である。
ト長さが４である場合）を示す回路構成図である。
１１０、１２０、１３０ アドレスバッファ ２００ ビット遷移感知部 ２１０ 制御信号発生部 ２２０ 出力部 ３１０、３２０ アドレスラッチ ３１１ 偶数セルアドレス出力部 ３１２ 奇数セルアドレス出力部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/34 Ｊ
Claims (8)
- 【請求項１】 カラムアドレス信号を入力し、バッファ
リングして出力するための複数のアドレスバッファリン
グ手段と、 前記複数のアドレスバッファリング手段の出力中、バー
スト長さに対応するビット数の下位ビットアドレス信号
が入力され、その中の最上位ビットを除外した残りの下
位ビットアドレス信号のロジック状態に応じて最上位ビ
ットアドレス信号、またはその反転信号を選択的に出力
するためのビット遷移感知手段と、 前記ビット遷移感知手段の出力信号をアドレスストロー
ブ信号に同期してプリデコーダに伝達するための第１ア
ドレスラッチ手段と、 前記複数のアドレスバッファリング手段の出力中、前記
バースト長さに対応しない出力信号が入力され、前記ア
ドレスストローブ信号に同期して後段のプリデコーダに
出力するための第２アドレスラッチ手段とを備えること
を特徴とするカラムアドレスバッファ装置。 - 【請求項２】 前記ビット遷移感知手段は、前記バース
ト長さに対応するビット数の下位ビットアドレス信号と
前記バースト長さを判断する第１入力信号及びバースト
タイプを表す第２入力信号を論理和して前記最上位ビッ
トアドレス信号の反転如何を決定する制御信号を出力す
る制御信号発生部と、 前記制御信号に応じて最上位ビットアドレスまたはその
反転信号を出力する出力部とを備えることを特徴とする
請求項１に記載のカラムアドレスバッファ装置。 - 【請求項３】 前記制御信号発生部は、 前記バースト長さを判断する第１入力信号及び前記バー
ストタイプを表す第２入力信号に応じて前記バースト長
さに対応するビット数の下位ビットアドレス信号の論理
和された信号を選択的に出力する第１スイッチ手段と、 前記第１スイッチ手段がターンオンされる時に、前記第
１スイッチ手段の出力端電位レベルを一定に維持させる
第２スイッチ手段と、 前記第１スイッチ手段を介して出力された信号が所定の
時間、維持されれば、前記制御信号を発生させる制御信
号出力部とを備えることを特徴とする請求項２に記載の
カラムアドレスバッファ装置。 - 【請求項４】 前記第１スイッチ手段は、前記バースト
長さを判断する第１入力信号及びバーストタイプを表す
第２入力信号を入力とするＮＯＲゲートと、 前記ＮＯＲゲートの出力を反転するインバータと、 前記ＮＯＲゲートの出力と前記インバータの出力によっ
て動作する伝送ゲートとを備えることを特徴とする請求
項３に記載のカラムアドレスバッファ装置。 - 【請求項５】 第２スイッチ手段は、前記インバータの
出力をゲートで入力し、前記伝送ゲートがディスエーブ
ルされた時、前記伝送ゲートの出力を一定電位に維持さ
せるために動作するＭＯＳトランジスタを備えることを
特徴とする請求項３または４に記載のカラムアドレスバ
ッファ装置。 - 【請求項６】 前記制御信号出力部は、前記伝送ゲート
の出力を一定の時間遅延させる遅延手段と、 前記遅延手段を経て伝達された信号と前記第１スイッチ
ング部の出力信号とが一定時間同じく維持されれば、前
記制御信号を出力する制御信号出力部とを備えることを
特徴とする請求項３に記載のカラムアドレスバッファ装
置。 - 【請求項７】 前記出力部は、前記最上位ビットアドレ
ス信号を反転させるインバータと、 前記制御信号がイネーブルである時に前記最上位ビット
アドレス信号を前記第１アドレスラッチに伝達させる第
１伝送ゲートと、 前記制御信号がディスエーブルである時に前記インバー
タの出力を前記第１アドレスラッチに伝達させる第２伝
送ゲートとを備えることを特徴とする請求項２に記載の
カラムアドレスバッファ装置。 - 【請求項８】 前記第１アドレスラッチ手段は、前記ア
ドレスストローブ信号に同期して前記出力部の出力信号
を選択的に伝達するための第３スイッチング手段と、 前記第３スイッチング手段から出力された信号をラッチ
させて出力するためのラッチ部とを備えることを特徴と
する請求項１または２に記載のカラムアドレスバッファ
装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20000082306 | 2000-12-26 | ||
| KR2000-082306 | 2000-12-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002230974A true JP2002230974A (ja) | 2002-08-16 |
| JP4767462B2 JP4767462B2 (ja) | 2011-09-07 |
Family
ID=19703620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001395450A Expired - Fee Related JP4767462B2 (ja) | 2000-12-26 | 2001-12-26 | カラムアドレスバッファ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6542433B2 (ja) |
| JP (1) | JP4767462B2 (ja) |
| KR (1) | KR100427038B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010044854A (ja) * | 2002-12-09 | 2010-02-25 | Hynix Semiconductor Inc | 不揮発性強誘電体メモリ装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6603706B1 (en) * | 2002-12-18 | 2003-08-05 | Lsi Logic Corporation | Method and apparatus for synchronization of read data in a read data synchronization circuit |
| US7123542B2 (en) * | 2004-12-22 | 2006-10-17 | Infineon Technologies Ag | Memory having internal column counter for compression test mode |
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