KR100282692B1 - 반도체 기억 장치 - Google Patents

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히로요시 도미타
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아끼쿠사 나오유끼
후지쯔 가부시키가이샤
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Abstract

동기 DRAM의 기록 동작을 고속으로 행한다.
본 발명은 외부 데이타 스트로브 신호에 동기하여 부여되는 기록 데이타 신호를, 그 외부 데이타 스트로브 신호에 응답하여 생성되는 내부 데이타 스트로브 신호에 응답하여 내부에 래치하고, 그 외부 데이타 스트로브 신호로부터 생성되는 기록 신호에 응답하여, 기록 앰프 등의 기록 회로로부터 메모리 셀 어레이에 기록 데이타 신호를 공급한다. 한편, 어드레스 신호는 외부 클록에 의해 내부에 취입된다. 따라서, 메모리 내부에서의 기록 동작인, 기록 앰프로부터의 메모리 셀 어레이에 연결되는 데이타 버스선 등의 구동이 외부 데이타 스트로브 신호에 따라서 개시되기 때문에, 기록 데이타 신호의 입력으로부터 최단 시간에 기록 동작을 종료할 수 있다. 본 발명은 메모리가 2비트 프리페치 기능을 가지는 경우에 특히 효과적이다. 즉, 외부 데이타 스트로브 신호에 동기하여, 2비트의 기록 데이타 신호가 시계열적으로 공급된다. 그 2번째의 기록 데이타 신호의 입력을 기다려서, 내부의 기록 동작을 개시할 수 있기 때문에, 최단의 기록 동작을 가능하게 한다.

Description

반도체 기억 장치
본 발명은 2비트 프리페치 기능을 가지는 동기 DRAM(Dynamic Random Access Memory) 등의 기록 동작에 관한 것이며, 특히 기록 동작 시간을 짧게 할 수 있는 반도체 기억 장치에 관한 것이다.
동기 DRAM은 메모리를 제어하는 시스템측으로부터, 어드레스 또는 제어 명령 등을 클록에 동기하여 부여하고, 클록에 동기하여 내부의 판독 또는 기록 동작을 한다. 그 결과, 메모리의 고속 동작을 가능하게 하고 있다.
또한, 동기 DRAM에는 외부에서 부여된 열 어드레스에 대하여 그 열 어드레스와 그것에 연속하는 열 어드레스의 메모리 셀을 액세스하는 버스트 모드 기능을 가지고 있다. 이 버스트 모드에서는, 부여된 열 어드레스로부터 버스트 길이에 따른 2비트, 4비트, 8비트의 연속하는 열 어드레스의 메모리 셀을 액세스하여, 판독 혹은 기록을 행할 수 있다.
이 버스트 모드를 보다 효율적으로 행하기 위하여, 2비트 프리페치 기능이 설치된다. 2비트 프리 페치 기능은 부여된 열 어드레스 혹은 내부에서 생성한 제1열 어드레스를 래치하고, 그 제1 열 어드레스에 1비트 가산한 제2 열 어드레스를 생성하여, 제1 및 제2 어드레스에서 메모리 셀을 액세스한다. 메모리 셀 어레이측은 홀수측 메모리 셀 어레이와 그것에 대응하는 열 어드레스 디코더와 출력 데이타 유지 회로와, 짝수측 메모리 셀 어레이와 그것에 대응하는 열 어드레스 디코더와 출력 데이타 유지 회로를 가진다. 제1 열 어드레스가 짝수인 경우는 제1 열 어드레스를 짝수측의 열 어드레스 디코더에, 제2 열 어드레스를 홀수측의 열 어드레스 디코더에 각각 부여한다. 또한, 제1 열 어드레스가 홀수인 경우는 제1 열 어드레스를 홀수측의 열 어드레스 디코더에, 제2 열 어드레스를 짝수측의 열 어드레스 디코더에 각각 부여한다. 그리고, 짝수측 데이타로부터 홀수측 데이타, 혹은 홀수측 데이타로부터 짝수측 데이타를 연속하여 외부에 출력한다. 또, 기록의 경우, 짝수의 제1 열 어드레스와 동시에 짝수측 데이타와 홀수측 데이타를 순서대로, 혹은 홀수의 제1 열 어드레스와 동시에 홀수측 데이타와 짝수측 데이타를 순서대로 기록한다.
상기와 같이, 동기 DRAM에서는, 일반적으로 클록에 동기하여 외부로부터 제어 신호 또는 어드레스 신호가 부여되고, 내부에서는 클록에 동기하여 각종 동작을 한다.
그러나, 기록 동작의 시간에 외부에서 기록 데이타를 메모리의 데이타 입출력단자(DQ 단자)에 부여할 필요가 있다. 이 데이타 입출력 단자는 명령 신호 또는 어드레스 신호의 입력 단자와 달리 부하 용량이 크다. 그 이유는 명령 신호 또는 어드레스 신호의 입력 단자는 입력 전용 단자이기 때문에 내부 회로는 입력회로밖에 접속되지 않는다. 그것에 대하여, 데이타 입출력 단자는 입력 회로와 함께 출력 회로도 접속하여 그 부하 용량이 커지기 때문이다.
따라서, 시스템측은 비교적 용이하게 명령 신호 또는 어드레스 신호를 클록에 동기하여 부여할 수 있다. 그러나, 부하 용량이 큰 데이타 입출력 단자에 대하여 기록 데이타 신호를 부여하는 경우는 그 데이타 신호에 사투리가 발생하기 때문에, 클록의 상승 에지 또는 하강 에지에 정확히 동기하여 데이타 신호를 메모리에 부여하는 것이 곤란하게 된다. 즉, 입력 부하 용량이 작은 명령 신호 또는 어드레스 신호의 입력 단자에 대해서는 공통의 클록을 스트로브 신호 명령 신호 또는 어드레스 신호를 정확히 부여할 수 있다. 그러나, 그것들보다는 입력 부하 용량이 큰 데이타 입출력 단자에 대해서는 같은 클록을 스트로브 신호 기록 데이타 신호로써 부여하는 것은 스펙크상 곤란하다. 더구나, 기록 데이타 신호는 클록의 상승 에지와 하강 에지에 동기하여 고속으로 얻어지기 때문에 점점 더 곤란하게 된다.
그래서, 시스템측이 기록 데이타 신호의 공급을 클록과 비동기의 데이타 스트로브 신호에 동기하여 행하는 것이 제안되고 있다. 이 데이타 스트로브 신호는 클록과 같은 정도의 주파수를 가지나, 클록과 위상 동기는 취해져 있지 않다.
이와 같이, 클록과 비동기의 데이타 스트로브 신호를 도입함에 따라, 내부에서의 기록 동작을 어떻게 제어할 것인가의 문제를 해결할 필요가 있다. 외부에서 부여되는 클록과 데이타 스트로브 신호를 이용하여 가장 적합한 기록 동작을 하는 것은 아직 제안되어 있지 않다.
그래서, 본 발명의 목적은 상기의 종래의 과제를 해결하기 위하여, 클록과, 이 클록에 비동기의 데이타 스트로브 신호를 이용하여 가장 적합한 기록 동작을 할 수 있는 반도체 기억 장치를 제공하는 것에 있다.
또한, 본 발명의 별도의 목적은 클록과, 클록에 비동기의 데이타 스트로브 신호를 이용하여 최단의 기록 동작을 할 수 있는 반도체 기억 장치를 제공하는 것에 있다.
또한, 본 발명의 별도의 목적은 클록에 동기하여 명령, 어드레스 및 기록 데이타 신호가 공급되는 메모리에 있어서, 기록 동작을 짧게 할 수 있는 반도체 기억 장치를 제공하는 것에 있다.
도 1은 복수의 메모리와 그것을 제어하는 제어부의 관계를 나타내는 개략도.
도 2는 클록 CLK과 그것에 비동기의 데이타 스트로브 신호 DS를 이용한 기록 동작의 타이밍 차트.
도 3은 내부 기록 동작이 클록 CLK에 동기하여 행하여지는 경우의 메모리의 개략 구성도.
도 4는 데이타 스트로브 신호 DS가 기준의 클록보다도 t DSS 만큼 위상이 진행되고 있는 경우의 타이밍 차트.
도 5는 데이타 스트로브 신호 DS가 기준의 클록보다도 t DSH 만큼 위상이 지연되고 있는 경우의 타이밍 차트.
도 6은 데이타 스트로브 신호에 동기하여 내부의 기록 동작이 행하여지는 메모리의 개략 구성도.
도 7은 도 6에 있어서, 데이타 스트로브 신호 DS가 기준의 클록보다도 t DSS 만큼 위상이 앞서 진행되고 있는 경우의 타이밍 차트.
도 8은 도 6에 있어서, 데이타 스트로브 신호 DS가 기준의 클록보다도 t DSH 만큼 위상이 지연되고 있는 경우의 타이밍 차트.
도 9는 구동기의 회로 구성도.
도 10은 제1, 제2 데이타 래치 회로와 데이타 시프트 레지스터 회로의 구체적 회로도.
도 11은 데이타 래치 회로의 구체적 회로의 별도예.
도 12는 본 발명의 제2 실시 형태예의 메모리의 개략 구성도.
도 13은 도 12의 동작의 흐름도.
도 14는 데이타 입출력 단자 DQ에 접속된 입력 버퍼 회로의 구체적 회로도.
도 15는 도 12에 나타내는 제2 실시 형태예의 개량예.
도 16은 도 15에 있어서의 데이타 래치 회로(190,192)의 회로예.
도 17은 도 12에 나타내는 제2 실시 형태예의 별도의 개량예.
도 18은 디멀티플렉서 회로의 예.
〈도면의 주요부분에 대한 부호의 설명〉
CLK : 외부 클록
SD : 외부 데이타 스트로브 신호
D0, D1 : 기록 데이타 신호
DQ : 데이타 입출력 단자
ADDRESS : 어드레스 신호
20,21 : 메모리 셀 어레이
24,25 : 컬럼 디코더
32,34,36 : 기록 데이타 신호 입력 회로
42,44 : 기록 회로, 기록 앰프
WRTZ : 기록 신호
72,74,82,84 : 구동기 회로
CSELZ : 컬럼 선택 신호
상기의 목적을 달성하기 위하여, 본 발명은 외부에서 공급되는 외부 클록에 동기하여 적어도 어드레스 신호가 공급되는 반도체 기억 장치에 있어서,
데이타를 기억하는 복수의 메모리 셀을 가지고 있는 메모리 셀 어레이와,
외부에서 공급되는 외부 데이타 스트로브 신호에 동기하여 공급되는 기록 데이타 신호를, 상기 외부 데이타 스트로브 신호에 응답하여 생성되는 내부 데이타 스트로브 신호에 응답하여, 유지하는 데이타 신호 입력 회로와,
상기 외부 데이타 스트로브 신호에 응답하여 상기 내부 데이타 스트로브 신호보다 느리게 생성되는 기록 신호에 응답하고, 상기 데이타 신호 입력 회로가 유지하는 기록 데이타 신호를 상기 메모리 셀 어레이에 공급하는 기록 회로를 가지는 것을 특징으로 한다.
상기의 발명은 외부 데이타 스트로브 신호에 동기하여 부여되는 기록 데이타 신호를, 그 외부 데이타 스트로브 신호에 응답하여 생성되는 내부 데이타 스트로브 신호에 응답하여 내부에 래치하고, 또한 그 외부 데이타 스트로브 신호로부터 생성되는 기록 신호에 응답하여, 기록 앰프 등의 기록 회로에서 메모리 셀 어레이에 기록 데이타 신호를 공급한다. 한편, 어드레스 신호는 외부 클록에 의해 내부에 취입된다. 따라서, 메모리 내부에서의 기록 동작인, 기록 앰프로부터 메모리 셀 어레이에 연결되는 데이타 버스선 등의 구동이 외부 데이타 스트로브 신호에 따라서 개시되기 때문에, 기록 데이타 신호의 입력으로부터 최단 시간으로 기록 동작을 종료할 수 있다.
상기의 발명은 메모리가 2비트 프리페치 기능을 가지고 있는 경우에 특히 효과적이다. 즉, 외부 데이타 스트로브 신호에 동기하여, 2비트의 기록 데이타 신호가 시계열적으로 공급된다. 그 2번째의 기록 데이타 신호의 입력을 기다려서, 내부의 기록 동작을 개시할 수 있기 때문에, 최단의 기록 동작을 가능하게 한다.
또한, 내부 기록 동작으로서 열 어드레스 신호 또는 용장 비교 결과 신호 등을, 외부 데이타 스트로브 신호에 응답하여 생성되는 컬럼 선택 신호에 응답하여, 메모리 셀 어레이가 대응하는 컬럼 디코더에 부여한다.
상기의 발명에 덧붙여서, 외부 클록에 동기하여 부여되는 어드레스 신호에 대하여, 용장 비교 회로에서의 비교 동작 등을 그 외부 클록에 응답하여 생성되는 어드레스 래치 신호에 응답하여 행하게 하는 것으로, 기록 동작의 고속화를 도모할 수 있다. 특히, 2비트 프리페치 기능을 가지는 경우는 2비트의 기록 데이타 신호를 취입하는데 클록 1주기분의 시간을 요하므로, 그 사이에 용장 비교 회로에서의 용장 어드레스와의 비교 동작을 하는 것으로, 기록 데이타 신호의 취입이 종료한 시점에서는, 이미 용장 비교 결과 신호를 컬럼 디코더에 공급할 준비가 종료되게 된다.
상기의 목적을 달성하는 위한 별도의 발명은 외부에서 공급되는 외부 클록에 동기하여 적어도 명령 신호 및 어드레스 신호가 공급되는 반도체 기억 장치에 있어서,
상기 외부 클록의 제1 클록에 동기하여 상기 명령 신호 및 어드레스 신호가 공급되고, 또한 데이타를 기억하는 복수의 메모리 셀을 가지는 메모리 셀 어레이와,
상기 메모리 셀 어레이의 불량 메모리 셀에 대응하는 불량 어드레스와 부여되는 어드레스를 비교하는 용장 비교 회로와,
상기 외부 클록의 상기 제1 클록 뒤에 공급되는 제2 클록에 응답하여 생성되는 내부 데이타 스트로브 신호에 응답하여, 외부에서 부여되는 기록 데이타 신호를 유지하는 데이타 입력 회로와,
상기 제2 클록에 응답하여 상기 내부 데이타 스트로브 신호보다 느리게 생성되는 기록 신호에 응답하여, 상기 데이타 입력 회로가 유지하는 기록 데이타 신호를, 상기 메모리 셀 어레이에 공급하는 기록 회로와,
상기 제1 클록에 응답하여 생성되는 어드레스 래치 신호에 응답하여, 상기 용장 비교 회로에 상기 어드레스 신호를 공급하는 어드레스 래치 회로를 가지는 것을 특징으로 한다.
상기의 발명에서는, 외부 클록에 동기하여 명령, 어드레스, 기록 데이타 신호가 공급되는 메모리에 있어서, 명령과 어드레스가 제1 클록에 동기하여 부여되고, 기록 데이타 신호가 제1 클록에 계속되는 제2 클록에 동기하여 부여되는 시간은 용장 비교 회로에서의 용장 비교 동작 등을 제1 클록에 응답하여 행한다. 이것에 의해, 제2 클록에 동기하여 부여된 기록 데이타 신호의 입력 동작이 종료하는 시간까지, 선행하여 용장 비교 동작을 할 수 있어, 기록 동작을 단축할 수 있다.
이하, 본 발명의 실시 형태의 예에 관해서 도면에 따라서 설명한다. 그러나, 이러한 실시 형태예가 본 발명의 기술적 범위를 한정하는 것은 아니다.
도 1은 복수의 메모리와 그것을 제어하는 제어부의 관계를 나타내는 개략도이다. 시스템측인 제어부(10)에, 이 예에서는 4개의 SDRAM(12,14,16,18)가 접속되어 있다. 이 예에서는, 명령 신호 COMMAND와 어드레스 신호 ADDRESS는 클록 CLK에 동기하여 부여된다. 또한, 기록 데이타 신호는 데이타 입출력 단자 DQ에, 데이타 스트로브 신호 DS에 동기하여 부여된다. 이렇게 하는 것으로, 부하 용량이 큰 데이타 입출력 단자 DQ에 대한 스트로브 신호 DS를, 명령 신호 또는 어드레스 신호 등에 대한 스트로브 신호인 클록 CLK과는 비동기로 할 수 있어, 보다 확실히 기록 데이타를 메모리(12∼18)에 부여할 수 있다.
도 2는 상기한 클록 CLK과 그것에 비동기의 데이타 스트로브 신호DS를 이용한 기록 동작의 개략 타이밍 차트를 나타내는 도면이다. 이 예에서는, 클록 c1k1에 동기하여 명령 신호 COMMAND에 기록 명령이 어드레스 신호 ADDRESS에 열 어드레스가 부여된다. 그것에 대하여, 데이타 스트로브 신호DS의 상승과 하강 에지에 동기하여, 기록 데이타 D0, D1, D2, D3가 데이타 입출력 단자 DQ에 부여된다.
데이타 스트로브 신호 DS는 클록 CLK과 비동기이기는 하지만 동일 주파수이고, 위상이 빨라지는 방향이면 t DSS 이내, 느리게 되는 방향이면 t DSH 이내가 되는 것이 규격상 결정되어 있다. 그래서, 도면 중, (a)는 데이타 스트로브 신호DS가 최대 t DSS 만큼 위상이 빨라진 경우의 데이타 스트로브 신호 DS와 데이타 입출력 단자DQ의 기록 데이타의 관계를 나타낸다. 또한, 도면 중 (b)는 데이타 스트로브 신호DS가 최대 t DSH 만큼 위상이 느리게 된 경우의 데이타 스트로브 신호 DS와 데이타 입출력 단자 DQ의 기록 데이타와의 관계를 나타낸다.
도면 중 (a)의 경우는 데이타 스트로브 신호 DS의 상승 에지로부터 소정 시간 경과한 타이밍으로 데이타 입출력 단자 DQ에 부여된 기록 데이타 D0를 취입하고, 또한 데이타 스트로브 신호 DS의 다음 하강 에지로부터 소정 시간 경과한 타이밍으로 데이타 입출력 단자 DQ에 부여된 기록 데이타 D1를 취입한다. 동일하게, 기록 데이타 D2, D3도 데이타 스트로브 신호 DS에 동기하여 취입된다. 따라서, 클록 c1k1.5의 타이밍으로 이미 2비트의 기록 데이타 D0, D1의 취입은 종료하고, 또한 어드레스의 입력도 종료하고 있다. 따라서, 언제라도 내부의 기록 동작을 개시할 수 있는 것이 이해된다.
도면 중에는, 일례로서 클록 c1k2의 타이밍으로 내부의 기록 동작을 개시하는 것이 표시되고 있다.
한편, 도 2 중 (b)의 경우는 클록 c1k1의 타이밍이 아닌, 시간 t DSH 지연된 타이밍으로 데이타 스트로브 신호 DS가 상승한다. 그리고, 상기 (a)의 경우와 동일하게, 데이타 스트로브 신호 DS의 상승 에지로부터 소정 시간 경과한 타이밍으로 데이타 입출력 단자 DQ에 부여된 기록 데이타 D0가 취입되고, 또한 데이타 스트로브 신호 DS의 다음 하강에지로부터 소정 시간 경과한 타이밍으로 데이타 입출력 단자 DQ에 부여된 기록 데이타 D1가 취입된다. 따라서, 이 경우는 클록 c1k2 보다 조금 빠른 타이밍으로 양 데이타D0, D1의 입력이 종료한다.
도 3은 내부 기록 동작이 클록 CLK에 동기하여 행하여지는 장소대의 메모리의 개략 구성도이다. 이 예에서는, 메모리 셀 영역은 홀수측 메모리 셀 어레이(20)와 짝수측 메모리 셀 어레이(21)로 구성된다. 그리고, 비메모리 셀 어레이(20,21)에 대응하여, 홀수측 센스 앰프(22), 짝수측 센스 앰프(23), 및 홀수측 열 디코더(24), 짝수측 열 디코더(25)가 각각 설치된다.
이 메모리 셀 어레이에 대하여, 주변 회로의 내부, 기록 데이타 입력 회로 부분과, 열 어드레스 신호의 처리 회로 부분이 도 3에 표시된다.
또한, 도 4는 데이타 스트로브 신호 DS가 기준의 클록보다도 t DSS 만큼 위상이 진행되고 있는 경우의 타이밍 차트이다. 또한, 도 5는 데이타 스트로브 신호 DS가 기준의 클록보다도 t DSH 만큼 위상이 지연되고 있는 경우의 타이밍 차트이다.
우선, 우선 도 3에 나타낸 기록 데이타 입력 회로 부분으로부터 설명한다. 데이타 입출력 단자 DQ에는 입력 버퍼(30)이 접속되어, 외부에서 부여되는 레퍼런스 레벨 Vref를 이용하여, 부여된 기록 데이타 신호 D0, D1가 입력된다. 이 기록 데이타 신호의 취입은 상기한 바와 같이 데이타 스트로브 신호 DS의 상승 에지 또는 하강 에지로 행하여진다. 그 때문에 외부에서 부여된 데이타 스트로브 신호 DS를 버퍼 회로(46)에서 입력하여, 그 입력된 내부 데이타 스트로브 신호 int.DS는 지연 회로(48)에서 일정 시간 지연되어 지연된 데이타 스트로브 신호 DDS가 된다. 그리고, 그 지연된 데이타 스트로브 신호 DDS는 상승 에지(H측 에지) 트리거 회로(50)에 공급되어, 상승 에지 트리거 회로(50)는 최초의 기록 데이타 신호 DQ를 취입하는 제1 데이타 스트로브 신호 DSPZ를 생성한다. 그 결과, 제1 데이타 스트로브 신호 DSPZ의 타이밍으로 기록 데이타 신호 D0(도면에서는, 내부 기록 데이타 신호 int.DQ)가 제1 데이타 래치 회로(32)에 취입된다.
또한, 데이타 스트로브 신호 DS의 하강 에지에 동기한 제2 데이타 스트로브 신호 DSPX가 하강 에지(L측 에지) 트리거 회로(52)에 의해 생성되어, 입력된 두번째의 기록 데이타 신호 D1가 그 제2 데이타 스트로브 신호 DSPX의 타이밍으로 제2 데이타 래치 회로(36)에 취입된다. 그 때, 동시에 데이타 래치 회로(32)내의 최초의 기록 데이타 신호 D0는 데이타 시프트 레지스터(34)에 래치된다. 여기까지는 기록 데이타 신호 D0, D1가 데이타 스트로브 신호 DS에 동기하여 내부로 취입되는 동작이다.
데이타 시프트 레지스터(34)와 데이타 래치 회로(36)에 각각 래치된 제1, 제2 기록 데이타 DQE1와 DQ는 트랜스퍼 클록 발생 회로(56)에 의해 생성되는 클록에 동기한 데이타 트랜스퍼 신호 DQTZ의 타이밍으로 각각의 데이타 트랜스퍼 회로(38,40)에 래치된다. 트랜스퍼 클록 생성i 회로(56)에는, 버퍼(54)에 의해 입력된 클록 CLK (도면 중에서는, 내부 클록 int.CLK)이 부여된다. 따라서, 데이타 트랜스퍼 신호 DQTZ는 2개의 기록 데이타 D0, D1의 취입이 확실하게 종료하는 클록 c1k2의 타이밍으로부터 소정 시간 뒤의 타이밍으로 생성된다. 그 결과, 데이타 스트로브 신호에 동기하고 있는 기록 데이타 신호가 데이타 트랜스퍼 회로(38,40)의 클록에 동기한 신호가 된다. 또한, 이 예에서, 최초의 기록 데이타 D0는 짝수측 기록 데이타이고, 제2 기록 데이타 D1는 홀수측 기록 데이타의 예이다.
그리고, 기록 클록 발생 회로(58)에 의해 생성된 기록 신호 WRTZ의 타이밍으로 짝수측 기록 앰프(42)와 홀수측 기록 앰프(44)가 활성화되어, 각각의 데이타 버스(43,45)에 기록 데이타 신호가 출력된다.
한편, 열 어드레스의 처리 부분은 이하와 같다. 열 어드레스 단자 ADDRESS에 공급된 열 어드레스 신호는 클록 c1k1의 상승 에지에 동기한 타이밍으로 어드레스 버퍼(62)에 의해 내부에 취입된다. 그리고, 내부에 취입된 열 어드레스 신호CAxxZ(xx는 어드레스 번호를 의미함)는 트랜스퍼 클록 발생 회로(56)에 의해, 클록 C1k1의 타이밍으로부터 소정 시간 지연된 타이밍으로 발생되는 타이밍 제어 신호(65)의 타이밍으로 내부 열 어드레스 래치·카운터 회로(66)에 입력된다.
이 내부 어드레스 래치·카운터 회로(66)는 부여된 열 어드레스를 래치하고, 그것에 +1 가산하는 카운터 기능에 의해 연속하는 열 어드레스를 생성한다. 그리고, 최초의 열 어드레스가 짝수인 경우는 그 열 어드레스를 짝수측의 프리디코더 등에 부여하고, +1 가산된 제2 열 어드레스를 홀수측의 프리디코더 등에 부여한다.
그리고, 기록 클록 발생 회로(58)에서는, 어드레스 생성 신호 ADLZ를 기록 신호 WRTZ와 동일하게, 클록 c1k2의 타이밍으로부터 소정 시간 경과된 타이밍으로 생성한다. 그 결과, 어드레스 생성 신호 ADLZ에 응답하여, 내부 열 어드레스 래치·카운터(66)는 홀수측 열 어드레스 CAxxZ1O와 짝수측 열 어드레스 CAxxZ1E를, 용장 비교 회로(68,80)와 프리디코더(70,78)에 각각 부여한다. 각각의 회로는 비교 결과 신호 COMZO, COMZE와, 방어 디코드 신호 PCAxxZO, PCAxxZE를 각각 생성한다.
기록 클록 생성 회로(58)가 생성하는 타이밍 신호 CSZ에 응답하여, 컬럼 선택 펄스 발생 회로(60)는 컬럼 선택 신호 CSELZ를 생성하고, 기록 신호 WRTZ와 거의 같은 타이밍으로 열 디코더(24,25)에 각각의 비교 결과 신호 COMZ1O, COMZ1E와 프리디코드 신호 PCAxxZ1O, PCAxxZ1E를 부여하는 동시에, 구동기(72,74,82,84)를 구동시킨다. 즉, 클록 c1k2의 타이밍에 동기하여, 기록 신호 WRT와 컬럼 선택 신호 CSELZ를 생성하여, 데이타 버스(43,45)에의 기록 데이타의 출력과, 열 어드레스에 따른 프리디코드 신호 또는 용장 비교 결과 신호의 열 디코더 회로(24,25)에의 출력과의 타이밍이 맞추어진다.
따라서, 도 3∼도 5에서 나타내는 메모리에서는, 기록 데이타 신호는 데이타 스트로브 신호 DS에 동기하여 취입되지만, 내부의 기록 동작은 클록 c1k2의 타이밍에 응답하여 생성되는 데이타 트랜스퍼 신호 DQTZ를 기준으로 해서 제어된다.
그러나, 상기 설명으로부터도 이해되듯이, 제1, 제2 기록 데이타 신호의 취입에는 클록 CLK의 1사이클을 요한다. 그것은 데이타 스트로브 신호 DS의 상승 에지와 하강 에지로 제한하는 제2 기록 데이타 신호가 취입되기 때문이다. 이러한 이유에서, 클록 c1k1로부터 1사이클 뒤의 클록 c1k2의 타이밍으로 내부의 기록 동작을 개시하는 것이 적절하다고 말할 수 있다.
그러나, 도 4에 나타내는 바와 같이, 데이타 스트로브 신호 DS가 빠른 타이밍으로 입력되는 경우는 도중의 클록 c1k1.5과 c1k 의 중간 타이밍으로 이미 기록 데이타 D0, D1의 취입은 종료하고 있다. 또한, 열 어드레스도 클록 c1k1에 동기하여 부여되고 있다. 이 경우, 클록 c1k2의 타이밍까지 대기하는 것은 기록 시간을 길게 하는 원인이 된다.
또한, 어드레스 생성 신호 ADLZ에 응답하여 열 어드레스의 생성, 용장 어드레스와의 비교 및 프리디코드가 개시되므로, 용장의 비교 결과 신호 또는 프리디코드 신호가 생성되고 나서 컬럼 선택 신호 CSELZ를 생성하는 타이밍이 느리게 되어 버린다.
도 6은 본 발명에서 이러한 실시 형태예인 데이타 스트로브 신호에 동기하여 내부의 기록 동작이 행하여지는 메모리의 개략 구성도이다. 도 7은 도 6에 있어서, 데이타 스트로브 신호 DS가 기준의 클록보다도 t DSS 만큼 위상이 앞서 진행되고 있는 경우의 타이밍 차트이다. 또한, 도 8은 도 6에 있어서, 데이타 스트로브 신호 DS가 기준의 클록보다도 t DSH 만큼 위상이 지연된 경우의 타이밍 차트이다.
도 6에 나타내는 메모리는 도 3의 메모리의 구성과 같이, 도면 중 좌측 상반부의 데이타 입력 회로부와, 좌측 하반부의 열 어드레스 처리부를 가진다. 도면 중 우측의 메모리 셀 어레이 부분은 동일한 구성이다. 따라서, 도 3에 대응하는 부분에는 같은 인용 번호를 붙였다.
도 6의 메모리의 예에서, 기록 데이타 신호 DQ(D0, D1)는 데이타 스트로브 신호 DS에 동기하여 내부로 취입되고, 또한 내부의 기록 타이밍도 데이타 스트로브 신호 DS를 바탕으로 제어된다. 구체적으로는 제1 데이타 스트로브 신호 DSPZ와 제2 데이타 스트로브 신호 DSPX에 의해, 데이타 입출력 단자 DQ로부터의 기록 데이타 신호D0, D1가 취입된다. 또한, 제2 데이터 스트로브 신호 DSPX에 기초하여, 기록 클록 발생 회로(58)로써, 기록 앰프(42,44)를 활성화하는 기록 신호 WRTZ가 생성되고, 또한 컬럼 선택 펄스 발생 회로(60)로써 컬럼 선택 신호 CSELZ가 생성된다.
또한, 도 6의 메모리의 예에서, 열 어드레스 신호 ADDRESS는 클록 CLK에 동기한 타이밍으로 내부에 취입되고, +1 증가한 어드레스의 생성 및 용장 비교 회로(68,78) 또는 프리디코더(70,80)에서의 동작이 제어된다.
따라서, 개략적인 동작은 클록 c1k1의 타이밍으로 열 어드레스의 취입, 카운터 동작, 프리디코드 동작, 용장 비교 동작 등이 된다. 그 한편에서, 데이타 스트로브 신호 DS의 상승 에지와 하강 에지에서 기록 데이타 신호를 취입하고, 또한 데이타 스트로브 신호의 하강 에지를 기점으로 한 타이밍으로 내부에서의 기록 동작이 행하여진다. 내부에서의 기록 동작은 기록 앰프(42,44)의 활성화에 의해, 데이타 버스선에 기록 데이타 신호를 출력하여, 컬럼 선택 신호 CSELZ에 의해 용장의 비교 결과 신호 COMZ3와 프리디코드 신호 PCAxxZ3를 메모리 셀 어레이의 컬럼디코더(24,25)에 공급한다.
상기의 동작을 하기 위하여, 도 6에 나타내는 메모리에서는, 도 3과 달리 기록 클록 발생 회로(58)는 데이타 스트로브 신호 DS에서 생성된 제2 데이타 스트로브 신호 DSPX에 응답하여, 기록 신호 WRT를 생성한다. 또한, 컬럼 선택 펄스 발생회로(60)는 기록 클록 발생 회로(58)가 생성하는 신호 CSZ에 의해 컬럼 선택 신호 CSELZ를 생성한다. 이 점에서도 도 3과 다르다. 따라서, 도 3에 있어서의 데이타트랜스퍼 회로(38,40)는 도 6의 예에는 존재하지 않는다.
또한, 도 6에 나타내는 메모리에서, 도 3과 비교하여, 용장 비교 회로(68,80) 또는 프리디코더(70,78)는 내부의 기록 동작과는 별도로, 클록 CLK의 클록 타이밍 C1k1의 타이밍으로 선행하여 제어된다. 그 때문에, 내부 열 어드레스 래치·카운터(66)에 의한 열 어드레스 CAxxZ1의 출력 타이밍은 내부 클록 발생 회로(90)에 의해 생성되는 어드레스 생성 신호 ADLZ에 의해 제어된다.
도 7을 참조하면서, 도 6의 구성과 동작에 관해서 이하에 설명한다. 도 7은 데이타 스트로브 신호 DS가 클록 c1k1보다 시간 t DDS 만큼 빠른 위상을 갖는 경우이다. 데이타 입출력 단자 DQ에서 입력되는 최초의 기록 데이타 D0는 데이타 스트로브 신호 DS에서 생성된 지연 데이타 스트로브 신호 DDS의 상승 에지의 타이밍으로 생성되는 제1 데이타 스트로브 신호 DSPZ에 의해, 제1 데이타 래치 회로(32)에 래치된다. 또한, 그 후의 지연 데이타 스트로브 신호 DDS의 하강 에지의 타이밍으로 생성되는 제2 데이타 스트로브 신호 DSPX에 의해, 두번째의 기록 데이타 D1가 제2 데이타 래치 회로(36)에 래치된다. 그리고, 제2 데이타 스트로브 신호 DSPX의 타이밍으로 동시에, 제1 데이타 래치 회로(32)에 래치된 기록 데이타 D0가 데이타 시프트 레지스터(34)에 유지된다.
상기한 제2 데이타 스트로브 신호 DSPX의 타이밍 후에, 2개의 기록 데이타 신호 D0, D1는 래치 완료되기 때문에, 기록 클록 발생 회로(58)는 그 신호 DSPX에 응답하여, 기록 신호 WRTZ를 생성한다. 또한, 기록 클록 발생 회로(58)에 의해 생성되는 신호 CSZ에 기초하여, 컬럼 선택 펄스 발생 회로(60)가 컬럼 선택 신호 CSELZ를 생성한다.
한편, 클록 c1k1의 타이밍으로 내부 클록 발생 회로(90)가 생성하는 어드레스 래치 신호 ABL에 의해, 어드레스 버퍼(62)는 열 어드레스 ADDRESS를 취입하고, 내부의 열 어드레스 CAxxZ가 생성된다. 또한, 여기서 xx란 복수의 열 어드레스가 존재하는 것을 보이고 있다.
또한, 내부 열 어드레스 래치·카운터 회로(66)는 부여된 내부 열 어드레스 CAxxZ에서 +1 증가한, 다음의 열 어드레스를 카운터에 의해 생성하여, 예컨대, 짝수측 열 어드레스 CAxxZ1E와 홀수측 열 어드레스 CAxxZ10를 생성한다. 이들 짝수측 열 어드레스 CAxxZ1E와 홀수측 열 어드레스 CAxxZ10은 어드레스 생성 신호 ADLZ의 타이밍으로 홀수측의 용장 비교 회로(68)와 프리디코더(70) 및 짝수측의 용장 비교 회로(80)와 프리디코더(78)에 각각 부여된다. 그리고, 어드레스 생성 신호 ADLZ는 클록 c1k1에 기초하여 내부 클록 발생 회로(90)에 의해 생성된다.
따라서, 열 어드레스 신호 ADDRESS 에 대한, 증가 어드레스의 생성, 용장 어드레스와의 비교, 프리디코드 동작 등은 데이타 스트로브 신호 DS와는 무관하고, 클록 c1k1에 기초하는 타이밍으로 빠른 시기에 행하여진다. 따라서, 각 구동기(72,74,76,78)에 의한, 비교 결과 신호 COMZO, COMZE와 프리디코드 신호 PCAxxZO, PCAxxZE의 출력 타이밍은 도 3의 경우보다도 빠른 타이밍으로 할 수 있다. 그 타이밍은 컬럼 선택 신호 CSELZ의 타이밍이다.
도 7에 표시되는 바와 같이, 내부 기록 동작은 클록 c1k1.5로부터 조금 늦은 t 10의 타이밍으로 실질적으로 개시된다. 따라서, 도 3의 경우에 클록 c1k2로부터 내부의 기록 동작을 개시하는 경우에 비교하여, 도 7 중 중앙에 나타낸 바와 같이, 시간 △T 만큼 빨리 내부 기록 동작을 개시할 수 있다. 이러한, 빠른 타이밍으로 내부의 기록 동작을 하기 위해서는 상기한 바와 같이, 열 어드레스의 처리는 클록 C1k1의 타이밍에 따라서 빠른 시기에 개시하는 것이 필요하게 된다. 도 3의 예에서는, 열 어드레스의 처리는 클록 c1k2 이후에 행하여지고 있다.
도 8은 데이타 스트로브 신호 DS가 클록 c1k1 보다 시간 t DSH 만큼 위상이 늦은 경우의 타이밍 차트이다. 이 경우 도 6에 나타내는 구성 동작은 도 7의 경우와 동일하다. 도 8에 나타내는 바와 같이, 클록 c1k1의 타이밍을 따라서, 열 어드레스의 처리는 선행하여 행하여진다. 그리고, 클록 c1k1보다 시간 t DSH 지연되어 부여되는 데이타 스트로브 신호 DS의 상승 에지(제1 데이타 스트로브 신호 DSPZ)로 최초의 기록 데이타 신호 D0가 래치되어, 하강 에지(제2 데이타 스트로브 신호 DSPX)로 제2 기록 데이타 신호 D1가 래치된다. 그리고, 그 제2 데이타 스트로브 신호 DSPX를 기점으로 하여, 시각 t 10으로부터 내부의 기록 동작이 개시된다.
따라서, 도 8의 경우, 내부의 기록 동작은 도 3의 경우와 동일한 시각에 개시한다. 단지, 도 3의 경우는 도 4, 도 5에 나타내는 바와 같이, 내부 기록 동작이 시각 t 10으로 개시되고 나서, 도면 중 t 20으로 나타내도록 용장 비교 동작 또는 프리디코드 동작이 행하여지기 때문에, 그것들의 결과인 비교 결과 신호 COMZO, COMZE 또는 프리디코드 신호 PCAxxZO, PCAxxZE는 그 후에 생성된다. 그것에 대하여, 도 6의 메모리의 경우는 도 8에 나타내는 바와 같이, 내부의 기록 동작이 개시하는 시각 t 10보다 전에, 도면 중 t 20으로 나타내도록, 용장 비교 동작 또는 프리디코드 동작이 행하여진다. 따라서, 열 어드레스 신호 처리에 의해 생성되는 비교 결과 신호 COMZO, COMZE 또는 프리디코드 신호 PCAxxZO, PCAxxZE가 내부의 기록 동작 개시의 시각 t 10보다도 전에 이미 생성된다. 따라서 전체로서는 기록 완료까지의 시간은 짧아진다.
이와 같이, 열 어드레스 신호는 클록 c1k1에 동기하여 취입되기 때문에, 그것에 계속해서 클록 c1k1에 동기한 제어 타이밍으로 열 어드레스에 대한 용장 비교 또는 프리디코드 동작을 선행시키므로, 그 후에 발생하는 내부 기록 동작의 처리 시간을 짧게 할 수 있다.
도 9는 구동기(72,74,82,84)의 회로 구성을 나타내는 도면이다. 도 6에 표시된 구동기 회로는 3개의 제어 신호 TCS1, TCS2, CSELZ가 부여된다. 단지, 지면의 형편으로 그 상세한 구성은 표시되지 않는다. 따라서, 도 9로써 그 상세 구성과 동작을 설명한다.
도 9에 나타내는 바와 같이, 3개의 제어 신호 TCS1, TCS2, CSELZ가 래치 회로(92), 래치 회로(94) 및 최종 구동 회로(96)의 전단의 게이트를 제어한다. 내부 클록 발생 회로(90)에 의해 생성된 타이밍 제어 신호 TCS1는 인버터(102)에 의해 반전되어, CMOS 트랜스퍼 게이트를 구성하는 N 형 트랜지스터(100)와 P 형 트랜지스터(101)를 제어한다. 즉, 타이밍 제어 신호 TCS1에 의해, 용장 비교 회로(68,80로부터의 비교 결과 신호 COMZ와 프리디코더(70,78)로부터의 프리디코드 신호 PCAxxZ가 취입되고, 래치 회로(92)에 래치된다. 래치 회로(92)는 2개의 인버터(103,104)로써 구성된다. 이로써, 용장 비교 동작 또는 프리디코드 동작의 결과가 클록 c1k1로부터 생성된 타이밍 제어 신호 TCS1에 의해, 구동기 회로내에 래치된다. 그 결과, 노드 n1에는 래치된 결과 신호 COMZ1와 프리디코드 신호 PCAxxZ1가 유지된다.
다음에, 기록 클록 발생 회로(58)에 의해 생성되는 제2 타이밍 제어 신호 TCS2에 의해, CM0S 트랜스퍼 게이트(105,106)가 열리고, 노드 n1의 신호가 래치 회로(94)에 래치된다. 이 제2 타이밍 제어 신호 TCS2는 데이타 스트로브 신호 DS에 의해 생성되는 신호이고, 내부 기록 개시에 따라서 비교 결과 신호와 프리디코드 신호가 래치 회로(94)에 래치된다. 따라서, 래치 회로(94)는 클록 CLK에 동기한 제어로부터, 데이타 스트로브 신호에 동기한 제어로 이행하기 위한 트랜스퍼 회로의 기능을 사용한다. 래치 회로(94)는 NAND 게이트(108)와 인버터(109)로부터 구성되고, 노드 n2에는 래치된 결과 신호 COMZ2와 프리디코드 신호 PCAxxZ2가 유지된다.
여기서, 최후에 컬럼 선택 펄스 발생 회로(58)가 생성하는 컬럼 선택 신호CSELZ에 의해, NAND 게이트(110)가 열리고, 인버터(111)에 의해, 결과 신호 COMZ3와 프리디코드 신호 PCAxxZ3가 메모리 셀 어레이에 설치된 컬럼 디코더(24,25)에 공급된다. 즉, 기록 앰프 회로(42,44)의 동작에 정합하여, 결과 신호 COMZ3와 프리디코드 신호 PCAxxZ3가 출력된다. 따라서, 내부 기록 동작은 데이타 스트로브 신호 DS에 동기한 제어가 된다.
상기한 바와 같이, 구동기 회로(72,74,82,84)는 제2 타이밍 제어 신호 TCS2의 H 레벨에 의해, 프리디코드 신호 PCAxxZ와 비교 결과 신호 COMZ를 래치 회로(94)에 유지한다. 그리고, 컬럼 선택 신호 CSELZ의 H 레벨의 기간 래치 회로(94)가 유지하고 있는 프리디코딩 신호 PCAxxZ2와 비교 결과 신호 COMZ2가 각각 프리디코드 신호 PCAxxZ3와 비교 결과 신호 COMZ3로서, 컬럼 디코더(24,25)에 부여된다. 따라서, 제2 타이밍 제어 신호 TCS2와 컬럼 선택 신호 CSELZ가 데이타 스트로브 신호 DS에 동기한 제어 타이밍으로 내부 기록 동작을 가능하게 한다. 그리고, 제1 타이밍 제어 신호 TCS1는 클록 c1k1에 동기하여 제어되고, 선행하여 행한 용장 비교 결과 신호 C0MZ 등을 래치 회로(92)에 래치한다.
또한, 판독 신호 READ가 H 레벨인 경우는 NAND 게이트(112)와 (108)가 열리고, 프리디코드 신호와 비교 결과 신호가 직접 NAND 게이트(110)에 공급된다. 따라서, 판독시에는 타이밍 제어 신호 TCS1, TCS2는 이용되지 않고, 컬럼 선택 신호CSELZ에 의해 제어된 타이밍으로 컬럼 디코더에 출력될 뿐이다.
도 10은 도 6에 표시된 제1, 제2 데이타 래치 회로(32,36)와 데이타 시프트레지스터 회로(34)의 구체적 회로의 예를 나타내는 도면이다. 앞서 입력되는 짝수측의 기록 데이타 D0를 제1 데이타 스트로브 신호 DSPZ에서 취입하는 제1 데이타 래치 회로(32)는 마스터 슬레이브형의 플립 플롭 회로에서 구성된다. 제1 데이타 스트로브 신호 DSPZ의 H 레벨에 의해 CMOS 게이트(120,121)가 도통하여, 2개의 인버터(123,124)로 구성되는 슬레이브측의 래치 회로에 제1 기록 데이타 신호 D0가 래치된다. 그리고, 제1 데이타 스트로브 신호 DSPZ의 L 레벨에 의해, CMOS 게이트(125,126)가 도통하여, 2개의 인버터(127,128)로 구성되는 마스터측 래치 회로에 유지된다.
제2 데이타 래치 회로(36)와 데이타 시프트 레지스터(34)는 제1 데이타 래치 회로(32)와 구성은 동일하다. 데이타 스트로브 신호 DS의 하강 에지에 동기한 제2 데이타 스트로브 신호 DSPX의 H 레벨에 의해, 제2 기록 데이타 D1가 제2 데이타 래치 회로(36)의 인버터(143,144)로 이루어지는 래치 회로에 래치된다. 동시에, 제1 데이타 래치 회로(32)가 유지하고 있는 데이타 신호 DQE도, 데이타 시프트 레지스터(34)의 인버터(133,134)로 이루어지는 래치 회로에 래치된다. 그리고, 제2 데이타 스트로브 신호 DSPX의 L 레벨에 의해, 각각의 회로(34,36)내의 인버터(137,138)로 이루어지는 래치 회로와, 인버터(147,148)로 이루어지는 래치 회로에 각각의 기록 데이타 D0, D1가 유지된다. 그 결과, 짝수측의 기록 데이타 신호 DQE1와 홀수측 기록 데이타 신호 DQO1가 각각의 회로(34,36)으로 생성되게 된다.
도 11은 데이타 래치 회로(32,34)의 구체적 회로의 별도의 예를 나타내는 도면이다. 이 예는 전단의 래치 회로(176)와 후단의 래치 회로(178)로 구성된다. 전단 래치 회로(176)는 P형 트랜지스터(150,151,158,161) 및 N형 트랜지스터(152,153,154,159,160,162,163)로 구성된다. 또한, 후단의 래치 회로(178)는 2개의 인버터(172,173)에 의해 구성된다.
그 동작을 간단히 설명하면, 제어 신호 DSPZ, DSPX가 L 레벨인 동안은 데이타 래치 회로는 비활성 상태이고, 전류 소비가 없다. 즉, 트랜지스터(150,151)가 도통하고, 노드 n10, n11가 함께 H 레벨에 있다. 그 결과, 인버터(166)에 의해 노드 n 12는 L 레벨, 인버터(167)에 의해 노드 n13도 L 레벨에 있다. 따라서, 트랜지스터(168∼171)는 모두 비도통이고, 노드 n14, n15는 고임피던스 상태이다. 그 결과, 후단 래치 회로(178)는 전의 상태를 유지하고 있다.
다음에, 내부 입출력 단자 int.DQ에 기록 데이타 신호 D0, D1가 부여된 시간에, 제어 신호 DSPZ, DSPX가 H 레벨이 되면, 트랜지스터(150,151)가 비도통이 되고, 트랜지스터(154)가 도통하여, 기록 데이타 D0, D1와 그 반전 신호가 부여되는 트랜지스터(152,153)로 구성되는 차동 증폭기가 활성화된다. 지금, 만일 기록 데이타 신호가 H 레벨이라 하면, 트랜지스터(152)가 도통하여, 노드 n10가 L 레벨, 노드 n11가 H 레벨이 된다. 따라서, 트랜지스터(168)가 도통, 트랜지스터(169)가 비도통이 되어, 노드 n14가 H 레벨이 된다. 한편, 트랜지스터(171)가 도통하여, 노드 n15는 L 레벨이 된다. 이들 노드 n 2, n13의 신호는 트랜지스터(160,163)에 피드백되어, 전단의 래치 회로(176)의 래치를 촉진한다. 또한, 노드 n14와 n15에 의해 후단 래치 회로(178)는 그 데이타를 래치한다.
이 데이터 래치 회로는 제어신호 DSPZ, DSPX의 상승 에지만으로 기록 데이타 신호 D0, D1를 검출하여, 후단 래치 회로(178)에 래치할 수 있다. 따라서, 도10으로 나타내는 제어 신호의 상승과 하강에 의해 래치하는 마스터 슬레이브형의 회로보다도 고속 동작이 가능하게 된다. 더구나, 제어 신호가 H 레벨인 동안만 전파를 소비하는 에너지 절약형으로 되어 있다.
도 12는 본 발명의 제2 실시 형태예의 메모리의 개략 구성을 나타내는 도면이다. 도 12 중, 도 3, 도 6에 대응하는 부분에는 같은 인용 번호를 붙였다. 또한, 도 13은 도 12의 동작의 흐름도이다. 도 13 중에서도, 도 7, 도 8에 대응하는 부분에는 같은 인용 번호를 붙였다.
도 12의 회로예에서의 특징적인 점은 데이타 스트로브 신호에 동기하여 기록 데이타 신호가 부여되는 사양에 있는 것이 아니고, 외부 클록 CLK에 동기하여 기록 데이타신호가 부여되는 사양에 있다.
일반적으로, 열 어드레스 신호 ADDRESS는 기록 명령 신호와 함께, 클록 C1k 1의 상승 에지에 동기하여 부여된다. 그래서, 도 12에 표시된 메모리에서는, 그 기록 명령을 디코딩하여, 기록 모드인 것이 인식되고 나서, 다음 클록 c1k2의 타이밍으로 기록 데이타 신호를 입출력 단자 DQ에 부여하는 것으로써, 입력 버퍼 회로(30)의 소비 전류를 낮게 억제할 수 있다. 즉, 기록 명령을 인식하고 나서, 입력 버퍼 회로(30)를 인에이블 신호 EN에 의해 활성화하여 대기하면 되기 때문이다. 따라서, 이 예에서는, 기록 데이타 신호 D0, D1는 데이타 입출력 단자 DQ에, 클록 C1k2의 상승 에지와 클록 C1k 2.5의 하강 에지에 동기하여, 시스템측에서 부여된다.
따라서, 기록 데이타 신호의 취입과, 그것에 수반하는 내부의 기록 동작의 개시는 클록 c1k2을 기점으로 한 내부 제어 신호의 타이밍으로 제어된다. 그러나, 열 어드레스 ADDRESS는 클록 c1k1의 상승 에지에 동기하여 입력되기 때문에, 용장 어드레스의 비교 동작 또는 프리디코드 동작 등의 열 어드레스의 처리도 선행하여 클록 c1k1을 기점으로 하는 제어 신호에 의해 행하는 것으로, 그 후에 입력되는 기록 데이타 신호 D0, D1가 래치된 시점에서, 즉석에서 내부에서의 기록 동작을 개시시킬 수 있다.
상기의 동작을 가능하게 하기 위해서, 제1 데이타 스트로브 신호 DSPZ와 제2 데이타 스트로브 신호 DSPX는 외부 클록 CLK을 버퍼 회로(46)로 취입한 내부 클록 int.CLK에 응답하여, 상승 에지 트리거 회로(50)와 하강 에지 트리거 회로(56)에 의해 생성된다. 또한, 내부의 기록 동작을 제어하는 기록 클록 발생 회로(58)는 상기의 클록 int.CLK에서 생성된 제2 데이타 스트로브 신호 DSPX에 의해 제어된다. 기록 클록 생성 회로(58)에 의해, 기록 신호 WRT 또는 컬럼 선택 신호 CSELZ 등이 생성되는 것은 도 6의 회로의 경우와 동일하다.
또한, 열 어드레스 ADDRESS가 부여되는 클록 c1k1을 기점으로 하여 내부 클록 발생 회로(90)는 어드레스 래치 버퍼 신호 ABL, 제1 타이밍 제어 신호 TCS1 및 내부 어드레스 래치·카운터 회로로부터 짝수측과 홀수측의 열 어드레스 CAxxZ1O, CAxxZ1E를 출력시키는 어드레스 래치 신호 ADLZ를 생성한다. 이 구성에 의해, 클록 c1k1을 기점으로 하여, 선행하여 용장 어드레스의 비교 동작을 용장 비교 회로(68,80)에서 행하게 하여, 프리디코드 동작을 프리디코더(70,78)에 행하게 하는 것이 가능하게 된다.
구동기(72,74,82,84)의 동작은 도 6, 도 9의 경우와 동일하고, 제1 타이밍 제어 신호 TCS2로, 용장 비교 결과 신호 COMZO, COMZE와 프리디코드 신호 PCAxxZO, PCAxxZE를 래치하여, 제2 타이밍 제어 신호 TCS2로, 동일 신호를 또한 래치하고, 그리고, 컬럼 선택 신호 CSELZ의 타이밍으로 그것들의 신호 COMZ3O, COMZ3E와 PCAxxZ30, PCAxxZ3E가 컬럼 디코더(24,25)에 출력된다.
도 13의 동작 타이밍 차트에 나타내는 바와 같이, 클록 c1k1의 타이밍으로 열 어드레스 신호가 취입되고, 도 중 t 20으로 나타내는 시각에, 용장 비교 회로(68,78) 또는 프리디코더(70,80)에서의 동작이 선행하여 행하여진다. 그리고, 클록 c1k2의 타이밍으로 기록 데이타 신호 D0, D1가 순차적으로 취입되고, 시각 t 10으로부터 내부의 기록 동작이 개시된다. 구체적으로는 기록 앰프(42,44)에 기록 신호 WRT가 부여되고, 컬럼 선택 신호 CSELZ가 구동기(72,74,82,84)에 부여된다. 용장 비교 동작 등이 선행하여 행하여지고 있기 때문에, 기록 데이타 신호를 취입한 직후의 컬럼 선택 신호 CSELZ에 의해, 내부 기록 동작을 개시할 수 있다.
도 14는 데이타 입출력 단자 DQ에 접속된 입력 버퍼 회로(30)의 구체적 회로를 나타내는 도면이다. 이 입력 버퍼 회로는 외부에서 부여되는 기록 데이타 신호 D0, D1와 레퍼런스 신호 Vref에 의해, 기록 데이타 신호의 H 레벨 또는 L 레벨을 검출하여, CMOS 레벨로 변환하는 회로이다. P형 트랜지스터(180,181)에 의해 커런트 미러 회로가 구성되어, 그것을 부하로 하는 트랜지스터(182,183)에 의해 차동 증폭 회로가 구성된다. 그리고, 전류원 트랜지스터(184)는 명령 디코더(189)에 의해 생성된 인에이블 신호 EN에 의해 도통하여, 차동 증폭 회로를 활성화한다. 명령 디코더(189)에는 제어신호 /RAS, /CAS, /CS1, /WE가 부여되고, 그것들의 제어 신호의 조합에 의해, 기록 명령이 부여된다.
명령 디코더(189)는 제어 신호의 조합으로부터 기록 명령이 부여된 것을 검출하면, 인에이블 신호 EN을 H 레벨로 하고, 입력 버퍼 회로(30)를 활성화하여, 기록 데이타 신호를 수신하기 위하여 대기한다. 따라서, 입력 버퍼(30)는 기록시에만 활성화되기 때문에, 소비 전력을 대폭 절약할 수 있다.
또한, 인버터(185,186,187)에 의해 파형 정형되어, CMOS 레벨에 변환된 내부 기록 데이타 신호 int.DQ가 생성된다.
도 15는 상기 도 12에 나타내는 제2 실시 형태예의 개량예를 나타내는 도면이다. 이 예는 외부 클록 CLK에서 내부 클록 int.CLK을 생성하기 위하여, 지연·로크·루프 회로(194)를 이용한 예이다.
지연·로크·루프 회로(194)는 입력 버퍼(46)로부터 입력된 클록 CLK과 동기하고 또한 위상이 일치하는 내부 클록 int.CLK을 생성하는 회로이다. 지연·로크 루프 회로(194)는 지연 회로(196)와 그 지연 회로(196)의 지연량을 제어하는 지연 제어 회로(198)와, 위상 비교 회로(199)를 사용한다. 그리고, 의사적으로 버퍼 회로(200)를 더 가진다.
이 지연·로크·루프 회로(194)는 잘 알려져 있으며, 기본적인 동작 원리는 외부 클록 CLK과 내부 클록 int.CLK의 위상을 위상 비교 회로에서 비교하여, 양 클록의 위상이 일치하는 동시에, 지연 제어 회로(198)가 지연 회로(196)의 지연량을 제어한다. 의사 버퍼 회로(200)는 입력 버퍼(46)와 동등한 지연 특성을 가지고 있기 때문에, 예컨대 내부 클록 int.CLK은 외부 클록 CLK에서 1주기 지연되어 위상이 일치하는 클록이 된다. 클록은 잇달아 H 레벨과 L 레벨을 반복하기 때문에, 외부 클록 CLK과 내부 클록 int.CLK은 외관상 같은 위상을 갖은 클록이 된다. 즉, 도 13중의 내부 클록 int.CLK의 점선으로써 나타내는 바와 같이, 외부 클록과 같은 클록이 된다.
이러한 내부 클록을 사용하여, 클록의 상승 에지에 동기한 데이타 스트로브 신호 DSPZ 또는 클록의 하강 에지에 동기한 데이타 스트로브 신호 DSPX를 생성하면, 데이타 래치 회로(190)에서의 래치의 타이밍을 도 13의 경우보다도 빠르게 할 수 있다. 그만큼, 도 15의 예에서는, 데이타 입출력 단자 DQ는 도 12의 예와 같이 입력 버퍼(30)를 거쳐서 데이타 래치 회로에 접속되는 것은 아니고, 직접 데이타 래치 회로(190,192)에 접속된다. 따라서, 이들 래치 회로는 입력 버퍼의 기능도 병행한다.
도 15의 예는 그 이외의 점에서는, 도12의 경우와 같고, 대응하는 회로에는 같은 인용 번호를 붙였다. 즉, 클록 c1k1의 타이밍으로 열 어드레스를 취입하고 용장 비교 동작까지 행한다. 한편, 클록 c1k2의 타이밍으로부터 기록 데이타 D0, D1를 데이타 입출력 단자 DQ에서 취입, 내부 기록 동작을 한다.
도 16은 도 15에 있어서의 데이타 래치 회로(190,192)의 회로예를 나타내는 도면이다. 이 데이타 래치 회로에는 외부 클록 CLK과 외부에서의 레퍼런스 전압 Vref도 부여된다. 그리고, 제어 클록으로서, 데이타 스트로브 신호 DSPZ, DSPX가 부여된다. 제어 클록과 L 레벨의 사이는 P 형 트랜지스터(214,215)가 도통 상태에 있어, 노드 n20, n21가 동시에 H 레벨에 유지된다. 그것에 의하여, 트랜지스터(228∼231)가 비도통이 되어, 노드 n22, n23는 고임피던스 상태가 된다.
그래서, 제어 클록 DSPZ, DSPX가 H 레벨이 되면, 트랜지스터(214,215)가 비도통이 되고, N 형 트랜지스터(218,219)가 도통 상태가 되어, 트랜지스터(216,217)로부터 구성되는 차동 회로에 의해, 기록 데이타 신호 D0, D1가 레퍼런스 전압 Vref 보다도 높은가, 낮은가의 버퍼 동작이 행하여진다. 그것에 따라서, 노드 n20, n21의 한편이 H 레벨로부터 L 레벨로 내려간다. 예컨대, 기록 데이타 신호가 H 레벨이 되면, 트랜지스터(216)가 도통하여, 노드 n20가 L 레벨로 내려간다.
그것에 따라서, 트랜지스터(228)가 도통하여, 노드 n22는 H 레벨이 되고, 트랜지스터(231)가 도통하여 노드 n23는 L 레벨이 된다. 그것들의 노드 상태가 인버터(232,233)로 이루어지는 래치 회로에 의해 래치된다.
즉, 도 16에 나타내는 데이타 래치 회로는 외부 클록 CLK과 동위상의 내부 클록으로부터 생성되는 빠른 타이밍의 데이타 스트로브 신호 DSPZ, DSPX에 의해 제어되기 때문에, 버퍼 기능을 사용함과 동시에, 제어 클록 DSPZ, DSPX의 상승 에지만으로 입력된 기록 데이타 신호를 고속으로 래치하는 기능을 사용한다. 따라서, 도 15의 데이타 래치 회로로서 적절하다.
도 17은 상기 도 12에 나타내는 제2 실시 형태예의 별도의 개량예를 나타내는 도면이다. 이 예도, 외부 클록 CLK에서 내부 클록 int.CLK을 생성하기 위하여, 지연·로크·루프 회로(194)를 사용하고 있다. 또한, 이 예에서는, 데이타 입출력 단자 DQ에 대하여 1개의 데이타 래치 회로(190)를 설치하여, 데이타 스트로브 신호DSPZ, DSPX에 의해, 시계열로 기록 데이타 신호 D0, D1가 취입되고, 디멀티플렉서 202에 의해, 짝수측의 기록 데이타 신호 DQE1와 홀수측의 기록 데이타 신호 DQO1으로 나누어진다.
데이터 래치 회로(190)는 도 15의 데이타 래치 회로와 동등한 구성을 가진다. 그리고, 디멀티플렉서 회로(202)에서는, 데이타 스트로브 신호 DSPZ, DSPX를 각각 지연한 제어 신호 DDSPZ, DDSPX에 응답하여, 데이타 래치 회로(190)가 래치한 데이타를 짝수 및 홀수측의 기록 데이타 DQE1와 DQO1로 배분한다.
도 18은 그 디멀티플렉서 회로의 측을 나타내는 도면이다. 이 회로는 3개의 래치 회로(250,260,270)를 사용한다. 이 디멀티플렉서 회로에서는, 데이타 래치 회로(190)에 의해 래치된 내부의 데이타 IDQ가 제1 데이타 스트로브 신호 DSPZ를 지연시킨 제어 신호 DDSPZ에 의해 래치 회로(250)내의 인버터(255,256)로 이루어지는 래치부에 래치된다. 그리고 제2 데이타 스트로브 신호 DSPX를 지연시킨 제어 신호DDSPX에 의해, CM0S 게이트(262,263) 및 (272,274)이 도통하여, 제2 기록 데이타 신호 D2가 래치 회로(270)내의 인버터(275,276)의 래치부에 래치되어, 래치 회로(250)에 래치되어 있던 데이타 DQE(D1)가 래치 회로(260)내의 인버터(265,266)로 이루어지는 래치부에 래치된다.
도 17에 나타내는 메모리는 상기한 디멀티플렉서 회로를 설치한 외에는 도 15의 메모리의 구성과 동일하다. 따라서, 대응하는 개소에는 같은 인용 번호를 붙였다. 또한, 도 17 및 도 18에 나타내는 데이타 래치 회로(190)와 디멀티플렉서 회로(202)는 도 12의 제2 실시 형태예에 한하지 않고, 도 6의 제1 실시 형태예의 버퍼 회로(30), 데이타 시프트 레지스터(34,36)에 대신하여 적용할 수 있다.
상기의 실시 형태예는 동기 DRAM을 예로 들어 설명하였지만, 동기 DRAM에 한하지 않고, 외부 클록에 동기하여 어드레스 등이 부여되는 메모리에 널리 본 발명을 적용할 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면, 외부 클록과 그것에 비동기의 외부 데이타 스트로브 신호를 이용한 메모리에 있어서, 외부 데이타 스트로브 신호에 응답하여 기록 데이타 신호의 입력 후, 즉시 내부 기록 동작을 개시하기 때문에, 기록 동작을 고속화할 수 있다. 또한, 외부 클록에 동기하여 부여되는 어드레스 신호에 대하여 내부의 기록 동작을 기다리지 않고서 용장 비교 동작 등을 하는 것으로, 더욱 기록 동작을 고속화할 수 있다.
또한, 제1 외부 클록에 동기하여 어드레스와 명령이 공급되고, 제1 외부 클록에 계속되는 제2 외부 클록에 동기하여 기록 데이타 신호가 공급되는 메모리에 있어서, 제1 외부 클록에 동기하여 어드레스 신호가 입력되는데 계속해서 용장 비교 동작 등을 하기 때문에, 내부 기록 동작에 요하는 시간을 짧게 할 수 있다.

Claims (23)

  1. 외부에서 공급되는 외부 클록에 동기하여 적어도 어드레스 신호가 공급되는 반도체 기억 장치에 있어서,
    데이타를 기억하는 복수의 메모리 셀을 가지는 메모리 셀 어레이와;
    외부로부터 공급되는 외부 데이타 스트로브 신호에 동기하여 공급되는 기록 데이타 신호를, 상기 외부 데이타 스트로브 신호에 응답하여 생성되는 내부 데이타 스트로브 신호에 응답하여, 유지하는 데이타 신호 입력 회로와;
    상기 외부 데이타 스트로브 신호에 응답하고 상기 내부 데이타 스트로브 신호보다 느리게 생성되는 기록 신호에 응답하여, 상기 데이타 신호 입력 회로가 유지하는 기록 데이타 신호를 상기 메모리 셀 어레이에 공급하는 기록 회로를 가지는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 외부 데이타 스트로브 신호에 응답하여 상기 내부 데이타 스트로브 신호보다 느리게 생성되는 컬럼 선택 신호에 응답하고, 상기 어드레스 신호를 상기 메모리 셀 어레이에 대응하는 컬럼 디코더 회로에 부여하는 구동기 회로를 가지는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서, 상기 메모리 셀 어레이내의 불량 셀에 대응하는 불량어드레스와 상기 어드레스를 비교하는 용장 비교 회로와;
    상기 외부 클록에 응답하여 생성되는 어드레스 래치 신호에 응답하여, 상기어드레스 신호를 상기 용장 비교 회로에 공급하는 어드레스 래치 회로를 가지는 것을 특징으로 하는 반도체 기억 장치.
  4. 제3항에 있어서, 상기 외부 데이타 스트로브 신호에 응답하여 상기 내부 데이타 스트로브 신호보다 느리게 생성되는 컬럼 선택 신호에 응답하여, 상기 용장 비교 회로의 비교 출력 신호를 상기 메모리 셀 어레이에 대응하는 컬럼 디코더 회로에 공급하는 구동기 회로를 가지는 것을 특징으로 하는 반도체 기억 장치.
  5. 제4항에 있어서, 상기 구동기 회로는 상기 외부 클록에 응답하여 생성되는 제어 신호에 응답하여 상기 용장 비교 회로의 비교 출력 신호를 유지하는 것을 특징으로 하는 반도체 기억 장치.
  6. 제1항에 있어서, 상기 어드레스를 프리디코딩 하는 프리디코더와, 상기 외부 클록에 응답하여 생성되는 어드레스 래치 신호에 응답하여, 상기 어드레스 신호를 상기 프리디코더에 공급하는 어드레스 래치 회로를 가지는 것을 특징으로 하는 반도체 기억 장치.
  7. 제6항에 있어서, 상기 외부 데이타 스트로브 신호에 응답하여 상기 내부 데이타 스트로브 신호보다 느리게 생성되는 컬럼 선택 신호에 응답하여, 상기 프리디코더의 프리디코드 신호를 상기 메모리 셀 어레이에 대응하는 컬럼 디코더 회로에 공급하는 구동기 회로를 가지는 것을 특징으로 하는 반도체 기억 장치.
  8. 제7항에 있어서, 상기 구동기 회로는 상기 외부 클록에 응답하여 생성되는 제어 신호에 응답하여 상기 프리디코더의 프리디코드 신호를 가지는 것을 특징으로 하는 반도체 기억 장치.
  9. 외부에서 공급되는 외부 클록에 동기하여 적어도 어드레스 신호가 공급되는 반도체 기억 장치에 있어서,
    데이타를 기억하는 복수의 메모리 셀을 가지는 제1 및 제2 메모리 셀 어레이와;
    외부에서 공급되는 외부 데이타 스트로브 신호의 제1 에지 및 상기 제1 에지에 계속되는 제2 에지에 동기하여 각각 공급되는 제1 및 제2 기록 데이타 신호를, 상기 외부데이타 스트로브 신호의 상기 제1 및 제2 에지에 응답하여 각각 생성되는 제1 및 제2 내부 데이타 스트로브 신호에 응답하여, 유지하는 데이터 신호 입력 회로와;
    상기 외부 데이타 스트로브 신호에 응답하고 상기 제2 내부 데이타 스트로브 신호보다 느리게 생성되는 기록 신호에 응답하여, 상기 데이타 신호 입력 회로가 유지하는 기록 데이타 신호를 상기 메모리 셀 어레이에 공급하는 기록 회로를 가지고 있는 것을 특징으로 하는 반도체 기억 장치.
  10. 제9항에 있어서, 상기 메모리 셀 어레이내의 불량 셀에 대응하는 불량어드레스와 상기 어드레스를 비교하는 용장 비교 회로와, 상기 외부 클록에 응답하여 생성되는 어드레스 래치 신호에 응답하여, 상기 어드레스 신호 및 상기 어드레스 신호로부터 생성된 제2 어드레스 신호를, 상기 용장 비교 회로에 공급하는 어드레스 래치 회로를 가지고 있는 것을 특징으로 하는 반도체 기억 장치.
  11. 제10항에 있어서, 상기 외부 데이타 스트로브 신호에 응답하여 상기 제2 내부 데이타 스트로브 신호보다 느리게 생성되는 컬럼 선택 신호에 응답하여, 상기 용장 비교 회로의 비교 출력 신호를 상기 메모리 셀 어레이에 대응하는 컬럼 디코더 회로에 부여하는 구동기 회로를 가지는 것을 특징으로 하는 반도체 기억 장치.
  12. 외부에서 공급되는 외부 클록에 동기하여 적어도 명령 신호 및 어드레스 신호가 공급되는 반도체 기억 장치에 있어서,
    상기 외부 클록의 제1 클록에 동기하여 상기 명령 신호 및 어드레스 신호가 공급되고, 데이타를 기억하는 복수의 메모리 셀을 가지는 메모리 셀 어레이와;
    상기 메모리 셀 어레이의 불량 메모리 셀에 대응하는 불량 어드레스와 부여되는 어드레스를 비교하는 용장 비교 회로와;
    상기 외부 클록의 상기 제1 클록 뒤에 공급되는 제2 클록에 응답하여 생성되는 내부 데이타 스트로브 신호에 응답하여, 외부에서 부여하는 기록 데이타 신호를 유지하는 데이타 입력 회로와;
    상기 제2 클록에 응답하여 상기 내부 데이타 스트로브 신호보다 느리게 생성되는 기록 신호에 응답하고, 상기 데이타 입력 회로가 유지하는 기록 데이타 신호를 상기 메모리 셀 어레이에 공급하는 기록 회로와;
    상기 제1 클록에 응답하여 생성되는 어드레스 래치 신호에 응답하여, 상기 용장 비교 회로에 상기 어드레스 신호를 공급하는 어드레스 래치 회로를 가지는 것을 특징으로 하는 반도체 기억 장치.
  13. 제12항에 있어서, 상기 제2 클록에 응답하여 상기 내부 데이타 스트로브 신호보다 느리게 생성되는 컬럼 선택 신호에 응답하고, 상기 용장 비교 회로의 비교 출력을 상기 메모리 셀 어레이에 대응하는 컬럼 디코더에 공급하는 구동기 회로를 가지고 있는 것을 특징으로 하는 반도체 기억 장치.
  14. 제12항에 있어서, 상기 어드레스 신호를 프리디코딩 하는 프리디코더를 가지고, 상기 제2 클록에 응답하여 상기 내부 데이타 스트로브 신호보다 느리게 생성되는 컬럼 선택 신호에 응답하여, 상기 프리디코더의 프리디코드 신호를 상기 메모리 셀 어레이에 대응하는 컬럼 디코더에 공급하는 구동기 회로를 가지는 것을 특징으로 하는 반도체 기억 장치.
  15. 제12항 내지 제14항중 어느 한 항에 있어서, 상기 외부 클록에 위상 동기한 내부 클록을 생성하는 지연 로크 루프 회로를 가지며, 상기 내부 데이타 스트로브 신호 및 어드레스 래치 신호가 상기 내부 클록에 기초하여 생성되는 것을 특징으로 하는 반도체 기억 장치.
  16. 외부에서 공급되는 외부 클록에 동기하여 적어도 명령 신호 및 어드레스 신호가 공급되는 반도체 기억 장치에 있어서,
    상기 외부 클록의 제1 클록에 동기하여 상기 명령 신호 및 어드레스 신호가 공급되고, 또한 데이타를 기억하는 복수의 메모리 셀을 가지는 제1 및 제2 메모리 셀 어레이와;
    상기 메모리 셀 어레이의 불량 메모리 셀에 대응하는 불량 어드레스와 부여되는 어드레스를 비교하는 용장 비교 회로와;
    상기 외부 클록의 상기 제1 클록 뒤에 공급되는 제2 클록의 제1 에지 및 상기 제1 에지에 계속되는 제2 에지에 동기하여 각각 공급되는 제1 및 제2 기록 데이타 신호를, 상기 제2 클록의 상기 제1 및 제2 에지에 응답하여 각각 생성되는 제1 및 제2 내부 데이타 스트로브 신호에 응답하여, 유지하는 데이타 입력 회로와;
    상기 제2 클록에 응답하여 상기 제2 내부 데이타 스트로브 신호보다 느리게 생성되는 기록 신호에 응답하여, 상기 데이타 입력 회로가 유지하는 기록 데이타 신호를 상기 메모리 셀 어레이에 공급하는 기록 회로와;
    상기 제1 클록에 응답하여 생성되는 어드레스 래치 신호에 응답하여, 상기 용장 비교 회로에 상기 어드레스 신호를 공급하는 어드레스 래치 회로를 가지는 것을 특징으로 하는 반도체 기억 장치.
  17. 제12항 내지 제14항중 어느 한 항에 있어서, 상기 명령을 디코딩하여, 기록 데이타 신호를 수신하는 버퍼 회로를 활성화하는 인에이블 신호를 생성하는 명령 디코더를 가지는 것을 특징으로 하는 반도체 기억 장치.
  18. 제16항에 있어서, 상기 외부 클록에 위상 동기한 내부 클록을 생성하는 지연로크 루프 회로를 가지며, 상기 제1 및 제2의 내부 데이타 스트로브 신호 및 어드레스 래치 신호가 상기 내부 클록에 기초하여 생성되는 것을 특징으로 하는 반도체 기억 장치.
  19. 제9항에 있어서, 상기 데이타 입력 회로는 상기 외부에서 시계열적으로 공급되는 제1 및 제2 기록 데이타를 일단 유지하는 데이타 래치 회로와, 상기 데이타 래치 회로가 유지하는 제1 및 제2 기록 데이타를 제1 내부 래치 회로와 제2 내부 래치 회로에 각각 래치하는 디멀티플렉서 회로를 가지는 것을 특징으로 하는 반도체 기억 장치.
  20. 제9항에 있어서, 상기 기록 회로는 상기 제1 기록 데이타를 상기 제1 메모리 셀 어레이에 공급하는 제1 기록 회로와, 상기 제2 기록 데이타를 상기 제2 메모리 셀 어레이에 공급하는 제2 기록 회로를 가지고 있는 것을 특징으로 하는 반도체 기억 장치.
  21. 제16항에 있어서, 상기 명령을 디코딩하여, 기록 데이타 신호를 수신하는 버퍼 회로를 활성화하는 인에이블 신호를 생성하는 명령 디코더를 가지는 것을 특징으로 하는 반도체 기억 장치.
  22. 제16항에 있어서, 상기 데이타 입력 회로는 상기 외부에서 시계열적으로 공급되는 제1 및 제2 기록 데이타를 일단 유지하는 데이타 래치 회로와, 상기 데이타 래치 회로가 유지하는 제1 및 제2 기록 데이타를 제1 내부 래치 회로와 제2 내부 래치 회로에 각각 래치하는 디멀티플렉서 회로를 가지는 것을 특징으로 하는 반도체 기억 장치.
  23. 제16항에 있어서, 상기 기록 회로는 상기 제1 기록 데이타를 상기 제1 메모리 셀 어레이에 공급하는 제1 기록 회로와, 상기 제2 기록 데이타를 상기 제2 메모리 셀 어레이에 공급하는 제2 기록 회로를 가지고 있는 것을 특징으로 하는 반도체 기억 장치.
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