KR100642394B1 - 어드레스 래치신호 생성회로 및 어드레스 디코딩회로 - Google Patents

어드레스 래치신호 생성회로 및 어드레스 디코딩회로 Download PDF

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Abstract

본 발명은 프리디코딩된 내부 어드레스신호를 래치시키기 위한 어드레스 래치 신호를 생성하는 어드레스 래치신호 생성회로에 있어서, 프리디코더에 의하여 프리디코딩된 복수의 내부 어드레스 신호를 입력받아, 상기 내부 어드레스 신호의 레벨천이를 검출하여 소정의 인에이블 구간을 갖는 제어신호를 출력하는 복수의 어드레스 천이 검출부와; 상기 복수의 어드레스 천이 검출부로부터의 제어신호들을 논리연산하여 출력하는 제 1 논리부와; 상기 제 1 논리부로부터의 신호의 디스에이블 시점에 동기되어 상기 어드레스 래치 신호를 출력하는 래치신호 출력부를 포함하여 구성되는 어드레스 래치신호 생성회로 및 이를 이용한 어드레스 디코딩회로에 관한 것이다.
어드레스 래치신호

Description

어드레스 래치신호 생성회로 및 어드레스 디코딩회로{Address Latch Signal Generating Circuit ＆ Address Decoding Circuit}
도 1은 종래 기술에 의한 반도체 장치의 컬럼 어드레스 경로(path)를 도시한 것이다.
도 2는 종래 기술에 의한 어드레스 래치신호 생성회로의 구성을 도시한 것이다.
도 3은 종래 기술에 의한 어드레스 레치신호와 내부 컬럼 어드레스 신호의 타이밍도이다.
도 4는 종래 어드레스 레치신호에 의해 래치된 내부 컬럼 어드레스 신호의 파형을 도시한 것이다.
도 5는 본 발명에 의한 일실시예에 따른 반도체 장치의 컬럼 어드레스 경로(path)를 도시한 것이다.
도 6은 본 발명에 의한 일실시예에 따른 어드레스 래치신호 생성회로의 구성을 도시한 것이다.
도 7은 본 발명에 의한 일실시예에 따른 어드레스 래치신호 생성회로에 사용되는 어드레스천이 검출부의 구성을 도시한 것이다.
도 8은 본 발명에 의한 어드레스 레치신호와 내부 컬럼 어드레스 신호의 타이밍도이다.
도 9는 본 발명에 의한 어드레스 레치신호에 의해 래치된 내부 컬럼 어드레스 신호의 파형을 도시한 것이다.
본 발명은 어드레스 래치신호 생성회로 및 이를 이용한 어드레스 디코딩회로에 관한 것으로, 더욱 구체적으로는 프리디코딩된 내부 컬럼 어드레스 신호를 래치시키기 위한 어드레스 레치신호를 생성하는 어드레스 래치신호 생성회로 및 이를 이용한 어드레스 디코딩회로에 관한 것이다.
반도체 장치, 특히 동기식 DRAM의 활성 사이클에서 로우 (row) 어드레스에 의해 워드라인이 선택되고 컬럼 어드레스에 의해 비트라인이 선택된다. 그리고, 이와 같이 선택된 워드라인 및 비트라인의 교차점에 위치한 메모리셀로부터 데이터를 판독하거나 그 메모리셀에 데이터를 기록한다. 동기식 DRAM 에서는, 많은 경우에 데이터의 입력 및 출력이 버스트(burst) 방식으로 연속적으로 수행되기 때문에, 어드레스 카운터를 통해 컬럼 어드레스를 생성한다. 외부적으로 판독 및 기록에 대한 개시 어드레스가 주어지면 다음의 내부 어드레스는 어드레스 카운터에 의해 생성된 다. 그리고, 어드레스 카운터에 의해 생성된 내부 어드레스가 프리디코더에 의하여 1차 디코딩되고 Y-어드레스 래치부에 의하여 래치된 후, 최종 디코더에 의하여 2차 디코딩됨으로써, 최종적으로 컬럼을 선택하는 컬럼 선택신호가 출력되게 된다.
이하, 도 1을 참조하여 종래 반도체 장치에서의 컬럼 선택신호 생성 경로를 좀 더 자세히 살펴 보도록 한다.
도 1에 도시된 바와 같이, 외부로부터 입력된 외부 어드레스신호(A0~A7)는 정전방지부(ESD, 101)를 통과하여 어드레스 버퍼(102)에 입력된다. 어드레스 버퍼(102)는 기준전압(VREF)과 비교하는 동작을 통하여 상기 외부어드레스 신호를 디지털 신호(ADDIND<0:7>)로 변환시켜 출력하다. 그리고, 래치부(103)는 내부클럭 생성회로(미도시)로부터 공급되는 소정의 내부클럭(ICLK1A)에 동기하여 상기 디지털 신호(ADDIND<0:7>)를 래치시켜서 출력하며, 이 때 어드레스 셋업타임/홀드타임이 결정된다.
Y-어드레스 카운터(104)는 상기 래치부(103)에 의하여 래치되어 출력되는 신호(TLA<0:7>)를 입력받고, 버스트 라이트(burst write) 또는 버스트 리드(burst read) 등의 버스트 동작시 내부 컬럼 어드레스(CAH<0:7>)를 생성한다. 이 때, Y-어드레스 카운터(104)는 Y-클럭 생성부(109)로부터 출력되는 Y-클럭(YCLK1, YCLK2, YCLK2F)에 동기되어 내부 컬럼 어드레스를 생성하게 된다. 상기에서, YCLCK1은 시드어드레스(seed address)를 제어하고, YCLK2는 버스트 어드레스(burst address)를 제어하며, YCLK2F는 풀페이지 어드레스(fullpage address)를 제어한다.
이어서, 프리디코더(105)는 상기 내부 컬럼 어드레스(CAH<0:7>)를 1차 디코 딩하여 프리디코딩된 신호(AY0H<0:7>, AY3H<0:7>, AY6H<0:3>)를 출력한다. 이 때, 상기 신호(AY0H<0:7>)는 상기 내부컬럼 어드레스 중 CAH<0>~CAH<2>를 프리디코딩하여 생성된 신호이고, 상기 신호(AY3H<0:7>)는 상기 내부컬럼 어드레스 중 CAH<3>~CAH<5>를 프리디코딩하여 생성된 신호이며, 상기 신호(AY6H<0:3>)는 상기 내부컬럼 어드레스 중 CAH<6>~CAH<7>를 프리디코딩하여 생성된 신호이다.
다음으로, Y-어드레스 래치부(106)는 상기 프리디코딩된 내부 컬럼 어드레스 신호(AY0H<0:7>, AY3H<0:7>, AY6H<0:3>)를 소정 어드레스 래치신호(YAEDI)에 의하여 래치시킴으로써, 신호(AY0I<0:7>, AY3I<0:7>, AY6I<0:3>)를 출력한다. 마지막으로, 최종 디코더(107)는 상기 래치된 내부컬럼 어드레스 신호(AY0I<0:7>, AY3I<0:7>, AY6I<0:3>)를 2차 디코딩하여 컬럼 선택을 위한 컬럼 선택신호(YS<0>~YS<255>)를 출력한다.
상기에서, Y-어드레스 래치부(106)는 상기 프리디코딩된 내부 컬럼 어드레스 신호(AY0H<0:7>, AY3H<0:7>, AY6H<0:3>)를 래치시킴에 있어 어드레스 래치신호(YAEDI)에 동기되어 동작을 수행하는데, 이 래치신호(YAEDI)는 어드레스 래치신호 생성회로(110)에 의하여 생성된 후 클럭드라이버(111)에 의하여 구동되어 출력되는 신호로서, 그 생성과정을 도 2를 참조하여 구체적으로 설명한다.
도 2는 어드레스 래치신호 생성회로(110)의 구성을 도시한 것으로서, 도시된 바와 같이, 어드레스 래치신호 생성회로(110)는 Y-어드레스 카운터(104)의 동기신호로서 사용된 Y-클럭(YCLK1, YCLK2, YCLK2F)을 논리합 연산한 신호를 이용하여 초기래치신호(YAE)를 생성한다. 그런데, 이 때, 초기래치신호(YAE)는 퓨즈(Fuse1)와 퓨즈(Fuse2)의 절단여부에 따라 레벨이 정해지는 제어신호(YSDLY0, YSDLY1, YSDLY2, YSDLY3)에 의하여 인에이블시점이 정해진다.
즉, 만약, 퓨즈(Fuse1)와 퓨즈(Fuse2)가 모두 절단되지 않은 경우에는 디코더(203)의 동작에 의하여 제어신호(YSDLY0)만 하이레벨로 인에이블되고 전송게이트(207)만 턴-온되므로, 이 때에는 Y-클럭(YCLK1, YCLK2, YCLK2F)을 논리합 연산한 신호(YA)가 그대로 초기래치신호(YAE)로서 출력된다. 그리고, 만약, 퓨즈(Fuse1)는 절단되고 퓨즈(Fuse2)는 절단되지 않은 경우에는 디코더(203)의 동작에 의하여 제어신호(YSDLY1)만 하이레벨로 인에이블되고 전송게이트(208)만 턴-온되므로, 이 때에는 신호(YA)가 제 1 지연부(204)에 의하여 지연된 후 초기래치신호(YAE)로서 출력된다. 마찬가지로, 만약, 퓨즈(Fuse1)는 절단되지 않고 퓨즈(Fuse2)는 절단된 경우에는 제어신호(YSDLY2)만 하이레벨로 인에이블되고, 신호(YA)가 제 2 지연부(205)에 의하여 지연된 후 초기래치신호(YAE)로서 출력된다. 마지막으로, 퓨즈(Fuse1)와 퓨즈(Fuse2)가 모두 절단된 경우에는 제어신호(YSDLY3)만 하이레벨로 인에이블되고, 신호(YA)가 제 3 지연부(206)에 의하여 지연된 후 초기래치신호(YAE)로서 출력된다.
그런데, Y-어드레스 래치부(106)가 내부 컬럼 어드레스 신호(AY0H<0:7>, AY3H<0:7>, AY6H<0:3>)를 정상적으로 래치시켜 출력하기 위해서는, 래치신호(YAEDI)의 인에이블시점을 잘 조절하는 것이 필요하다. 즉, 도 3의 303의 경우와 같이, 내부 컬럼 어드레스 신호(AY0H<0:7>, AY3H<0:7>, AY6H<0:3>)가 먼저 레벨천이된 후 충분한 타이밍마진을 가지고 래치신호(YAEDI)의 인에이블되는 경우에는, Y-어드레스 래치부(106)는 정상적인 래치동작을 수행할 수 있다. 그러나, 만약 도 3의 304의 경우와 같이, Y-어드레스 래치부(106)에 인가되는 내부 컬럼 어드레스 신호(AY0H<0:7>, AY3H<0:7>, AY6H<0:3>)가 레벨천이되는 시점과 충분한 타이밍 마진없이 래치신호(YAEDI)가 인에이블되는 경우에는 Y-어드레스 래치부(106)는 정상적인 래치동작을 수행할 수 없어 두개의 셀이 선택되는 등 입출력 관련 오류가 발생하게 된다.
도 4는 상기 304의 경우와 같은 조건 하에서 오동작이 발생하는 것을 보여주는 파형도로서 이를 참조하여 자세히 살펴보면, 도 1에서 CAH<0:7>의 신호선이 칩 내부에서 크로스 토크(cross talk)나 커플링효과(coupling effect)로 인하여 스큐(SKEW)가 발생하는 경우, 프리디코더(105)의 출력신호인 내부 컬럼 어드레스 신호(AY0H<0:7>, AY3H<0:7>, AY6H<0:3>)에는 글리치(Glitch)가 발생하게 된다. 이 때, 만약 도 3의 302 또는 304의 경우와 같이 타이밍 마진이 충분하지 않은 경우에는 상기 글리치가 제거되지 않음으로써, 최종적으로는 컬럼 선택신호가 2개 발생하게 되어 메모리 코어에서 2개의 셀이 동시에 선택되게 되는 오류가 발생하게 된다. 참고로, 상기에서 글리치란 정상적인 클럭신호가 아니라 디지털회로에서 스위칭 동작 등에 의하여 발생하는 노이즈의 일종을 말한다.
이와 같이, 종래에는, 상기 타이밍마진이 충분하지 않은 경우 퓨즈(Fuse1)와 퓨즈(Fuse2)의 절단여부를 조절하여 래치신호(YAEDI)의 인에이블 시점을 제어함으로써, 타이밍 마진이 증가되도록 하였다. 그러나, 상기와 같이 퓨즈를 사용하여 어드레스 래치신호(YAEDI)의 인에이블시점을 조절하는 종래의 방법은 웨이퍼(wafer) 단계에서나 가능한 것으로서 패키지(package) 단계에서는 퓨즈를 절단할 수 없기 때문에 타이밍 조절에 이용될 수 없는 문제점이 있었다. 뿐만 아니라, 최악의 경우 메모리 테스트 과정에서는 합격된 제품이라 할지라도 실장응용 단계에서는 오류가 발생하는 경우도 있는 바, 이 경우에는 더더욱 상기와 같은 종래의 방법은 이용할 수 없다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 프리디코딩된 내부 컬럼 어드레스 신호를 래치시키기 위한 어드레스 레치신호를 생성함에 있어, 상기 내부 컬럼 어드레스 신호의 레벨 천이여부를 검출하여 상기 레벨 천이시점과 소정 시간마진을 가지는 어드레스 레치신호를 생성함으로써, 내부 컬럼 어드레스 신호의 레벨천이 구간과 어드레스 레치신호 간의 타이밍 마진 부족으로 인해 스큐(skew)나 글리치가 발생하거나 이로 인해 입출력 관련 오동작이 발생하는 것을 방지할 수 있도록 하는 어드레스 래치신호 생성회로 및 이를 이용한 어드레스 디코딩회로를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 프리디코딩된 내부 어드레스신호를 래치시키기 위한 어드레스 래치 신호를 생성하는 어드레스 래치신호 생성회로에 있어서, 프리디코더에 의하여 프리디코딩된 복수의 내부 어드레스 신호를 입력받아, 상기 내부 어드레스 신호의 레벨천이를 검출하여 소정의 인에이블 구간을 갖는 제어신호를 출력하는 복수의 어드레스천이 검출부와; 상기 복수의 어드레스 천이 검출부로부터의 제어신호들을 논리연산하여 출력하는 제 1 논리부와; 상기 제 1 논리부로부터의 신호의 디스에이블 시점에 동기되어 상기 어드레스 래치 신호를 출력하는 래치신호출력부를 포함하여 구성되는 어드레스 래치신호 생성회로를 제공한다.
또한, 본 발명은 프리디코더에 의하여 프리디코딩된 복수의 내부 어드레스신호를 래치시키기 위한 어드레스 래치 신호를 생성하는 어드레스 래치신호 생성회로와; 상기 어드레스 래치신호에 동기되어 상기 프리디코딩된 복수의 내부 어드레스 신호를 래치시켜 출력하는 어드레스 래치부와; 상기 어드레스 래치부에 의해 래치된 내부어드레스 신호를 디코딩하여 컬럼선택 신호를 출력하는 최종 디코더를 포함하여 구성되되,
상기 어드레스 래치신호 생성회로는 상기 프리디코더에 의하여 프리디코딩된 복수의 내부 어드레스 신호를 입력받아, 상기 내부 어드레스 신호의 레벨천이를 검출하여 소정의 인에이블 구간을 갖는 제어신호를 출력하는 복수의 어드레스천이 검출부와; 상기 복수의 어드레스 천이 검출부로부터의 제어신호들을 논리연산하여 출력하는 제 1 논리부와; 상기 제 1 논리부로부터의 신호의 디스에이블 시점에 동기되어 상기 어드레스 래치 신호를 출력하는 래치신호출력부를 포함하여 구성되는 어드레스 디코딩 회로를 제공한다.
본 발명에서, 상기 복수의 어드레스 천이 검출부의 각각은 상기 복수의 내부 어드레스 신호 중 어느 하나를 입력받아, 상기 입력받은 내부 어드레스 신호의 레벨천이를 검출하여 소정의 인에이블 구간을 갖는 천이검출 신호를 출력하는 복수의 검출신호 출력부와; 상기 복수의 검출신호 출력부로부터의 신호를 논리연산하여 출력하는 제 2 논리부를 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 검출신호 출력부의 각각은 상기 입력받은 내부 어드레스 신호를 소정시간 지연시켜 출력하는 제 1 지연부와, 상기 입력받은 내부 어드레스 신호와 상기 제 1 지연부로부터의 신호를 논리연산하여 출력하는 제 3 논리부를 포함하는 것이 바람직하다.
본 발명에서, 상기 제 3 논리부는 배타적 논리합(exclusive OR) 연산을 수행하는 것을 특징으로 한다.
본 발명에서, 상기 제 3 논리부는 상기 제 1 지연부로부터의 신호를 반전버퍼링하는 제 1 인버터와, 상기 입력받은 내부 어드레스 신호와 상기 제 1 인버터로부터의 신호를 논리곱연산하여 출력하는 제 4 논리부와, 상기 입력받은 내부 어드레스 신호를 반전버퍼링하는 제 2 인버터와, 상기 제 1 지연부로부터의 신호와 상기 제 2 인버터로부터의 신호를 논리곱연산하여 출력하는 제 5 논리부와, 상기 제 4 논리부와 제 5 논리부로부터의 신호를 논리합연산하여 출력하는 제 6 논리부를 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 제 2 논리부는 상기 복수의 검출신호 출력부로부터의 신호를 논리합연산하여 출력하는 것이 바람직하다.
본 발명에서, 상기 제 1 논리부는 논리합 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 래치신호 출력부는 상기 제 1 논리부로부터의 신호를 소정시간 지연시켜 출력하는 제 2 지연부와, 상기 제 2 지연부로부터의 신호를 버퍼링하여 출력하는 버퍼와, 제 1 논리부로부터의 신호와 상기 버퍼로부터의 신호를 논리연산하여 출력하는 제 7 논리부를 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 버퍼는 반전버퍼링을 수행하는 인버터인 것이 바람직하다.
본 발명에서, 상기 제 7 논리부는 부정논리합 연산을 수행하는 것을 특징으로 한다.
본 발명에서, 상기 내부 어드레스신호는 컬럼 어드레스 신호인 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 5는 본 발명에 의한 일실시예에 따른 반도체 장치의 컬럼 어드레스 경로(path)를, 도 6은 본 발명에 의한 일실시예에 따른 어드레스 래치신호 생성회로의 구성을, 도 7은 상기 어드레스 래치신호 생성회로에 사용되는 어드레스천이 검출부의 구성을 도시한 것으로서, 이를 참조하여 본 발명을 설명하면 다음과 같다.
도시된 바와 같이, 본 발명에 따른 어드레스 래치신호 생성회로는 프리디코 더(505)에 의하여 프리디코딩된 복수의 내부 컬럼 어드레스 신호(AY0H<0:7>, AY3H<0:7>, AY6H<0:3>)를 입력받아, 상기 내부 컬럼 어드레스 신호 (AY0H<0:7>, AY3H<0:7>, AY6H<0:3>)의 레벨천이를 검출하여 소정의 인에이블 구간을 갖는 제어신호(ATD0, ATD3, ATD6)를 출력하는 복수의 어드레스천이 검출부(601~603)와; 상기 복수의 어드레스 천이 검출부(601~603)로부터의 제어신호(ATD0, ATD3, ATD6)들을 논리합연산하여 출력하는 제 1 논리부(604)와; 제 1 논리부(604)로부터의 신호(YAE)의 디스에이블 시점에 동기되어 상기 어드레스 래치 신호(YAEDI)를 출력하는 래치신호출력부(605)를 포함하여 구성된다.
그리고, 본 발명에 따른 어드레스 디코딩 회로는 프리디코더(505)에 의하여 프리디코딩된 복수의 내부컬럼 어드레스신호(AY0H<0:7>, AY3H<0:7>, AY6H<0:3>)를 래치시키기 위한 어드레스 래치 신호(YAEDI)를 생성하는 어드레스 래치신호 생성회로(510)와; 어드레스 래치신호(YAEDI)에 동기되어 복수의 내부 컬럼 어드레스 신호(AY0H<0:7>, AY3H<0:7>, AY6H<0:3>)를 래치시켜 출력하는 Y-어드레스 래치부(506)와; Y-어드레스 래치부(506)에 의해 래치된 내부 컬럼 어드레스 신호(AY0I<0:7>, AY3I<0:7>, AY6I<0:3>)를 디코딩하여 컬럼선택 신호(YS<0>~YS<255>)를 출력하는 최종 디코더(507)를 포함하여 구성된다.
상기에서, 상기 복수의 어드레스천이 검출부(601~603)의 각각은 상기 복수의 내부 컬럼 어드레스 신호(AYxH<0:7>) 중 어느 하나를 입력받아, 상기 내부 컬럼 어드레스 신호의 레벨천이를 검출하여 소정의 인에이블 구간을 갖는 천이검출 신호(O<x>)를 출력하는 복수의 검출신호 출력부(701~708)와; 상기 복수의 검출신호 출 력부(701~708)로부터의 신호(O<0> ~ O<7>)를 논리합연산하여 출력하는 제 2 논리부(709)를 포함하여 구성된다. 여기서, 상기 검출신호 출력부(701~708)의 각각은 내부 어드레스 신호를 소정시간 지연시켜 출력하는 지연부(701)와, 내부 어드레스 신호와 지연부(701)로부터의 신호를 배타적논리합연산하여 출력하는 제 3 논리부(710)를 포함한다.
그리고, 상기 래치신호 출력부(605)는 제 1 논리부(604)로부터의 신호를 소정시간 지연시켜 출력하는 지연부(606)와, 지연부(606)로부터의 신호를 반전버퍼링하여 출력하는 인버터(IV62)와, 제 1 논리부(604)로부터의 신호와 인버터(IV62)로부터의 신호를 부정논리합 연산하여 출력하는 노어게이트(NR62)를 포함하여 구성된다.
이와 같이 구성된 본 실시예에 따른 어드레스 래치신호 생성회로와 어드레스 디코딩회로의 동작을 도 5 내지 도 9를 참조하여 구체적으로 설명한다.
도 5에 도시된 바와 같이, 외부로부터 입력된 외부 어드레스신호(A0~A7)는 정전방지부(ESD, 501)를 통과하여 어드레스 버퍼(502)에 입력된다. 어드레스 버퍼(502)는 기준전압(VREF)과 비교하는 동작을 통하여 상기 외부어드레스 신호를 디지털 신호(ADDIND<0:7>)로 변환시켜 출력하다. 그리고, 래치부(503)는 내부클럭 생성회로(미도시)로부터 공급되는 소정의 내부클럭(ICLK1A)에 동기하여 상기 디지털 신호(ADDIND<0:7>)를 래치시켜서 출력한다.
이어서, Y-어드레스 카운터(504)는 상기 래치부(503)에 의하여 래치되어 출 력되는 신호(TLA<0:7>)를 입력받고, 버스트 라이트(burst write) 또는 버스트 리드(burst read) 등의 버스트 동작시 내부 컬럼 어드레스(CAH<0:7>)를 생성한다. 이 때, Y-어드레스 카운터(504)는 Y-클럭 생성부(509)로부터 출력되는 Y-클럭(YCLK1, YCLK2, YCLK2F)에 동기되어 내부 컬럼 어드레스를 생성하게 된다. 상기에서, YCLCK1은 시드 어드레스(seed address)를 제어하고, YCLK2는 버스트 어드레스(burst address)를 제어하며, YCLK2F는 풀페이지 어드레스(fullpage address)를 제어한다.
다음으로, 프리디코더(505)는 상기 내부 컬럼 어드레스(CAH<0:7>)를 1차 디코딩함으로써, 프리디코딩된 내부컬럼 어드레스 신호(AY0H<0:7>, AY3H<0:7>, AY6H<0:3>)를 출력한다. 이 때, 상기 신호(AY0H<0:7>)는 상기 내부컬럼 어드레스 중 CAH<0>~CAH<2>를 프리디코딩하여 생성된 신호이고, 상기 신호(AY3H<0:7>)는 상기 내부컬럼 어드레스 중 CAH<3>~CAH<5>를 프리디코딩하여 생성된 신호이며, 상기 신호(AY6H<0:3>)는 상기 내부컬럼 어드레스 중 CAH<6>~CAH<7>를 프리디코딩하여 생성된 신호이다.
다음으로, Y-어드레스 래치부(506)는 상기 프리디코딩된 내부 컬럼 어드레스 신호(AY0H<0:7>, AY3H<0:7>, AY6H<0:3>)를 소정 어드레스 래치신호(YAEDI)에 의하여 래치시킴으로써, 신호(AY0I<0:7>, AY3I<0:7>, AY6I<0:3>)를 출력한다. 마지막으로, 최종 디코더(507)는 상기 래치된 내부컬럼 어드레스 신호(AY0I<0:7>, AY3I<0:7>, AY6I<0:3>)를 2차 디코딩하여 컬럼 선택을 위한 컬럼 선택신호(YS<0>~YS<255>)를 출력한다.
이 때, Y-어드레스 래치부(506)는 상기 프리디코딩된 내부 컬럼 어드레스 신호(AY0H<0:7>, AY3H<0:7>, AY6H<0:3>)를 래치시킴에 있어 어드레스 래치신호(YAEDI)에 동기되어 동작을 수행하는데, 이 래치신호(YAEDI)는 어드레스 래치신호 생성회로(510)에 의하여 생성되어 출력되는 신호로서, 그 생성과정을 도 6을 참조하여 구체적으로 설명한다.
도 6은 어드레스 래치신호 생성회로(510)의 구성을 도시한 것으로서, 도시된 바와 같이, 어드레스 래치신호 생성회로(510)는 프리디코더(505)로부터 출력되는 프리디코딩된 내부 컬럼 어드레스 신호(AY0H<0:7>, AY3H<0:7>, AY6H<0:3>)를 이용하여 어드레스 래치신호(YAEDI)를 생성한다. 이를 자세히 살펴 보면, 먼저 내부 컬럼 어드레스 신호(AY0H<0:7>, AY3H<0:7>, AY6H<0:3>)는 제 1 어드레스 천이검출부(601), 제 2 어드레스 천이검출부(602), 제 3 어드레스 천이검출부(603)에 각각 입력된다.
도 7을 참조하여 제 1 어드레스 천이검출부(601)의 동작을 먼저 살펴 보면, 제 1 어드레스 천이검출부(601)는 상기 내부컬럼 어드레스 신호(AY0H<0> ~ AY0H<7>)의 레벨천이를 검출하여 소정의 인에이블 구간을 갖는 제어신호(ATD0)를 출력한다. 즉, 제 1 어드레스 천이검출부(601)는 내부 컬럼 어드레스 신호(AY0H<0>~AY0H<7>)를 제 1 내지 제 8 검출신호 출력부(701~708)로 각각 인가받는다. 여기서, 제 1 내지 제 8 검출신호 출력부(701~708)는 그 구조가 동일하므로, 제 1 검출신호 출력부(701)의 동작을 살펴 봄으로써, 제 2 내지 제 8 검출신호 출력부(702~708)의 동작도 함께 알 수 있다.
제 1 검출신호 출력부(701)에 입력된 내부컬럼 어드레스 신호(AY0H<0>)는 지연부(710)에 의하여 소정 지연시간 동안 지연된 후 출력된다. 그리고, 제 3 논리부(711)는 내부컬럼 어드레스 신호(AY0H<0>) 및 지연부(710)에 의하여 지연된 신호를 배타적 논리합 연산하여 출력한다. 일반적으로, 배타적 논리합 연산은 두 입력신호 중 어느 하나만 하이레벨이 될 때 하이레벨의 신호를 출력하는 것을 말한다. 따라서, 내부컬럼 어드레스 신호(AY0H<0>)가 하이레벨 또는 로우레벨의 상태를 계속 유지하고 있는 동안에는 제 3 논리부(711)로는 모두 하이레벨의 신호만 입력되거나 모두 로우레벨의 신호만 입력되므로, 제 3 논리부(711)로부터 출력되는 신호(O<0>)는 로우레벨이 된다.
그러나, 내부컬럼 어드레스 신호(AY0H<0>)가 하이레벨에서 로우레벨 또는 로우레벨에서 하이레벨로 천이되는 때에는, 지연부(710)로부터 출력되는 신호는 상기 지연시간동안에는 이전의 레벨을 계속 유지하므로, 제 3 논리부(711)로 입력되는 두 신호의 레벨은 각각 달라지게 된다. 따라서, 상기 지연시간 동안에는 제 3 논리부(711)로부터 출력되는 신호(O<0>)는 하이레벨로 천이되며, 이후 상기 지연시간이 경과하면 다시 로우레벨로 천이된다. 결국, 제 3 논리부(711)로부터 출력되는 신호(O<0>)는 내부컬럼 어드레스 신호(AY0H<0>)의 레벨천이에 동기되어 소정 시간 동안 하이레벨로 인에이블되는 신호가 된다. 그리고, 이와 마찬가지로, 제 2 내지 제 8 검출신호출력부(702~708)로부터 출력되는 신호(O<1> ~ O<7>)는 각각 내부컬럼 어드레스 신호(AY0H<1> ~ AY0H<7>)의 레벨천이에 동기되어 소정시간 동안 하이레벨로 인에이블되는 신호가 된다.
이어서, 논리합연산을 수행하는 OR게이트(OR71), OR게이트(OR72) 및 OR게이트(OR73)를 포함하는 제 2 논리부(709)는 상기 신호(O<0> ~ O<7>)를 논리합연산하여 출력하므로, 그 출력신호인 제어신호(ATD0)는 도 8에 도시된 바와 같이 내부 컬럼 어드레스 신호(AY0H<0:7>)가 레벨천이될 때마다 소정 구간 인에이블되는 신호가 된다.
아울러, 제 2 및 제 3 어드레스 천이검출부(602, 603)는 기본적인 구조에 있어 상기 제 1 어드레스 천이검출부(601)와 동일하며, 다만, 제 3 어드레스 천이검출부(603)의 경우에는 인가받는 내부 컬럼 어드레스 신호(AY6H<0:3>)의 개수가 4개이고 그에 따라 검출신호 출력부의 개수가 4개라는 점에서만 차이가 있을 뿐이다. 따라서, 제 2 및 제 3 어드레스 천이검출부(602, 603)는 내부 컬럼 어드레스 신호가 레벨천이되는 것을 검출하여 소정 인에이블 구간을 갖는 제어신호를 출력한다는 점에 있어서는 제 1 어드레스 천이 검출부(601)와 동일하다.
결국, 도 8에 도시된 바와 같이, 제 1 내지 제 3 어드레스 천이검출부(601~603)로부터 출력되는 제어신호(ATD0), 제어신호(ATD3) 및 제어신호(ATD6)는 각각 내부 컬럼 어드레스 신호(AY0H<0:7>, AY3H<0:7>, AY6H<0:3>)가 레벨천이될 때마다 소정 구간 동안 인에이블되는 신호가 된다.
한편, 도 7에 도시된 제 3 논리부(711)는 배타적 논리합 연산을 수행하는 일실시예를 나타낸 것으로서, 본 발명은 이에 한정되는 것은 아니다. 그 동작 원리를 살펴 보면, 내부컬럼 어드레스 신호(AY0H<0>)가 하이레벨 또는 로우레벨의 상태를 계속 유지하고 있는 동안에는 낸드게이트(ND71)와 낸드게이트(ND72)의 출력은 하이 레벨이되고, 이에 따라 노어게이트(NR71)의 출력은 하이레벨이 되므로, 인버터(IV75)로부터의 출력인 신호(O<0>)는 로우레벨이 된다. 반면, 내부컬럼 어드레스 신호(AY0H<0>)가 하이레벨에서 로우레벨 또는 로우레벨에서 하이레벨로 천이되는 때에는, 지연부(701)로부터 출력되는 신호는 상기 지연시간 동안에는 이전의 레벨을 계속유지한다. 따라서, 낸드게이트(ND71)와 낸드게이트(ND72) 중 어느 하나의 출력은 하이레벨, 다른 하나는 로우레벨이되고, 이에 따라 노어게이트(NR71)의 출력은 로우레벨이 되므로, 인버터(IV75)로부터의 출력인 신호(O<0>)는 하이레벨이 된다.
다음으로 도 6으로 돌아가 본 실시예의 동작을 계속 설명한다. 상기에서, 내부 컬럼 어드레스 신호(AY0H<0:7>, AY3H<0:7>, AY6H<0:3>)의 레벨천이에 동기되어 생성된 제어신호(ATD0), 제어신호(ATD3) 및 제어신호(ATD6)는 논리합 연산을 수행하는 제 1 논리부(604)에 입력된다. 따라서, 제 1 논리부(604)로부터의 신호(YAE)는, 도 8에 도시된 바와 같이, 제어신호(ATD0)의 인에이블 구간과, 제어신호(ATD3)의 인에이블 구간 및 제어신호(ATD6)의 인에이블 구간을 모두 포함하는 인에이블 구간을 갖는 신호가 된다.
이어서, 도 6에 도시된 바와 같이, 래치신호 출력부(605)는 신호(YAE)를 인가받아, 신호(YAE)가 디스에이블되는 시점에 동기되어 인에이블되는 어드레스 래치신호(YAEDI)를 출력한다. 이를 자세히 살펴 보면, 먼저 신호(YAE)가 로우레벨인 상태인 경우 노어게이트(NR62)는 인버터(IV62)로부터 하이레벨의 신호를 입력받아 로우레벨의 신호를 출력하므로, 어드레스 래치신호(YAEDI)는 로우레벨의 상태에 있 다. 이어서, 신호(YAE)가 로우레벨에서 하이레벨로 천이되면, 노어게이트(NR62)는 하이레벨의 신호를 한 쪽 입력단으로 입력받아 로우레벨의 신호를 출력하므로, 어드레스 래치신호(YAEDI)는 로우레벨의 상태를 계속 유지한다.
그리고, 이후 신호(YAE)가 하이레벨에서 로우레벨로 천이되면, 이 때에는 노어게이트(NR62)는 한쪽 입력단으로는 로우레벨의 신호를 직접 입력받는다. 그러나, 인버터(IV62)는 지연부(606)에 의한 지연시간이 경과하기 전에는 아직 이전 레벨의 신호인 하이레벨의 신호를 계속 인가받으므로, 노어게이트(NR62)는 다른 한쪽 입력단으로는 인버터(IV62)로부터 로우레벨의 신호를 인가받는다. 따라서, 상기 지연시간이 경과하기 전까지는 노어게이트(NR62)는 하이레벨의 신호를 출력하므로, 어드레스 래치신호(YAEDI)는 하이레벨의 상태가 된다. 다음으로, 상기 지연시간이 경과하면, 인버터(IV62)는 로우레벨의 신호를 인가받고, 노어게이트(NR62)는 인버터(IV62)로부터 하이레벨의 신호를 인가받아 로우레벨의 신호를 출력하므로, 어드레스 래치신호(YAEDI)는 로우레벨로 천이된다.
따라서, 정리하면, 래치신호 출력부(605)로부터 출력되는 어드레스 래치신호(YAEDI)는 신호(YAE)가 로우레벨로 디스에이블되는 시점에 동기하여 하이레벨로 인에이블되며, 상기 지연부(606)에 의한 지연시간 동안 상기 하이레벨을 유지한 후 로우레벨로 디스에이블된다.
그리고, Y-어드레스 래치부(506)는 상기 프리디코딩된 내부 컬럼 어드레스 신호(AY0H<0:7>, AY3H<0:7>, AY6H<0:3>)를 상기 어드레스 래치신호(YAEDI)에 의하여 래치시킴으로써, 신호(AY0I<0:7>, AY3I<0:7>, AY6I<0:3>)를 출력한다. 여기서, 본 발명에 의한 어드레스 래치신호 생성회로에서는, 내부 컬럼 어드레스 신호(AY0H<0:7>, AY3H<0:7>, AY6H<0:3>)가 레벨천이되는 시점과 충분한 타이밍 마진을 가지고 상기 어드레스 래치신호(YAEDI)가 인에이블됨으로 인해, 종래와는 달리 타이밍 마진 부족으로 인한 스큐(skew)나 글리치가 발생하지 않는다.
즉, 본 발명에서는, 도 8에서 볼 수 있는 바와 같이, 내부 컬럼 어드레스 신호(AY0H<0:7>, AY3H<0:7>, AY6H<0:3>)가 레벨천이되는 시점에 동기되어 생성되는 검출신호인 제어신호(ATD0), 제어신호(ATD3) 및 제어신호(ATD6)가 모두 디스에이블된 후, 본 발명에 따른 어드레스 래치신호(YAEDI)가 인이에블된다. 따라서, 본 발명에 따르면, 어드레스 래치신호(YAEDI)는 내부 컬럼 어드레스 신호(AY0H<0:7>, AY3H<0:7>, AY6H<0:3>)가 레벨천이된 이후에만 생성되고, Y-어드레스 래치부(506)는 이러한 어드레스 래치신호(YAEDI)를 이용하여 내부 컬럼 어드레스 신호(AY0H<0:7>, AY3H<0:7>, AY6H<0:3>)를 래치시켜 출력하므로, 종래에서와 같은 타이밍 마진 문제는 발생하지 않는다. 도 9는 본 발명에 의한 어드레스 레치신호에 의해 래치된 내부 컬럼 어드레스 신호의 파형을 도시한 것으로서, 도시된 바와 같이, 신호(AYxH<0:n>)에 글리치가 발생했을 때 신호(YAEDI)가 상기 글리치 발생 후 충분히 뒤에 인에이블됨으로써, 신호(AYxI<0:n>)에는 글리치가 제거됨을 알 수 있다.
이와 같이, 본 발명에 따르면, 프리디코딩된 내부 컬럼 어드레스 신호의 레벨 천이시점과 소정의 시간마진을 가지는 어드레스 레치신호를 사용함으로써, 내부 컬럼 어드레스 신호의 레벨천이 구간과 어드레스 레치신호 간의 타이밍 마진 부족으로 인해 스큐(skew)나 글리치가 발생하여 입출력 관련 오동작이 발생하는 것을 방지할 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면, 프리디코딩된 내부 컬럼 어드레스 신호를 래치시키기 위한 어드레스 레치신호를 생성함에 있어, 상기 내부 컬럼 어드레스 신호의 레벨 천이여부를 검출하여 상기 레벨 천이시점과 소정 시간마진을 가지는 어드레스 레치신호를 생성함으로써, 내부 컬럼 어드레스 신호의 레벨천이 구간과 어드레스 레치신호 간의 타이밍 마진 부족으로 인해 스큐(skew)나 글리치가 발생하여 입출력 관련 오동작이 발생하는 것을 방지할 수 있다.

Claims (22)

  1. 프리디코딩된 내부 어드레스신호를 래치시키기 위한 어드레스 래치 신호를 생성하는 어드레스 래치신호 생성회로에 있어서,
    프리디코더에 의하여 프리디코딩된 복수의 내부 어드레스 신호를 입력받아, 상기 내부 어드레스 신호의 레벨천이를 검출하여 소정의 인에이블 구간을 갖는 제어신호를 출력하는 복수의 어드레스 천이 검출부와;
    상기 복수의 어드레스 천이 검출부로부터의 제어신호들을 논리연산하여 출력하는 제 1 논리부와;
    상기 제 1 논리부로부터의 신호의 디스에이블 시점에 동기되어 상기 어드레스 래치 신호를 출력하는 래치신호 출력부를 포함하여 구성되는 어드레스 래치신호 생성회로.
  2. 제 1 항에 있어서,
    상기 복수의 어드레스 천이 검출부의 각각은
    상기 복수의 내부 어드레스 신호 중 어느 하나를 입력받아, 상기 입력받은 내부 어드레스 신호의 레벨천이를 검출하여 소정의 인에이블 구간을 갖는 천이검출 신호를 출력하는 복수의 검출신호 출력부와;
    상기 복수의 검출신호 출력부로부터의 신호를 논리연산하여 출력하는 제 2 논리부를 포함하여 구성되는 어스레스 래치신호 생성회로.
  3. 제 2항에 있어서,
    상기 검출신호 출력부의 각각은
    상기 입력받은 내부 어드레스 신호를 소정시간 지연시켜 출력하는 제 1 지연부와,
    상기 입력받은 내부 어드레스 신호와 상기 제 1 지연부로부터의 신호를 논리연산하여 출력하는 제 3 논리부를 포함하는 어드레스 래치신호 생성회로.
  4. 제 3항에 있어서,
    상기 제 3 논리부는 배타적 논리합(exclusive OR) 연산을 수행하는 것을 특징으로 하는 어드레스 래치신호 생성회로.
  5. 제 4항에 있어서,
    상기 제 3 논리부는
    상기 제 1 지연부로부터의 신호를 반전버퍼링하는 제 1 인버터와,
    상기 입력받은 내부 어드레스 신호와 상기 제 1 인버터로부터의 신호를 논리 곱연산하여 출력하는 제 4 논리부와,
    상기 입력받은 내부 어드레스 신호를 반전버퍼링하는 제 2 인버터와,
    상기 제 1 지연부로부터의 신호와 상기 제 2 인버터로부터의 신호를 논리곱연산하여 출력하는 제 5 논리부와,
    상기 제 4 논리부와 제 5 논리부로부터의 신호를 논리합연산하여 출력하는 제 6 논리부를 포함하여 구성되는 어드레스 래치신호 생성회로.
  6. 제 2항에 있어서,
    상기 제 2 논리부는 상기 복수의 검출신호 출력부로부터의 신호를 논리합연산하여 출력하는 어스레스 래치신호 생성회로.
  7. 제 1 항에 있어서,
    상기 제 1 논리부는 논리합 연산을 수행하는 어드레스 래치신호 생성회로.
  8. 제 1 항에 있어서,
    상기 래치신호 출력부는
    상기 제 1 논리부로부터의 신호를 소정시간 지연시켜 출력하는 제 2 지연부 와,
    상기 제 2 지연부로부터의 신호를 버퍼링하여 출력하는 버퍼와,
    제 1 논리부로부터의 신호와 상기 버퍼로부터의 신호를 논리연산하여 출력하는 제 7 논리부를 포함하여 구성되는 어드레스 래치신호 생성회로.
  9. 제 8항에 있어서,
    상기 버퍼는 반전버퍼링을 수행하는 인버터인 어드레스 래치신호 생성회로.
  10. 제 8항에 있어서,
    상기 제 7 논리부는 부정논리합 연산을 수행하는 것을 특징으로 하는 어드레스 래치신호 생성회로.
  11. 제 1항에 있어서,
    상기 내부 어드레스신호는 컬럼 어드레스 신호인 어드레스 래치신호 생성회로.
  12. 프리디코더에 의하여 프리디코딩된 복수의 내부 어드레스신호를 래치시키기 위한 어드레스 래치 신호를 생성하는 어드레스 래치신호 생성회로와;
    상기 어드레스 래치신호에 동기되어 상기 프리디코딩된 복수의 내부 어드레스 신호를 래치시켜 출력하는 어드레스 래치부와;
    상기 어드레스 래치부에 의해 래치된 내부 어드레스 신호를 디코딩하여 컬럼선택 신호를 출력하는 최종 디코더를 포함하여 구성되되,
    상기 어드레스 래치신호 생성회로는
    상기 프리디코더에 의하여 프리디코딩된 복수의 내부 어드레스 신호를 입력받아, 상기 내부 어드레스 신호의 레벨천이를 검출하여 소정의 인에이블 구간을 갖는 제어신호를 출력하는 복수의 어드레스천이 검출부와;
    상기 복수의 어드레스 천이 검출부로부터의 제어신호들을 논리연산하여 출력하는 제 1 논리부와;
    상기 제 1 논리부로부터의 신호의 디스에이블 시점에 동기되어 상기 어드레스 래치 신호를 출력하는 래치신호출력부를 포함하여 구성되는 어드레스 디코딩 회로.
  13. 제 12 항에 있어서,
    상기 복수의 어드레스천이 검출부의 각각은
    상기 복수의 내부어드레스 신호 중 어느 하나를 입력받아, 상기 입력받은 내 부 어드레스 신호의 레벨천이를 검출하여 소정의 인에이블 구간을 갖는 천이검출 신호를 출력하는 복수의 검출신호 출력부와;
    상기 복수의 검출신호 출력부로부터의 신호를 논리연산하여 출력하는 제 2 논리부를 포함하여 구성되는 어드레스 디코딩 회로.
  14. 제 13항에 있어서,
    상기 검출신호 출력부의 각각은
    상기 입력받은 내부 어드레스 신호를 소정시간 지연시켜 출력하는 제 1 지연부와,
    상기 입력받은 내부 어드레스 신호와 상기 제 1 지연부로부터의 신호를 논리연산하여 출력하는 제 3 논리부를 포함하는 어드레스 디코딩 회로.
  15. 제 14항에 있어서,
    상기 제 3 논리부는 배타적 논리합(exclusive OR) 연산을 수행하는 것을 특징으로 하는 어드레스 디코딩 회로.
  16. 제 15항에 있어서,
    상기 제 3 논리부는
    상기 제 1 지연부로부터의 신호를 반전버퍼링하는 제 1 인버터와,
    상기 입력받은 내부 어드레스 신호와 상기 제 1 인버터로부터의 신호를 논리곱연산하여 출력하는 제 4 논리부와,
    상기 입력받은 내부 어드레스 신호를 반전버퍼링하는 제 2 인버터와,
    상기 제 1 지연부로부터의 신호와 상기 제 2 인버터로부터의 신호를 논리곱연산하여 출력하는 제 5 논리부와,
    상기 제 4 논리부와 제 5 논리부로부터의 신호를 논리합연산하여 출력하는 제 6 논리부를 포함하여 구성되는 어드레스 디코딩 회로.
  17. 제 13항에 있어서,
    상기 제 2 논리부는 상기 복수의 검출신호 출력부로부터의 신호를 논리합연산하여 출력하는 어드레스 디코딩 회로.
  18. 제 12 항에 있어서,
    상기 제 1 논리부는 논리합 연산을 수행하는 어드레스 디코딩 회로.
  19. 제 12 항에 있어서,
    상기 래치신호 출력부는
    상기 제 1 논리부로부터의 신호를 소정시간 지연시켜 출력하는 제 2 지연부와,
    상기 제 2 지연부로부터의 신호를 버퍼링하여 출력하는 버퍼와,
    제 1 논리부로부터의 신호와 상기 버퍼로부터의 신호를 논리연산하여 출력하는 제 7 논리부를 포함하여 구성되는 어드레스 디코딩 회로.
  20. 제 19항에 있어서,
    상기 버퍼는 반전버퍼링을 수행하는 인버터인 어드레스 디코딩 회로.
  21. 제 19항에 있어서,
    상기 제 7 논리부는 부정논리합 연산을 수행하는 것을 특징으로 하는 어드레스 디코딩 회로.
  22. 제 12항에 있어서,
    상기 내부 어드레스신호는 컬럼 어드레스 신호인 어드레스 디코딩 회로.
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