TWI473114B

TWI473114B - 偵測位址轉變之電路與方法

Info

Publication number: TWI473114B
Application number: TW101109371A
Authority: TW
Inventors: Yung Feng Lin; Taifeng Chen
Original assignee: Macronix Int Co Ltd
Priority date: 2012-03-19
Filing date: 2012-03-19
Publication date: 2015-02-11
Also published as: TW201340116A

Description

偵測位址轉變之電路與方法

本發明係關於數位電路，更具體的是關於位址轉變偵測(ATD)電路。

使用於具有任何數目位址的位址匯流排之位址轉變偵測(ATD)電路已揭露於標題為"address Transition Detection Circuit for a Semiconductor Memory Capable of Detecting Narrowly Spaced Address Change"的美國專利第5875152號，其於1999年2月23日公告。此專利中揭露一具有位址轉變偵測(ATD)電路的電路，此位址轉變偵測(ATD)電路偵測每一次的位址轉變且提供一位址轉變偵測(ATD)電路適合用於具有非常大數目位址之位址匯流排的記憶體中。如第1圖中所示，此習知技術中的一邊緣偵測單元100包含最小延遲單元106及一比較器108。最小延遲單元106輸出延遲的輸入位址信號(AI)至此比較器108。比較器108藉由回應其輸入之原本的輸入位址信號(AI)與延遲的輸入位址信號(AI)兩者來偵測位址轉變。在習知技術中，複數個位址中的每一個位址均需要最小延遲單元106。因此，此電路中的所有最小延遲單元106需要佔用較大的晶片面積。

因此需要一種新的位址轉變偵測(ATD)電路，其不需要習知技術中在每一個位址均需要使用最小延遲單元106以節省此積體電路的晶片佈局面積。

本發明係揭露一種偵測在包含許多單一位址信號線之位址匯流排中之一個或一組位址信號轉變的電路。在偵測許多條位址信號線之位址匯流排中的一個位址信號轉變，使用一個位址轉變偵測(ATD)電路。此位址轉變或是其他信號轉變之偵測可以用來觸發一記憶電路中例如是讀取操作流程。此處所描述之新的位址轉變偵測(ATD)電路可以在積體電路中僅使用較小的佈局面積。

本發明揭露一種適合用於偵測於一記憶裝置中複數條位址信號線上位址轉變的信號偵測電路。此電路也可以用來偵測例如是晶粒選擇控制信號或晶粒致能控制信號等其他信號的轉變。

第2圖顯示本發明實施例之方塊示意圖。此方塊圖包含複數個第一電路10與複數條位址信號線對應，及一位址轉換偵測信號(ATD)產生器20(第二電路)。每一個第一電路10包括一比較器16其比較位址輸入12的一輸入位址與儲存元件14中的儲存位址。此位址輸入12包含一對應位址信號線的信號線，其例如是與積體電路輸入接腳連接的一信號線或是與一積體電路中的位址產生器連接的線。舉例而言，一個32接腳封裝之記憶體晶片具有19個位址接腳A0~A18，8個輸入/輸出資料接腳Q0~Q7、1個晶片致能接腳CE、1個寫入致能接腳WE及1個輸出致能接腳OE。根據本發明，19個位址接腳A0~A18中的每一個具有各自分別的第一電路10。假如當晶片致能接腳CE與輸出致能接腳OE被有效而寫入致能接腳WE未被有效時，輸入/輸出資料接腳Q0~Q7會顯示一組由此19個位址接腳指定之儲存於一位址中的8位元資料。假如當晶片致能接腳CE與寫入致能接腳WE被有效而輸出致能接腳OE未被有效時，於輸入/輸出資料接腳Q0~Q7中的資料值會儲存於由此19個位址接腳指定之一位址中。此記憶體晶片可以與一微控制器耦接，其控制此記憶體晶片例如讀取、寫入、抹除、待機等操作。

每一個第一電路10也包括一儲存元件14，其儲存自位址輸入12所輸入位址作為儲存在儲存元件14中的儲存位址。當此位址輸入12上發生自前一輸入位址轉變至一新的輸入位址時，儲存在儲存元件14中的先前輸入位址會暫時與此新的輸入位址不同。當儲存元件14將其中的位址更新為位址輸入12上新的輸入位址後，儲存在儲存元件14中的儲存位址就會與此位址輸入12上新的輸入位址一致。所有第一電路10的比較結果可以被整合以經由以下所描述之或閘網路產生一ATDUB信號(改變信號)。

此ATD信號產生器20產生一ATD信號回授給每一個第一電路10。此ATD信號控制第一電路10中儲存元件14的更新。在此處所描述的範例中，當一個由比較器16所偵測到的位址轉變發生時，ATDUB信號觸發此ATD信號產生器20產生一ATD信號且開始一ATD脈衝(偵測脈衝)。當所有的第一電路10皆更新後，此ATDUB信號觸發此ATD信號產生器20重置ATD信號且終止此ATD脈衝。此產生之ATD脈衝因此可以用來觸發內部讀取流程或是執行其他的功能。

第3圖顯示根據本發明一具有自動回授迴路之位址轉換電路的示意圖，其具有複數個位址信號線A₀ 、A₁ 、...、A_n 。此電路包含此複數個第一電路10、ATD信號產生器20(第二電路)、及與第一電路10和ATD信號產生器20兩者耦接的ATDUB信號。每一個第一電路10包括一第一輸入、一第二輸入及一輸出。此ATD信號產生器20具有一輸入及一輸出。每一個第一電路10的第一輸入與複數個位址信號線A₀ 、A₁ 、...、A_n 個別的位址信號線連接。ATDUB信號與每一個第一電路10的輸出及ATD信號產生器20的輸入連接。ATD信號產生器20的輸出與ATD信號連接。於操作時，每一個位址緩衝器比較輸入位址與儲存位址。ATDUB信號將所有第一電路10的比較結果結合以提供給ATD信號產生器20的輸入。此ATD信號產生器20則響應輸入之資訊而產生ATD信號。此ATD信號而後回授至每一個第一電路10的第二輸入。

第4A圖顯示本發明第一實施例之第一電路10。此第一電路10包括一第一輸入I1、一第二輸入I2、一第三輸入I3、一第一輸出O1及一第二輸出O2。第一電路10的第一輸入I1與第3圖中複數個位址信號線A₀ 、A₁ 、...、A_n 個別的位址信號線連接。第一電路10的第二輸入I2與ATD信號連接。第一電路10的第三輸入I3與致能信號EN耦接其可以與此記憶裝置內部或外埠的來源耦接以將此ATD電路致能或失能，例如可以用於節能的目的。如第4A圖所示，EN是高準位有效。替代地，EN可以是低準位有效。第一電路10的第一輸出O1與ATDUB信號耦接。第一電路10的第二輸出O2則與INTA信號耦接。

第一電路10之每一位址信號線包含一緩衝器130、一儲存元件110及一比較器120。此緩衝器130包含一反及閘132具有電晶體-電晶體邏輯TTL信號準位輸入及三個連續串接的反向器134、136、138。此反及閘132具有一第一輸入、一第二輸入及一輸出。每一個反向器具有一輸入及一輸出。一般而言，一個或以上的反向器或緩衝器可以與反及閘132的輸出連接。替代地，可以使用例如是具有互補金氧半(CMOS)信號準位輸入之信號準位轉換邏輯閘，其具有其他邏輯功能(例如或)或輸入數目(例如三個輸入)的反及閘，而不是具有兩個電晶體-電晶體邏輯TTL信號準位輸入的反及閘。此反及閘132的第一輸入與第一電路10的第一輸入I1連接。此反及閘132的第二輸入與第一電路10的第三輸入I3連接。此反及閘132的輸出與反向器134的輸入連接。此反向器134的輸出與反向器136的輸入連接。此反向器136的輸出與反向器138的輸入連接。此反向器138的輸出與第一電路10的第二輸出O2連接。在操作上，此緩衝器130包含一第一輸入與此反及閘132的第一輸入耦接、一第二輸入與此反及閘132的第二輸入耦接、一第一輸出與AD信號(輸入位址)耦接及一第二輸出與反向器138的輸出耦接。當此電路致能時，於輸出O2的INTA信號承載一緩衝器輸入位址信號線。

此儲存元件110具有一輸入、一控制輸入及一輸出。此儲存元件110包含一傳輸閘112及一栓鎖114。此傳輸閘112可以是NMOS電晶體、PMOS電晶體或是NMOS電晶體和PMOS電晶體的組合。每一個NMOS電晶體或PMOS電晶體包括一閘極終端。在上述電晶體的組態下，此傳輸閘112包含一輸入、一NMOS節點、一PMOS節點及一輸出。此傳輸閘112的閘極輸入與NMOS電晶體的閘極終端、或PMOS電晶體的閘極終端或NMOS電晶體和PMOS電晶體的組合之閘極終端連接。在第4A圖所示的實施例中，此傳輸閘112的輸入與反向器138的輸出耦接，以接收緩衝器輸入位址信號INTA。此傳輸閘112中的NMOS電晶體的閘極終端與ATD信號連接，而此傳輸閘112中的PMOS電晶體的閘極終端經由一反向器112b與ATD信號之反向連接。替代地，可以根據ATD信號之極性將此傳輸閘112的NMOS節點、及PMOS節點與ATD信號連接對調。通常而言，ATD信號控制緩衝器輸入位址信號INTA的通過。在目前的實施例中，當ATD信號是高準位時，信號INTA經由傳輸閘112通過至栓鎖114。

此栓鎖114包含一輸入、一輸出及三個反向器114a、114b、114c。此傳輸閘112的輸出與反向器114a的輸入及反向器114b的輸出耦接。反向器114a的輸出與反向器114b、114c的輸入耦接。操作上，栓鎖114的輸入與反向器114a的輸入耦接。驅動的信號INTA經由傳輸閘112導致由反向器114a、114b構成的栓鎖114儲存輸入位址INTA。栓鎖114的輸出與反向器114c的輸出耦接且提供AS信號(儲存位址)。操作上，儲存元件110的控制輸入與傳輸閘112的輸入耦接。儲存元件110的控制輸入與傳輸閘112的閘極輸入耦接。儲存元件110的輸出與栓鎖114的輸出耦接。

此比較器120包含一互斥閘(XOR)122且與下拉NMOS電晶體耦接，如第4A圖所示。此互斥閘122具有一第一輸入、一第二輸入及一輸出。此比較器120具有一第一輸入與互斥閘122的第一輸入耦接、一第二輸入與互斥閘122的第二輸入耦接及一輸出與互斥閘122的輸出耦接。替代地，可以使用反或閘來取代互斥閘。下拉NMOS電晶體124具有一閘極、一汲極終端與一源極終端與地電位連接。此比較器120的第一輸入與來自反向器134輸出的AD信號耦接，此反向器134則與輸入位址信號線耦接，及比較器120的第二輸入與來自儲存元件110的的儲存位址AS信號耦接，而比較器120的輸出與下拉NMOS電晶體124的閘極耦接。操作上，DIFF信號與比較器120的輸出及下拉NMOS電晶體124的閘極耦接。下拉NMOS電晶體124的汲極終端與第一電路10的第一輸出O1及ATDUB信號連接。

此信號轉換偵測電路包括一連線或網路。此連線或網路包括複數個下拉NMOS電晶體124與複數個第一電路10對應及一個上拉PMOS電晶體201。複數個下拉NMOS電晶體124的閘極與對應比較器120的輸出連接。複數個下拉NMOS電晶體124的汲極終端與此連線或網路的輸出及ATDUB信號連接。複數個下拉NMOS電晶體124的源極終端與接地電位連接。如第4B圖所示及以下所描述的，此上拉PMOS電晶體201與ATDUB信號連接。此連線或網路與比較器120的輸出結合構成ATD信號產生器20。

第4B圖顯示本發明第一實施例之ATD信號產生器20。此ATD信號產生器20具有一輸入I與ATDUB信號耦接及一輸出O與ATD信號耦接。此ATD信號產生器20包含一個上拉PMOS電晶體201、一設置/重置栓鎖202、一延遲電路203及一反向器204。上拉PMOS電晶體201具有一閘極與接地電位連接、一汲極終端與ATD信號產生器20的輸入I連接及一源極終端與電壓電位Vcc連接。上拉PMOS電晶體201與下拉NMOS電晶體124相比是較弱的，所以任何一個下拉NMOS電晶體124可以將ATDUB信號下拉至低於設置/重置栓鎖202的觸發點。此設置/重置栓鎖202具有一設置輸入SB與ATD信號產生器20的輸入I連接、一重置輸入RB及一輸出Q與ATD信號產生器20的輸出O連接。此延遲電路203具有一輸入與設置/重置栓鎖202的輸出Q連接及一輸出。反向器204具有一輸入與延遲電路203的輸出連接及一輸出與設置/重置栓鎖202的設置輸入SB連接。

此設置/重置栓鎖202包括一反及閘(NAND)202a及一反及閘(NAND)202b。每一個反及閘具有一第一輸入、一第二輸入及一輸出。這兩個反及閘係交互耦接在一起。反及閘202a的輸出與反及閘202b的第一輸入耦接，而反及閘202b的輸出與反及閘202a的第二輸入耦接。反及閘202a的第一輸入與設置/重置栓鎖202的設置輸入SB連接。反及閘202b的第二輸入與設置/重置栓鎖202的重置輸入RB連接。替代地，此設置/重置栓鎖202可以使用交互耦接的反或閘。

請參閱第4A及4B圖，於操作時，此反及閘132的第二輸入(第4A圖)是在有效或非有效狀態。當此反及閘132的第二輸入是在非有效狀態時，此第一電路10是失能的。當此反及閘132的第二輸入是在有效狀態時，此第一電路10是致能的，且在此第一電路10第一輸入I1之位址信號線上的邏輯準位通過此緩衝器130而送到反向器134的輸出，其驅動此AD信號，然後到反向器138的輸出，其驅動此INTA信號。

傳輸閘112(第4A圖)的開啟或關閉係由ATD信號控制。當此ATD信號是在邏輯高準位或是有效準位時，傳輸閘112開啟，且讓其輸入的邏輯準位通過至其輸出。栓鎖114隨後儲存自傳輸閘112輸出通過的邏輯準位且更新此AS信號作為其輸出。當此ATD信號是在邏輯低準位或是非有效準位時，傳輸閘112關閉，且不讓其輸入的邏輯準位通過至其輸出，因此AS信號的邏輯準位保持不變。

響應其輸入的AD信號及其第二輸入的AS信號，互斥閘122(第4A圖)輸出一指示此兩個輸入是否相同的邏輯準位。假如互斥閘122的兩個輸入之邏輯準位是不相同的，則在互斥閘122輸出的DIFF信號是在邏輯高準位且下拉NMOS電晶體124被開啟。造成之後的ATDUB信號被下拉至邏輯低準位。假如互斥閘122的兩個輸入之邏輯準位是相同的，則DIFF信號是在邏輯低準位且下拉NMOS電晶體124被關閉。

當此複數個第一電路10中的所有DIFF信號是在邏輯低準位，且因此複數個第一電路10中的所有下拉NMOS電晶體124被關閉，ATDUB信號被上拉至邏輯高準位。當此至少一個DIFF信號是在邏輯高準位，ATDUB信號則是邏輯低準位。因此，此複數個第一電路10中的DIFF信號結合用來產生此ATDUB信號。

於操作時，當其設置輸入SB在邏輯低準位時，設置/重置栓鎖202(第4B圖)的輸出Q會轉變至邏輯高準位，而當其設置輸入SB在邏輯高準位時，設置/重置栓鎖202(第4B圖)的輸出Q會轉變至邏輯低準位。當在複數個第一電路10中的一個第一電路10偵測到位址轉變時，ATDUB信號被下拉至低準位且ATD信號轉變至邏輯高準位，且一ATD脈衝會在ATD信號上開始。隨後造成在每一個第一電路10中，傳輸閘112被開啟而更新此AS信號。一旦一個第一電路10中的AS信號被更新，在互斥閘122輸出的DIFF信號會轉變至邏輯低準位且下拉NMOS電晶體124被關閉。只要並不是複數個第一電路10中的每一個AS信號被更新且與其各自的AD信號比較，ATD信號就會保持在邏輯高準位。當複數個第一電路10中的所有AS信號皆被更新且與其各自的AD信號比較，DIFF信號會將複數個第一電路10中的所有下拉NMOS電晶體124關閉。後續造成ATDUB信號就會被ATD信號產生器20中的上拉PMOS電晶體201上拉至邏輯高準位，且ATD信號轉變至邏輯低準位並結束此ATD脈衝。此ATD脈衝可以用來觸發內部讀取流程或是執行其他的功能。

此延遲電路203定義此ATD脈衝的最小脈衝寬度。假如所有儲存位址(儲存在第2圖中的儲存元件14或第4A圖中的AS信號)在最小脈衝寬度前被更新，此ATD脈衝會持續最小脈衝寬度。假如需要超過最小脈衝寬度的時間來更新所有儲存位址，此ATD脈衝會持續超過最小脈衝寬度直到所有儲存位址被更新為止，且因此將ATD脈衝自由延遲電路203定義之最小脈衝寬度延長。

第5圖顯示一與第3、4A、4B圖電路相關的範例波形圖。圖中顯示與一個位址轉變相關五個信號：AD、AS、DIFF、ATDUB和ATD的波形圖。AD信號係來自第4A圖之第一電路10中的緩衝器130。AS信號係來自第一電路10中的儲存元件110。DIFF信號係來自第一電路10中的比較器120。ATDUB信號的來源是第4B圖中的設置/重置栓鎖202的設置輸入SB。ATDUB信號則是自設置/重置栓鎖202的輸出Q產生。第4B圖中的設置/重置栓鎖202的重置輸入RB則是來自第4B圖中所示之具有延遲電路203的反向ATD信號。

第5圖顯示由追蹤相關信號邊緣轉變的順序而理解一個ATD脈衝如何在ATD信號上產生。在時間t0，AD與AS兩者是設定為邏輯低準位且因此DIFF信號是在邏輯低準位以指示兩者並無不同。在時間t1，由上升邊緣302指示AD轉換為邏輯高準位。在時間t2，AD與AS不相同所以互斥閘122輸出的DIFF信號產生上升邊緣304。在時間t3，DIFF信號開啟下拉NMOS電晶體124且隨後將ATDUB信號被下拉其係由下降邊緣306指示。在時間t4，設置/重置栓鎖202由其設置輸入SB設定為邏輯低準位以觸發ATD信號的上升邊緣308。此上升邊緣308開始此ATD脈衝。

為了響應此ATD脈衝，在時間t5，由上升邊緣310指示AS被更新至AD準位。在時間t6，AD與AS兩者皆為邏輯高準位且因此DIFF信號產生下降邊緣312以指示兩者並無不同。在時間t7，DIFF信號關閉下拉NMOS電晶體且隨後將ATDUB信號上拉其係由上升邊緣314指示。此處所顯示之波形是一位址信號線上的信號。當複數個第一電路10中的所有下拉NMOS電晶體被關閉，此ATDUB信號會被上拉。

於由延遲電路203定義之最小脈衝寬度後，ATD信號的上升邊緣308顯示為設置/重置栓鎖202的重置輸入RB之下降邊緣。當重置輸入RB為邏輯低準位及與ATDUB信號耦接之設置輸入SB為邏輯高準位，設置/重置栓鎖202會重置以在時間t8觸發ATD信號的下降邊緣316。此下降邊緣316結束此ATD脈衝。

第6圖顯示根據本發明一實施例之包括一反及閘快閃記憶陣列460的積體電路450的簡化示意圖。在某些實施例中，此陣列460包含多階記憶胞。一列解碼器461與沿著記憶陣列460列方向安排之複數條字元線462耦接。在此範例中，方塊466中的行解碼器經由資料匯流排467與一組頁面緩衝器463耦接。整體位元線464與區域位元線(未示)耦接且沿著記憶陣列460行方向安排。位址自例如此電路中的多重輸入接腳之一輸入482提供給位址緩衝器及位址轉變偵測電路480。此電路480產生ATD信號481，其提供給方塊469中的邏輯以當此循環所有位址轉變完成後啟始每一個讀取、程式化、抹除循環。此外，來自電路480，位址經由匯流排465提供給列解碼器(方塊461)和行解碼器(方塊466)。資料自積體電路上其他電路474(包括例如輸入/輸出埠)經由輸入/輸出線473提供，其他電路可以包含於積體電路內之泛用目的處理器或特殊目的應用電路，或是模組組合以提供由記憶體陣列460所支援的系統單晶片功能。資料經由輸入/輸出線473，提供至積體電路475上的輸入/輸出埠，或提供至積體電路475內部/外部的其他資料終端。

在本實施例中所使用的控制器係使用了命令解碼器及偏壓調整狀態機構469，提供信號以控制偏壓調整供應電壓的產生或經由方塊468中的電壓供應源提供，以進行此處所描述之各種操作。這些操作包括讀取、程式化及響應ATD信號之操作。該控制器可利用特殊目的邏輯電路而應用，如熟習該項技藝者所熟知。在替代實施例中，該控制器包括了通用目的處理器，其可使於同一積體電路，以執行一電腦程式而控制裝置的操作。在又一實施例中，該控制器係由特殊目的邏輯電路與通用目的處理器組合而成。

雖然本發明係已參照實施例來加以描述，然本發明創作並未受限於其詳細描述內容。替換方式及修改樣式係已於先前描述中所建議，且其他替換方式及修改樣式將為熟習此項技藝之人士所思及。特別是，所有具有實質上相同於本發明之構件結合而達成與本發明實質上相同結果者，皆不脫離本發明之精神範疇。因此，所有此等替換方式及修改樣式係意欲落在本發明於隨附申請專利範圍及其均等物所界定的範疇之中。

100．．．邊緣偵測單元

106．．．最小延遲

108．．．比較器

300．．．最大延遲及重置

10．．．第一電路

12．．．位址輸入

14．．．儲存元件

16、120．．．比較器

20．．．位址轉變偵測信號產生器

112．．．傳輸閘

124．．．下拉NMOS電晶體

201．．．上拉PMOS電晶體

202．．．設置/重置栓鎖

203．．．延遲電路

204．．．反向器

470．．．積體電路

460．．．反及閘快閃記憶陣列

461．．．列解碼器

462．．．字元線

463．．．頁面緩衝器

464．．．整體位元線

466．．．行解碼器

704．．．位元線

465．．．匯流排

467．．．資料匯流排

469．．．程式化、抹除與讀取之命令解碼器及狀態機構

468．．．偏壓調整供應電壓

473．．．資料輸入/輸出線

480．．．位址緩衝器及位址轉變偵測電路

481．．．位址轉變偵測信號

482．．．輸入接腳

本發明係由申請專利範圍所界定。這些和其它目的，特徵，和實施例，會在下列實施方式的章節中搭配圖式被描述，其中：

第1圖顯示習知技術之位址轉變偵測(ATD)電路。

第2圖顯示本發明實施例之方塊示意圖。

第3圖顯示根據本發明一具有自動回授迴路之位址轉換電路的示意圖。

4A圖顯示第2圖中本發明第一實施例之第一電路10的詳細電路圖，其包含一緩衝器、一儲存元件及一比較器。

4B圖顯示第2圖中本發明實施例之位址轉變偵測信號產生電路的詳細電路圖。

第5圖顯示一與第3、4A、4B圖電路相關的範例波形圖。

第6圖顯示根據本發明一實施例具有此處所描述之位址轉變偵測(ATD)電路的積體電路的方塊示意圖。

10．．．第一電路

12．．．位址輸入

14．．．儲存元件

16．．．比較器

20．．．位址轉變偵測信號產生器

Claims

一種信號轉換偵測電路，用以偵測一特定信號之改變，包含：一第一電路，具有一輸入適合接收該特定信號，該特定信號第一次被儲存，並儲存該特定信號前一次之一儲存值，且產生一輸出而響應該特定信號之一目前值與該儲存值的比較結果；一第二電路，響應該第一電路的該輸出而產生一偵測脈衝；以及其中該第一電路響應該偵測脈衝，而利用該特定信號之該目前值來取代該儲存值。
如申請專利範圍第1項所述之信號轉換偵測電路，更包含：複數個第一電路，包括該第一電路，每一個第一電路具有一輸入適合接收該特定信號，該特定信號第一次被儲存，並儲存該特定信號前一次之一儲存值，且產生一對應輸出而響應該特定信號之一目前值與該儲存值的比較結果；其中該第二電路響應該複數個第一電路的該些輸出而產生該偵測脈衝。
如申請專利範圍第2項所述之信號轉換偵測電路，其中每一個該第一電路包含：一緩衝器與該輸入連接，且響應一致能信號，以自該輸入傳輸該特定信號之一信號準位至一第一輸出；以及一儲存元件，具有一輸入與該緩衝器的該第一輸出耦接，該儲存元件儲存來自該輸入的一信號準位為該儲存值而響應該偵測脈衝。
如申請專利範圍第3項所述之信號轉換偵測電路，其中每一個該第一電路更包含：一比較器，具有一輸入與該緩衝器耦接、一第二輸入與該儲存元件耦接及一輸出，且響應該特定信號及該儲存值以提供一差別信號至每一個該第一電路之該輸出。
如申請專利範圍第2項所述之信號轉換偵測電路，包含：一電路與該複數個第一電路的該些輸出結合以產生一結合轉變信號，且施加該結合轉變信號至該第二電路。
如申請專利範圍第5項所述之信號轉換偵測電路，其中該第二電路包含：一設置/重置栓鎖，包含一設置輸入、一重置輸入及一輸出，該設置輸入與該結合轉變信號耦接；以及一延遲電路，具有一輸入與該設置/重置栓鎖的該輸出耦接，及一輸出與該設置/重置栓鎖的該重置輸入耦接，該延遲電路因此提供該偵測脈衝的一最小脈衝寬度。
一種位址轉換偵測電路，用以偵測包括記憶體之一積體電路的複數條位址信號線中之改變，包含：具有該複數條位址信號線之該記憶體的一位址來源；對每一條位址信號線之一緩衝器、一儲存元件及一比較器，該緩衝器自一對應位址信號線驅動一位址信號至該比較器的一輸入、及至該儲存元件的一輸入，該儲存元件具有一輸出與該比較器的一第二輸入耦接、及一控制輸入，安排成儲存該對應位址信號線以響應於該控制輸入上的一信號，該比較器產生一輸出以指示在該對應位址信號線與該儲存元件的該輸出不相同；以及一位址轉變偵測(ATD)信號產生器，包含一輸入及一輸出，該輸入與每一條位址信號線之該比較器連接，其產生一位址轉變偵測脈衝於一位址轉變信號上以響應該比較器的該輸出。
如申請專利範圍第7項所述之位址轉換偵測電路，其中每一個該緩衝器包含：一邏輯閘，包含一第一輸入與該對應位址信號線連接、一第二輸入與一致能信號連接；以及一個或多個反向器與該邏輯閘之一輸出連接。
如申請專利範圍第8項所述之位址轉換偵測電路，其中該邏輯閘包含一信號準位轉換邏輯閘。
如申請專利範圍第7項所述之位址轉換偵測電路，其中該儲存元件包含一栓鎖及一傳輸閘，該傳輸閘包含一輸入、一閘極輸入及一輸出，該傳輸閘的該輸入與該緩衝器連接，該閘極輸入與該ATD信號連接，以控制該對應位址信號線通過至該栓鎖。
如申請專利範圍第7項所述之位址轉換偵測電路，其中比較器包含各自的互斥閘。
如申請專利範圍第7項所述之位址轉換偵測電路，包括一連線或網路將該比較器的該輸出與該位址轉變偵測(ATD)信號產生器的該輸入耦接。
如申請專利範圍第12項所述之位址轉換偵測電路，其中該連線或網路包含：複數個第一MOS電晶體與該對應比較器耦接，該第一MOS 電晶體的一第一終端與該連線或網路的一輸出連接、該第一MOS電晶體的一閘極與該對應比較器連接該、以及該第一MOS電晶體的一第二終端與一第一參考電位連接；以及一第二MOS電晶體與該連線或網路耦接，以將該輸出拉上一第二參考電位除非該複數個第一MOS電晶體之一開啟。
如申請專利範圍第7項所述之位址轉換偵測電路，其中該位址轉變偵測(ATD)信號產生器包含：一設置/重置栓鎖，包含一設置輸入、一重置輸入及一輸出，該設置輸入與該比較器耦接，且該輸出提供該位址轉變偵測脈衝；以及一延遲電路，具有一輸入與該設置/重置栓鎖的該輸出耦接，及一輸出與該設置/重置栓鎖的該重置輸入耦接，因此提供該偵測脈衝的一最小脈衝寬度。
一種偵測於複數條位址信號線上之轉變的方法，包含：將該複數條位址信號線的位址信號線栓鎖以產生對應的複數條儲存位址信號線；比較該複數條位址信號線中的位址信號線與該複數條儲存位址信號線中的對應儲存位址信號線以產生對應的複數個差別信號；以及於一位址轉變偵測(ATD)信號線上產生一位址轉變偵測(ATD)脈衝以至少部分響應該複數個差別信號。
如申請專利範圍第15項所述之方法，其中該栓鎖包含：將該複數條位址信號線的一位址信號線之一信號準位導通至一儲存元件以響應該位址轉變偵測(ATD)脈衝；以及儲存該位址信號線之該信號準位至該儲存元件中。
如申請專利範圍第15項所述之方法，其中該比較包含：於該複數個差別信號中產生對應的一差別信號以響應該位址信號線與該儲存位址信號線；其中該差別信號是在一第一差別信號準位以響應該位址信號線與該儲存位址信號線的準位不相同，且其中該差別信號是在一第二差別信號準位以響應該位址信號線與該儲存位址信號線的準位相同；其中該第一差別信號準位是邏輯高準位或邏輯低準位之一，而該第二差別信號準位是邏輯高準位或邏輯低準位之另一者。
如申請專利範圍第15項所述之方法，更包含：將該複數個差別信號結合成一改變信號。
如申請專利範圍第18項所述之方法，其中該結合包含：將該改變信號轉變至一第一改變信號準位以響應該複數個差別信號中的至少一個差別信號的該第一差別信號準位；以及將該改變信號轉變至一第二改變信號準位以響應該複數個差別信號中的所有差別信號的該第二差別信號準位。
如申請專利範圍第19項所述之方法，其中產生該位址轉變偵測(ATD)脈衝包含：產生一設置/重置栓鎖以響應該改變信號中的該第一改變信號準位以觸發該位址轉變偵測信號的一第一邊緣轉變以開始該位址轉變偵測(ATD)脈衝；定義該位址轉變偵測(ATD)脈衝的一最小脈衝寬度；以及於該最小脈衝寬度後重置該設置/重置栓鎖且響應該改變信號中的該第二改變信號準位以觸發該位址轉變偵測信號的一第二邊緣轉變以結束該位址轉變偵測(ATD)脈衝。