JP4952194B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に関し、特に、アドレス入力とデータ入出力に同一のパッドを共用する半導体記憶装置に用いて好適なものである。

近年のメモリにおいては、パッド数を削減するために、同一のパッドを用いてアドレス及びデータの入出力を行うものがある。このようなメモリでは、データの読み出し動作において、アドレスの入力とデータの出力が同時に起こらないよう制御される。図７に従来のデータ読み出し動作における動作波形図を示す。

まず、時刻Ｔ１１において、チップイネーブル信号／ＣＥがハイレベル（以下、“Ｈ”と記す。）からロウレベル（以下、“Ｌ”と記す。）に変化した後、時刻Ｔ１２において、アドレスバリッド信号（アドレス取り込み信号）／ＡＤＶが“Ｈ”から“Ｌ”に変化する。そして、アドレスバリッド信号／ＡＤＶが“Ｌ”の期間（時刻Ｔ１２〜Ｔ１３）に、メモリは、アドレス／データの共用パッドより入力される外部アドレス（Ａｄｄｒｅｓｓ）を内部に取り込む。

続いて、時刻Ｔ１３において、アドレスバリッド信号／ＡＤＶが“Ｈ”になった後、時刻Ｔ１４において、アウトプットイネーブル信号／ＯＥが“Ｈ”から“Ｌ”に変化することで、メモリは内部でのリード動作を開始し実行する。そして、内部でのリード動作を開始した時刻Ｔ１４から所定時間経過した時刻Ｔ１５において、メモリは、リード動作により読み出したデータ（Ｄａｔａ）をアドレス／データの共用パッドより外部に出力する。

このように、外部アドレスの入力と読み出したデータの出力が同時に起こらないように、アドレスバリッド信号／ＡＤＶが“Ｌ”の期間は、内部でのリード動作が禁止される。メモリにおける出力は、信号／ＣＥ、／ＯＥがともに“Ｌ”となった内部でのリード動作開始時に、ハイインピーダンス（Ｈｉ−Ｚ）状態が解除され、ロウインピーダンス（Ｌｏｗ−Ｚ）状態となる。

また、特許文献１には、同一のパッドを用いてアドレス及びデータの入出力を行うとともに、外部からのアドレスの書き込み時に、出力をＨｉ−Ｚ状態にする半導体記憶装置が記載されている。

特開昭５５−８９９８５号公報

上述したように同一のパッドを用いてアドレス及びデータの入出力を行うメモリにおいては、一般にメモリ内部でのリード動作開始（信号／ＣＥ、／ＯＥがともに“Ｌ”）時に、出力のＨｉ−Ｚ状態が解除されてＬｏｗ−Ｚ状態となる。また、アドレスバリッド信号／ＡＤＶが“Ｈ”から“Ｌ”に立ち下がったときから外部アドレスを内部に取り込むため、内部動作上はリード動作の開始をアドレスバリッド信号／ＡＤＶが再び“Ｈ”となるまで待つ必要はない。動作の高速化を図るためには、内部でのリード動作を早く開始するのが望ましい。

しかしながら、アドレスバリッド信号／ＡＤＶが再び“Ｈ”となる前にメモリ内部でのリード動作を開始するようにした場合には、図８に示すようにバスファイトが発生してしまうため、コントローラ側からの外部アドレスの入力中には、メモリにおける出力をＬｏｗ−Ｚ状態とすることはできない。

図８は、アドレスバリッド信号／ＡＤＶが再び“Ｈ”となる前にメモリ内部でのリード動作を開始すると仮定した場合の動作波形を示す図である。
まず、時刻Ｔ２１において、チップイネーブル信号／ＣＥが“Ｌ”となった後、時刻Ｔ２２において、アドレスバリッド信号／ＡＤＶが“Ｌ”になり、メモリは、アドレス／データの共用パッドより入力される外部アドレス（Ａｄｄｒｅｓｓ）を内部に取り込む。このアドレスバリッド信号／ＡＤＶが“Ｌ”の期間（時刻Ｔ２２〜Ｔ２４）においては、コントローラ側からメモリに外部アドレスが供給されている。

続いて、時刻Ｔ２３において、アウトプットイネーブル信号／ＯＥが“Ｌ”となることで、メモリは内部でのリード動作を開始するとともに、出力のＨｉ−Ｚ状態を解除してＬｏｗ−Ｚ状態とする。時刻Ｔ２４において、アドレスバリッド信号／ＡＤＶが“Ｈ”になる。内部でのリード動作を開始した時刻Ｔ２３から所定時間経過した時刻Ｔ２５において、メモリは、リード動作により読み出したデータ（Ｄａｔａ）をアドレス／データの共用パッドより外部に出力する。

以上のように、図８に示した動作例では、時刻Ｔ２２〜Ｔ２４においては、メモリに対して外部アドレスが入力されているが、時刻Ｔ２３以降、メモリの出力はＨｉ−Ｚ状態を解除してＬｏｗ−Ｚ状態となる。したがって、時刻Ｔ２３〜時刻Ｔ２４の期間においてバスファイトが発生する。また、メモリに入力されるアドレスバリッド信号／ＡＤＶや外部アドレスが、信号線の負荷により遅延した場合にも、同様にバスファイトが発生し得る。
よって、従来のメモリにおいては、外部アドレスの入力終了から内部でのリード動作開始までの間隔にマージンをもたせなければならず、内部でのリード動作の開始を遅らせなければならなかった。

本発明は、アドレス入力とデータ入出力に同一のパッドを用い、高速動作が可能な半導体記憶装置を提供することを目的とする。

本発明の半導体記憶装置は、アドレス入力及びデータ入出力に共用されるパッドに接続され、入力されたアドレス取り込み信号がアサートされている期間であるアドレス取り込み期間において、パッドを介してアドレスを取り込むアドレス入力回路と、メモリセルから読み出されたリードデータを出力可能であるとともに、スタンバイ時と出力ディセーブル時とアドレス取り込み期間には出力をハイインピーダンス状態にするデータ出力回路とを備える。データ出力回路は、アドレス取り込み期間において、アドレス取り込み信号に基づいて出力をハイインピーダンス状態にする。

本発明によれば、アドレス取り込み期間中にはデータ出力回路の出力をハイインピーダンス状態とすることにより、共用されるパッドを介したアドレス入力とデータ出力が同時に起こることを防止し、アドレス取り込み期間が終了する前であっても内部でのリード動作を開始することが可能になる。したがって、従来のようにアドレス取り込み期間が終了するまでリード動作の開始を待つ必要がなくなり、動作を高速化することが可能となる。

以下、本発明の実施形態を図面に基づいて説明する。

図１は、本発明の一実施形態による半導体記憶装置１０の構成例を示すブロック図である。本実施形態における半導体記憶装置１０は、入出力回路１１、制御回路１２、メモリコア１３、及び複数のパッド１４、１５、１６、１７を有する。

パッド（ＡＤＱ）１４は、アドレスの入力やデータの入出力、すなわち半導体記憶装置１０に対するアドレス入力及びデータ入出力に共用されるパッドである。パッド（／ＡＤＶ）１５は、アドレスバリッド信号（アドレス取り込み信号）／ＡＤＶが入力されるパッドである。また、パッド（／ＣＥ）１６は、チップイネーブル信号／ＣＥが入力されるパッドであり、パッド（／ＯＥ）１７は、アウトプットイネーブル信号（出力イネーブル信号）／ＯＥが入力されるパッドである。

パッド１４〜１７を介して入力されるアドレス、データ、アドレスバリッド信号／ＡＤＶ、チップイネーブル信号／ＣＥ、及びアウトプットイネーブル信号／ＯＥは、図示しないコントローラから供給される。また、アドレスバリッド信号／ＡＤＶ、チップイネーブル信号／ＣＥ、及びアウトプットイネーブル信号／ＯＥは、負論理の信号である。

ここで、アドレスバリッド信号／ＡＤＶがアサートされている、すなわちロウレベル（以下、“Ｌ”と記す。）の期間を、アドレス取り込み期間と称す。また、チップイネーブル信号／ＣＥがネゲートされている、すなわちハイレベル（以下、“Ｈ”と記す。）の状態をスタンバイ状態、チップイネーブル信号／ＣＥが“Ｌ”かつアウトプットイネーブル信号／ＯＥが“Ｈ”の状態を出力ディセーブル状態、チップイネーブル信号／ＣＥ及びアウトプットイネーブル信号／ＯＥがともに“Ｌ”の状態を出力イネーブル状態と称す。

入出力回路１１は、パッド１４〜１７に接続されている。入出力回路１１は、パッド（／ＡＤＶ）１５を介して入力されるアドレスバリッド信号／ＡＤＶに基づいて、パッド（ＡＤＱ）１４を介して入力されるアドレス（外部アドレス）を取り込んでラッチし、ラッチした外部アドレスを内部アドレスＩＡＤＤとして制御回路１２に出力する。

また、入出力回路１１は、パッド（ＡＤＱ）１４を介して入力されたデータをデータバスＤＢＵＳを介してメモリコア１３に出力したり、メモリコア１３から読み出されデータバスＢＵＳを介して供給されたデータをパッド（ＡＤＱ）１４を介して外部に出力したりする。また、入出力回路１１は、パッド１５〜１７を介してそれぞれ入力されるアドレスバリッド信号／ＡＤＶ、チップイネーブル信号／ＣＥ、及びアウトプットイネーブル信号／ＯＥに応じて、パッド（ＡＤＱ）１４に対する出力をハイインピーダンス（Ｈｉ−Ｚ）状態にする。

制御回路１２は、パッド１６、１７に接続されている。制御回路１２は、パッド１６、１７を介して入力されるチップイネーブル信号／ＣＥ、アウトプットイネーブル信号／ＯＥ、及び入出力回路１１から供給される内部アドレス信号ＩＡＤＤに基づいて、メモリコア１３に対する動作制御信号ＩＣＴＬを生成する。生成された動作制御信号ＩＣＴＬは、メモリコア１３に出力される。

メモリコア１３は、複数のメモリセルを有する。メモリコア１３は、制御回路１２から供給される動作制御信号ＩＣＴＬに基づいてリード動作やライト動作を行う。すなわち、メモリコア１３では、動作制御信号ＩＣＴＬに基づいて、データバスＤＢＵＳを介して入力されるデータをメモリセルに書き込んだり、メモリセルから読み出したデータをデータバスＤＢＵＳを介して出力したりする。

メモリコア１３としては、例えば各メモリセルが転送トランジスタとデータを記憶するキャパシタとを有するＤＲＡＭメモリコアが一例としてあげられるが、これに限定されるものではなく任意である。また、本実施形態では、メモリコア１３のメモリセルに対するデータの読み出し及び書き込みが可能な半導体記憶装置を例示して説明するが、メモリセルからのデータ読み出しのみが可能な半導体記憶装置についても本発明は適用可能である。

図２は、入出力回路１１の構成を示すブロック図である。
図２に示すように、入出力回路１１は、出力バッファ２１、Ｈｉ−Ｚ制御回路２２、入力回路２３、アドレスラッチ２４、データラッチ（入力データラッチ）２５、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称す。）ＴＲ１、及びＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと称す。）ＴＲ２を有する。

ＰＭＯＳトランジスタＴＲ１は、ソースに電源電圧が供給され、ドレインがＮＭＯＳトランジスタＴＲ２のドレインに接続される。また、ＮＭＯＳトランジスタＴＲ２は、ソースが接地される。ＰＭＯＳトランジスタＴＲ１及びＮＭＯＳトランジスタＴＲ２のゲートは、出力バッファ２１に接続される。ＰＭＯＳトランジスタＴＲ１及びＮＭＯＳトランジスタＴＲ２のドレインの接続点は、アドレス入力及びデータ入出力に共用されるパッド（ＡＤＱ）ＰＡＤ１に接続される。

出力バッファ２１は、データバスＤＢＵＳを介してメモリコア１３のメモリセルから読み出されたデータが供給されるとともに、Ｈｉ−Ｚ制御回路２２からのＨｉ−Ｚ制御信号ＣＴＬＺが供給される。出力バッファ２１は、供給されるデータ及びＨｉ−Ｚ制御信号ＣＴＬＺに応じて、トランジスタＴＲ１、ＴＲ２の駆動制御を行う。出力バッファ２１及びトランジスタＴＲ１，ＴＲ２により、本発明のデータ出力回路が構成される。

具体的には、出力バッファ２１は、Ｈｉ−Ｚ制御信号ＣＴＬＺにより出力をＨｉ−Ｚ状態にするよう指示された場合には、トランジスタＴＲ１、ＴＲ２をともにオフ状態にする。一方、そうでない場合には、供給されるデータに応じてトランジスタＴＲ１、ＴＲ２を選択的にオン状態にすることによりデータに応じた電位を出力させ、パッド（ＡＤＱ）ＰＡＤ１を介してリードデータとして出力する。

Ｈｉ−Ｚ制御回路２２は、アドレスバリッド信号／ＡＤＶが入力されるパッド（／ＡＤＱ）ＰＡＤ２、チップイネーブル信号／ＣＥが入力されるパッド（／ＣＥ）ＰＡＤ３、及びアウトプットイネーブル信号／ＯＥが入力されるパッド（／ＯＥ）ＰＡＤ４に接続される。Ｈｉ−Ｚ制御回路２２は、これらＰＡＤ２、ＰＡＤ３、ＰＡＤ４を介して入力されるアドレスバリッド信号／ＡＤＶ、チップイネーブル信号／ＣＥ、及びアウトプットイネーブル信号／ＯＥに基づいて、Ｈｉ−Ｚ制御信号ＣＴＬＺを生成し出力する。このＨｉ−Ｚ制御回路２２は、本発明の出力制御回路に相当する。

図３は、Ｈｉ−Ｚ制御回路２２の構成を示す回路図である。
アドレスバリッド信号／ＡＤＶ、ディレイライン（遅延回路）３１により時間ＤＬだけ遅延されたアドレスバリッド信号／ＡＤＶが、ＮＡＮＤ回路（否定論理積演算回路）３２に入力される。ＮＡＮＤ回路３２の出力は、インバータ３３を介してＮＡＮＤ回路３４に入力される。ディレイライン３１による遅延時間ＤＬは、外部アドレスのホールドタイム等を考慮して決定されている。

チップイネーブル信号／ＣＥとアウトプットイネーブル信号／ＯＥがＮＯＲ回路（否定論理和演算回路）３５に入力され、ＮＯＲ回路３５の出力がＮＡＮＤ回路３４に入力される。ＮＡＮＤ回路３４の出力は、インバータ３６を介してＨｉ−Ｚ制御信号ＣＴＬＺとして出力される。

図３に示したＨｉ−Ｚ制御回路２２においては、チップイネーブル信号／ＣＥ及びアウトプットイネーブル信号／ＯＥの少なくとも一方が“Ｈ”、又はＮＡＮＤ回路３２の入力の少なくとも一方が“Ｌ”である場合に、Ｈｉ−Ｚ制御信号ＣＴＬＺが“Ｌ”になる。Ｈｉ−Ｚ制御信号ＣＴＬＺが“Ｌ”であるとき、図２に示した出力バッファ２１は、トランジスタＴＲ１、ＴＲ２をともにオフ状態にして出力をＨｉ−Ｚ状態にする。ＮＡＮＤ回路３２の入力の少なくとも一方が“Ｌ”となる期間は、アドレスバリッド信号／ＡＤＶが“Ｌ”の期間と、それに続くアドレスバリッド信号／ＡＤＶが“Ｌ”から“Ｈ”に変化してから遅延時間ＤＬに相当する期間である。

すなわち、アドレス取り込み期間、及びその終了後における遅延時間ＤＬに相当する期間と、スタンバイ時及び出力ディセーブル時に、Ｈｉ−Ｚ制御回路２２は、Ｈｉ−Ｚ制御信号ＣＴＬＺを“Ｌ”にする。

図２に戻り、入力回路２３は、パッド（ＡＤＱ）ＰＡＤ１を介して供給されるアドレス／データ（Ａｄｄ／Ｄａｔａ）をアドレスラッチ２４、データラッチ２５に出力する。アドレスラッチ２４は、パッド（／ＡＤＶ）ＰＡＤ２を介して入力されるアドレスバリッド信号／ＡＤＶに基づいて、入力回路２３から供給されるアドレス／データの中からアドレスを取り込みラッチする。アドレスラッチ２４は、ラッチしたアドレスを内部アドレスＩＡＤＤとして出力する。データラッチ２５は、入力回路２３から供給されるアドレス／データをラッチしてデータバスＤＢＵＳに対して出力する。

ここで、本実施形態では、入力回路２３及びアドレスラッチ２４には、パッド（／ＡＤＶ）ＰＡＤ２よりアドレスバリッド信号／ＡＤＶが入力され、アドレスバリッド信号／ＡＤＶに応じて入力回路２３のアドレスに係る部分及びアドレスラッチ２４の動作を制御している。具体的には、アドレスバリッド信号／ＡＤＶが“Ｈ”の期間、すなわちアドレス取り込み期間でない期間は、入力回路２３のアドレスに係る部分及びアドレスラッチ２４を非活性にして内部状態を固定し、不要な消費電流を削減する。言い換えれば、入力回路２３のアドレスに係る部分及びアドレスラッチ２４は、アドレスバリッド信号／ＡＤＶが“Ｌ”の期間だけ内部状態を変更可能なように構成されている。

図４は、入力回路２３のアドレスに係る部分及びアドレスラッチ２４の構成を示す回路図であり、アドレス入力回路に相当する。
パッド（ＡＤＱ）ＰＡＤ１を介して入力されたアドレスＡＤＤは、インバータ４１を介してインバータ４２に入力される。インバータ４２の出力は、１組のＰＭＯＳトランジスタとＮＭＯＳトランジスタで構成されたトランスファーゲート４３を介してインバータ４４に入力される。インバータ４４の出力端とインバータ４５の入力端が接続され、インバータ４５の出力端とインバータ４４の入力端が接続される。すなわち、インバータ４４，４５によりラッチ回路が構成される。インバータ４４の出力は、インバータ４６を介して内部アドレスＩＡＤＤとして出力される。

パッド（／ＡＤＶ）ＰＡＤ２を介して入力されたアドレスバリッド信号／ＡＤＶは、トランスファーゲート４３を構成するＰＭＯＳトランジスタのゲートに供給されるとともに、インバータ４８を介してトランスファーゲート４３を構成するＮＭＯＳトランジスタのゲートに供給される。また、アドレスバリッド信号／ＡＤＶは、インバータ４９を介してＮＭＯＳトランジスタ５０のゲートに供給されるとともに、ＰＭＯＳトランジスタ５１のゲートに供給される。

ＮＭＯＳトランジスタ５０は、ソースが接地され、ドレインがインバータ４１に接続される。ＰＭＯＳトランジスタ５１は、ソースに電源電圧が供給され、ドレインがインバータ４２の入力端に接続される。

したがって、図４に示した回路においては、アドレスバリッド信号／ＡＤＶが“Ｌ”のとき、トランスファーゲート４３がオン状態となるとともに、ＮＭＯＳトランジスタ５０がオン状態となって初段のインバータ４１を動作させる。また、ＰＭＯＳトランジスタ５１はオフ状態である。これにより、パッド（ＡＤＱ）ＰＡＤ１を介して入力されたアドレスＡＤＤは、インバータ４４、４５により構成されるラッチ回路にラッチされ、内部アドレスＩＡＤＤとして出力される。

一方、アドレスバリッド信号／ＡＤＶが“Ｈ”のときには、トランスファーゲート４３がオフ状態となるとともに、ＮＭＯＳトランジスタ５０がオフ状態となって初段のインバータ４１を不活性にする。また、ＰＭＯＳトランジスタ５１がオン状態となり、インバータ４２の入力が“Ｈ”に固定される。なお、トランスファーゲート４３がオフ状態であるので、インバータ４４、４５により構成されるラッチ回路は、状態を保持する。このように初段のインバータ４１を不活性にしてパッドＰＡＤ１との接続を電気的に切断して外部からのアドレス入力を遮断することにより不要な動作を確実に停止し消費電流を削減する。

次に、動作について説明する。
図５は、本実施形態におけるデータ読み出し動作の動作波形を示す図である。
時刻Ｔ１にてチップイネーブル信号／ＣＥが“Ｌ”になる前においては、チップイネーブル信号／ＣＥ、アウトプットイネーブル信号／ＯＥ、及びアドレスバリッド信号／ＡＤＶはいずれも“Ｈ”であり（スタンバイ状態）、Ｈｉ−Ｚ制御回路２２から出力されるＨｉ−Ｚ制御信号ＣＴＬＺは“Ｌ”である。したがって、出力はＨｉ−Ｚ状態となる。

まず、時刻Ｔ１にて、チップイネーブル信号／ＣＥが“Ｌ”になる。このとき、アウトプットイネーブル信号／ＯＥは“Ｈ”であるので、Ｈｉ−Ｚ制御回路２２から出力されるＨｉ−Ｚ制御信号ＣＴＬＺは“Ｌ”を維持し、出力はＨｉ−Ｚ状態である。

次に、時刻Ｔ２にて、アドレスバリッド信号／ＡＤＶが“Ｌ”になることで、パッド（ＡＤＱ）ＰＡＤ１より入力される外部アドレスが、入力回路２３を介してアドレスラッチ２４に取り込まれる。また、このとき、アドレスバリッド信号／ＡＤＶが“Ｌ”となるので、Ｈｉ−Ｚ制御回路２２から出力されるＨｉ−Ｚ制御信号ＣＴＬＺは“Ｌ”を維持し、出力はＨｉ−Ｚ状態である。

続いて、時刻Ｔ３にて、アウトプットイネーブル信号／ＯＥが“Ｌ”となることで、内部でのリード動作が開始される。このとき、チップイネーブル信号／ＣＥ及びアウトプットイネーブル信号／ＯＥが“Ｌ”となるので出力イネーブル状態となるが、アドレスバリッド信号／ＡＤＶが“Ｌ”であるので、Ｈｉ−Ｚ制御回路２２から出力されるＨｉ−Ｚ制御信号ＣＴＬＺは“Ｌ”を維持する。したがって、出力はＨｉ−Ｚ状態のままである。

時刻Ｔ４にて、アドレスバリッド信号／ＡＤＶが“Ｈ”になる。しかし、Ｈｉ−Ｚ制御回路２２から出力されるＨｉ−Ｚ制御信号ＣＴＬＺは“Ｌ”を維持し、時刻Ｔ４からディレイライン３１による遅延時間ＤＬが経過した時刻Ｔ５にて、Ｈｉ−Ｚ制御回路２２から出力されるＨｉ−Ｚ制御信号ＣＴＬＺが“Ｈ”に変化する。したがって、出力はＨｉ−Ｚ状態が解除されてＬｏｗ−Ｚ状態となり、リード動作により読み出したデータがリードデータ（Ｄａｔａ）としてパッド（ＡＤＱ）ＰＡＤ１より外部に出力される。

以上、本実施形態によれば、チップイネーブル信号／ＣＥ及びアウトプットイネーブル信号／ＯＥに加え、アドレスバリッド信号／ＡＤＶに基づいて、半導体記憶装置がスタンバイ時、出力ディセーブル時、アドレス取り込み期間である場合には、データ出力をＨｉ−Ｚ状態にする。これにより、同一パッドを介したアドレス入力とデータ出力が重なることはなく、アドレスバリッド信号／ＡＤＶが“Ｌ”の期間中に、すなわちアドレス取り込み期間が終了する前に、内部でのリード動作を開始することができる。したがって、従来と比較して、動作を高速化することができる。

また、データ出力をＨｉ−Ｚ状態にするか否かの制御を、チップイネーブル信号／ＣＥ及びアウトプットイネーブル信号／ＯＥに基づく制御と、アドレスバリッド信号／ＡＤＶに基づく制御の２系統の制御で行うことにより、図６に示すような複数の半導体記憶装置を用いたメモリシステムにおいて、各半導体記憶装置のデータ出力を独立して制御することができる。

図６は、本実施形態による半導体記憶装置を複数用いたメモリシステムの構成例を示す図である。
図６において、半導体記憶装置１０Ａ、１０Ｂは、それぞれ図１に示した半導体記憶装置１０に相当する。半導体記憶装置１０Ａ及び１０Ｂは、アドレス／データ配線ＡＤＱ及びアドレスバリッド信号／ＡＤＶを共有する。半導体記憶装置１０Ａには、チップイネーブル信号／ＣＥ−Ａ及びアウトプットイネーブル信号／ＯＥ−Ａが入力される。また、半導体記憶装置１０Ｂには、チップイネーブル信号／ＣＥ−Ｂ及びアウトプットイネーブル信号／ＯＥ−Ｂが入力される。チップイネーブル信号／ＣＥ−Ａとチップイネーブル信号／ＣＥ−Ｂは異なるものであり、アウトプットイネーブル信号／ＯＥ−Ａとアウトプットイネーブル信号／ＯＥ−Ｂは異なるものである。

このように、複数の半導体記憶装置にてアドレスバリッド信号／ＡＤＶを共有しても、それぞれ個別のチップイネーブル信号／ＣＥ−Ａ、／ＣＥ−Ｂ、及びアウトプットイネーブル信号／ＯＥ−Ａ、／ＯＥ−Ｂに基づいて、半導体記憶装置毎にデータ出力を独立して制御することができる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。

（付記１）複数のメモリセルを有するメモリコアと、
アドレス入力及びデータ入出力に共用されるパッドと、
上記パッドに接続された入力回路と、
上記パッドに接続され、かつ上記メモリセルから読み出されたリードデータを出力可能であるとともに、スタンバイ時と出力ディセーブル時とアドレス取り込み期間には出力をハイインピーダンス状態にするデータ出力回路とを備えることを特徴とする半導体記憶装置。
（付記２）上記データ出力回路は、上記アドレス取り込み期間が終了してから所定時間が経過し、かつ出力イネーブル時の期間に、ハイインピーダンス状態を解除し上記リードデータを出力可能にすることを特徴とする付記１記載の半導体記憶装置。
（付記３）入力される制御信号に基づいて、上記データ出力回路の出力をハイインピーダンス状態にさせる出力制御回路をさらに備えることを特徴とする付記１記載の半導体記憶装置。
（付記４）上記制御信号は、チップイネーブル信号、出力イネーブル信号、及びアドレス取り込み信号であることを特徴とする付記３記載の半導体記憶装置。
（付記５）上記出力制御回路は、上記チップイネーブル信号及び上記出力イネーブル信号の少なくとも一方がネゲートされ、又は上記アドレス取り込み信号がアサートされている場合に、上記データ出力回路の出力をハイインピーダンス状態にさせることを特徴とする付記４記載の半導体記憶装置。
（付記６）上記入力回路は、アドレスに係るアドレス入力回路とデータに係るデータ入力回路とを有し、
上記アドレス入力回路は、上記アドレス取り込み期間以外の期間は、内部状態が固定されることを特徴とする付記１記載の半導体記憶装置。
（付記７）上記入力回路は、アドレスに係るアドレス入力回路とデータに係るデータ入力回路とを有し、
上記アドレス入力回路は、上記アドレス取り込み期間には内部状態を変更可能であることを特徴とする付記１記載の半導体記憶装置。
（付記８）複数のメモリセルを有し、同一のパッドを用いてアドレス入力とデータ入出力を行う半導体記憶装置であって、
入力されるアドレス取り込み信号がアサートされた場合に、上記パッドを介して入力されるアドレスを取り込むアドレス入力回路と、
上記アドレス取り込み信号がネゲートされた場合に、上記メモリセルから読み出されたリードデータを上記パッドを介して出力可能なデータ出力回路とを備え、
上記データ出力回路は、上記アドレス取り込み信号がアサートされている期間、又は入力されるチップイネーブル信号がネゲートされている期間、又は入力される出力イネーブル信号がネゲートされている期間には、出力をハイインピーダンス状態にすることを特徴とする半導体記憶装置。
（付記９）上記アドレス取り込み信号、上記チップイネーブル信号、及び上記出力イネーブル信号に基づいて、上記データ出力回路の出力をハイインピーダンス状態にさせる制御信号を生成し上記データ出力回路に出力する出力制御回路をさらに備えることを特徴とする付記８記載の半導体記憶装置。
（付記１０）上記データ出力回路は、アサートされている上記アドレス取り込み信号がネゲートされてから所定時間が経過するまでは、出力をハイインピーダンス状態に保つことを特徴とする付記８記載の半導体記憶装置。
（付記１１）上記データ出力回路は、さらに所定時間遅延された上記アドレス取り込み信号がアサートされている期間には、出力をハイインピーダンス状態にすることを特徴とする付記８記載の半導体記憶装置。
（付記１２）上記アドレス入力回路は、上記アドレス取り込み信号がネゲートされている場合には、内部状態が固定されることを特徴とする付記８記載の半導体記憶装置。
（付記１３）上記アドレス入力回路は、上記アドレス取り込み信号がネゲートされている場合には、外部からのアドレス入力を遮断することを特徴とすることを特徴とする付記８記載の半導体記憶装置。
（付記１４）上記アドレス入力回路は、上記アドレス取り込み信号がネゲートされている場合には、上記パッドとの接続を電気的に切断することを特徴とすることを特徴とする付記８記載の半導体記憶装置。

本発明の実施形態による半導体記憶装置の構成例を示す図である。 本実施形態における入出力回路の構成を示す図である。 本実施形態におけるＨｉ−Ｚ制御回路の構成を示す図である。 本実施形態におけるアドレス入力回路の構成を示す図である。 本実施形態による半導体記憶装置での動作波形を示す図である。 本実施形態による半導体記憶装置を用いたメモリシステムの構成例を示す図である。 従来の半導体記憶装置の動作波形を示す図である。 従来の半導体記憶装置における問題点を説明するための図である。

符号の説明

１１ 入出力回路
１２ 制御回路
１３ メモリコア
１４〜１７ パッド
２１ 出力バッファ
２２ Ｈｉ−Ｚ制御回路
２３ 入力回路
２４ アドレスラッチ
２５ データラッチ
ＰＡＤ１〜ＰＡＤ４ パッド

Claims (9)

1. 複数のメモリセルを有するメモリコアと、
   アドレス入力及びデータ入出力に共用されるパッドと、
   上記パッドに接続され、入力されたアドレス取り込み信号がアサートされている期間であるアドレス取り込み期間において、上記パッドを介してアドレスを取り込むアドレス入力回路と、
   上記パッドに接続され、かつ上記メモリセルから読み出されたリードデータを出力可能であるとともに、スタンバイ時と出力ディセーブル時と上記アドレス取り込み期間には出力をハイインピーダンス状態にするデータ出力回路とを備え、
   上記データ出力回路は、上記アドレス取り込み期間において、上記アドレス取り込み信号に基づいて出力をハイインピーダンス状態にすることを特徴とする半導体記憶装置。
2. 上記データ出力回路は、上記アドレス取り込み期間が終了してから所定時間が経過し、かつ出力イネーブル時の期間に、ハイインピーダンス状態を解除し上記リードデータを出力可能にすることを特徴とする請求項１記載の半導体記憶装置。
3. 上記アドレス取り込み信号を含む入力される制御信号に基づいて、上記データ出力回路の出力をハイインピーダンス状態にさせる出力制御回路をさらに備えることを特徴とする請求項１又は２記載の半導体記憶装置。
4. 上記制御信号は、チップイネーブル信号、出力イネーブル信号、及び上記アドレス取り込み信号であることを特徴とする請求項３記載の半導体記憶装置。
5. 上記アドレス入力回路は、上記アドレス取り込み期間以外の期間は、内部状態が固定されることを特徴とする請求項１〜４の何れか１項に記載の半導体記憶装置。
6. 上記アドレス入力回路は、上記アドレス取り込み期間には内部状態を変更可能であることを特徴とする請求項１〜４の何れか１項に記載の半導体記憶装置。
7. 複数のメモリセルを有し、同一のパッドを用いてアドレス入力とデータ入出力を行う半導体記憶装置であって、
   入力されるアドレス取り込み信号がアサートされた場合に、上記パッドを介して入力されるアドレスを取り込むアドレス入力回路と、
   上記アドレス取り込み信号がネゲートされた場合に、上記メモリセルから読み出されたリードデータを上記パッドを介して出力可能なデータ出力回路と、
   上記アドレス取り込み信号、入力されるチップイネーブル信号、及び入力される出力イネーブル信号に基づいて、上記データ出力回路の出力をハイインピーダンス状態にさせるハイインピーダンス制御信号を生成し上記データ出力回路に出力する出力制御回路とを備え、
   上記データ出力回路は上記ハイインピーダンス制御信号に基づき、上記アドレス取り込み信号がアサートされている期間、又は上記チップイネーブル信号がネゲートされている期間、又は上記出力イネーブル信号がネゲートされている期間には、出力をハイインピーダンス状態にすることを特徴とする半導体記憶装置。
8. 上記データ出力回路は、アサートされている上記アドレス取り込み信号がネゲートされてから所定時間が経過するまでは、出力をハイインピーダンス状態に保つことを特徴とする請求項７記載の半導体記憶装置。
9. 上記アドレス入力回路は、上記アドレス取り込み信号がネゲートされている場合には、上記パッドとの接続を電気的に切断することを特徴とする請求項７又は８記載の半導体記憶装置。

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