JP2000322887A - 書込みインタラプト書込み機能を有する同期式ｄｒａｍ半導体装置 - Google Patents
書込みインタラプト書込み機能を有する同期式ｄｒａｍ半導体装置Info
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- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Abstract
(57)【要約】
【課題】 書込みインタラプト書込み機能を有する同期
式DRAM半導体装置を提供する。 【解決手段】 データを貯蔵する第１メモリブロック
と、前記第１メモリブロックに貯蔵されたデータを感知
する第１感知増幅器と、前記第１感知増幅器に連結さ
れ、各々複数個の入出力線を具備する第１及び第２入出
力線グループと、外部から入力される書込み信号及び内
部クロック信号を入力し、書込みインタラプト書込み信
号を発生して前記第１感知増幅器に提供する書込みイン
タラプト書込み信号発生部とを具備する。
式DRAM半導体装置を提供する。 【解決手段】 データを貯蔵する第１メモリブロック
と、前記第１メモリブロックに貯蔵されたデータを感知
する第１感知増幅器と、前記第１感知増幅器に連結さ
れ、各々複数個の入出力線を具備する第１及び第２入出
力線グループと、外部から入力される書込み信号及び内
部クロック信号を入力し、書込みインタラプト書込み信
号を発生して前記第１感知増幅器に提供する書込みイン
タラプト書込み信号発生部とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
特に書込みインタラプト書込み(write-interrupt-writ
e)機能を有するダブルデータレート(double data rat
e：以下、DDRと略する)同期式DRAM半導体装置に関す
る。
特に書込みインタラプト書込み(write-interrupt-writ
e)機能を有するダブルデータレート(double data rat
e：以下、DDRと略する)同期式DRAM半導体装置に関す
る。
【０００２】
【従来の技術】DDR同期式DRAM半導体装置は書込みイン
タラプト書込み機能を有している。書込みインタラプト
書込み機能とは、二つの入出力線グループ中一つの入出
力線グループを通じて外部から入力されたデータがメモ
リブロックに書込まれている途中で、前記書込み動作を
止め他の入出力線グループを通じて外部から入力される
他のデータを前記メモリブロックに書込む機能である。
DDR同期式DRAM半導体装置では外部から入力されるデー
タは外部クロック信号のクロックが２サイクル過ぎた
後、前記入出力線グループに載せられる。ところが、従
来はこれを考えずに書込みインタラプト書込み機能を遂
行するにつれて望ましくないデータがメモリブロックに
書込まれてDDR同期式DRAM半導体装置の不良を招く場合
があった。
タラプト書込み機能を有している。書込みインタラプト
書込み機能とは、二つの入出力線グループ中一つの入出
力線グループを通じて外部から入力されたデータがメモ
リブロックに書込まれている途中で、前記書込み動作を
止め他の入出力線グループを通じて外部から入力される
他のデータを前記メモリブロックに書込む機能である。
DDR同期式DRAM半導体装置では外部から入力されるデー
タは外部クロック信号のクロックが２サイクル過ぎた
後、前記入出力線グループに載せられる。ところが、従
来はこれを考えずに書込みインタラプト書込み機能を遂
行するにつれて望ましくないデータがメモリブロックに
書込まれてDDR同期式DRAM半導体装置の不良を招く場合
があった。
【０００３】
【発明が解決しようとする課題】本発明が達成しようと
する技術的課題は、書込みインタラプト書込み機能を正
確に遂行する同期式DRAM半導体装置を提供することであ
る。
する技術的課題は、書込みインタラプト書込み機能を正
確に遂行する同期式DRAM半導体装置を提供することであ
る。
【０００４】
【課題を解決するための手段】前記技術的課題を達成す
るために本発明は、第１メモリブロック、第１感知増幅
器、第１及び第２入出力線グループ、及び書込みインタ
ラプト書込み信号発生部を具備する。第１メモリブロッ
クはデータを貯蔵する。第１感知増幅器は前記第１メモ
リブロックに貯蔵されたデータを感知する。第１及び第
２入出力線グループは前記第１感知増幅器に連結され、
各々複数個の入出力線を具備する。書込みインタラプト
信号発生部は外部から入力される書込み信号及び内部ク
ロック信号を入力し、書込みインタラプト書込み信号を
発生して前記第１感知増幅器に提供する。前記第１入出
力線グループが活性化された状態で前記書込み信号が最
初にイネーブルされて、外部から入力されるデータが前
記第１メモリブロックに書込まれている途中で、前記第
２入出力線グループを通じて前記第１メモリブロックに
データを書込むために前記書込み信号が二番目にイネー
ブルされる場合、前記書込みインタラプト書込み信号発
生部は、前記書込み信号が二番目にイネーブルされてか
ら前記内部クロック信号が所定サイクル過ぎた後前記書
込みインタラプト書込み信号をイネーブルさせ、その直
後に前記第１入出力線グループはプリチャージされる。
るために本発明は、第１メモリブロック、第１感知増幅
器、第１及び第２入出力線グループ、及び書込みインタ
ラプト書込み信号発生部を具備する。第１メモリブロッ
クはデータを貯蔵する。第１感知増幅器は前記第１メモ
リブロックに貯蔵されたデータを感知する。第１及び第
２入出力線グループは前記第１感知増幅器に連結され、
各々複数個の入出力線を具備する。書込みインタラプト
信号発生部は外部から入力される書込み信号及び内部ク
ロック信号を入力し、書込みインタラプト書込み信号を
発生して前記第１感知増幅器に提供する。前記第１入出
力線グループが活性化された状態で前記書込み信号が最
初にイネーブルされて、外部から入力されるデータが前
記第１メモリブロックに書込まれている途中で、前記第
２入出力線グループを通じて前記第１メモリブロックに
データを書込むために前記書込み信号が二番目にイネー
ブルされる場合、前記書込みインタラプト書込み信号発
生部は、前記書込み信号が二番目にイネーブルされてか
ら前記内部クロック信号が所定サイクル過ぎた後前記書
込みインタラプト書込み信号をイネーブルさせ、その直
後に前記第１入出力線グループはプリチャージされる。
【０００５】前記書込みインタラプト書込み信号発生部
は、前記書込み信号と前記内部クロック信号を入力し、
前記内部クロック信号に応答して前記書込み信号を前記
内部クロック信号の所定サイクルだけ延ばす信号遅延部
と、前記信号遅延部に連結され、前記内部クロック信号
を入力し前記内部クロック信号と前記信号遅延部の出力
に応答して前記書込みインタラプト書込み信号をパルス
として発生するパルス発生部とを具備する。
は、前記書込み信号と前記内部クロック信号を入力し、
前記内部クロック信号に応答して前記書込み信号を前記
内部クロック信号の所定サイクルだけ延ばす信号遅延部
と、前記信号遅延部に連結され、前記内部クロック信号
を入力し前記内部クロック信号と前記信号遅延部の出力
に応答して前記書込みインタラプト書込み信号をパルス
として発生するパルス発生部とを具備する。
【０００６】前記同期式DRAM半導体装置は、データを貯
蔵する第２メモリブロック、前記第２メモリブロックに
貯蔵されたデータを感知する第２感知増幅器、前記第２
感知増幅器に連結され、各々複数個の入出力線を具備す
る第３及び第４入出力線グループを具備し、前記第１入
出力線グループが活性化またはプリチャージされる時前
記第３入出力線グループが同時に活性化またはプリチャ
ージされ、前記第２入出力線グループが活性化またはプ
リチャージされる時前記第４入出力線グループが同時に
活性化またはプリチャージされる。前記本発明によって
同期式DRAM半導体装置は書込みインタラプト書込み機能
を正確に遂行する。
蔵する第２メモリブロック、前記第２メモリブロックに
貯蔵されたデータを感知する第２感知増幅器、前記第２
感知増幅器に連結され、各々複数個の入出力線を具備す
る第３及び第４入出力線グループを具備し、前記第１入
出力線グループが活性化またはプリチャージされる時前
記第３入出力線グループが同時に活性化またはプリチャ
ージされ、前記第２入出力線グループが活性化またはプ
リチャージされる時前記第４入出力線グループが同時に
活性化またはプリチャージされる。前記本発明によって
同期式DRAM半導体装置は書込みインタラプト書込み機能
を正確に遂行する。
【０００７】
【発明の実施の形態】以下、本発明の望ましい実施形態
が示された添付図面を参照して本発明をより詳細に説明
する。本発明はしかし、多様な形態で具体化されるもの
であって、説明される実施形態に限って解釈してはいけ
ない。むしろ、本実施形態は本開示が徹底的かつ完全
で、この分野で通常の知識を有する者に本発明の範囲が
十分に伝達されるように提供される。全般的に同じ番号
は同じ素子を示す。さらに、ここに示され記述された各
実施形態はその相補的な実施形態を含む。
が示された添付図面を参照して本発明をより詳細に説明
する。本発明はしかし、多様な形態で具体化されるもの
であって、説明される実施形態に限って解釈してはいけ
ない。むしろ、本実施形態は本開示が徹底的かつ完全
で、この分野で通常の知識を有する者に本発明の範囲が
十分に伝達されるように提供される。全般的に同じ番号
は同じ素子を示す。さらに、ここに示され記述された各
実施形態はその相補的な実施形態を含む。
【０００８】図１を参照すれば、本発明に係る１２８MB
DDR同期式DRAM半導体装置１０１は書込みインタラプト
書込み信号発生部１１１、カラム選択線制御部１２１、
第１及び第２メモリブロック１３１、１３２、第１及び
第２感知増幅器１４１、１４２、第１乃至第８入出力線
IO１〜IO８及び入出力バッファ１５１を具備する。第１
及び第２入出力線IO１、IO２は第１入出力線グループ、
第３及び第４入出力線IO３、IO４は第２入出力線グルー
プ、第５及び第６入出力線IO５、IO６は第３入出力線グ
ループ、第７及び第８入出力線IO７、IO８は第４入出力
線グループと呼ぶことにする。
DDR同期式DRAM半導体装置１０１は書込みインタラプト
書込み信号発生部１１１、カラム選択線制御部１２１、
第１及び第２メモリブロック１３１、１３２、第１及び
第２感知増幅器１４１、１４２、第１乃至第８入出力線
IO１〜IO８及び入出力バッファ１５１を具備する。第１
及び第２入出力線IO１、IO２は第１入出力線グループ、
第３及び第４入出力線IO３、IO４は第２入出力線グルー
プ、第５及び第６入出力線IO５、IO６は第３入出力線グ
ループ、第７及び第８入出力線IO７、IO８は第４入出力
線グループと呼ぶことにする。
【０００９】外部からDDR同期式DRAM半導体装置１０１
にアドレス信号Add及び外部クロック信号CLKが印加され
る。外部クロック信号CLKはDDR同期式DRAM半導体装置１
０１の内部に適した内部クロック信号PCLKに変わる。ア
ドレス信号Addは第１及び第２メモリブロック１３１、
１３２に備わる多数個のメモリセル(図示せず)の中の一
部を選択する。外部から入力されるデータDinは入出力
バッファ１５１と第１乃至第８入出力線IO１〜IO８及び
第１及び第２感知増幅器１４１、１４２を通じてアドレ
ス信号Addにより選定されたメモリセルに書込まれる。
この際、データDinは内部クロック信号PCLKに同期され
て書込みや読出される。
にアドレス信号Add及び外部クロック信号CLKが印加され
る。外部クロック信号CLKはDDR同期式DRAM半導体装置１
０１の内部に適した内部クロック信号PCLKに変わる。ア
ドレス信号Addは第１及び第２メモリブロック１３１、
１３２に備わる多数個のメモリセル(図示せず)の中の一
部を選択する。外部から入力されるデータDinは入出力
バッファ１５１と第１乃至第８入出力線IO１〜IO８及び
第１及び第２感知増幅器１４１、１４２を通じてアドレ
ス信号Addにより選定されたメモリセルに書込まれる。
この際、データDinは内部クロック信号PCLKに同期され
て書込みや読出される。
【００１０】書込みインタラプト書込み信号発生部１１
１は信号遅延部１１３及びパルス発生部１１５を具備す
る。信号遅延部１１３はモード信号MODE、書込み信号PW
RF、PWR、チップ選択信号PCS、カラム制御信号PCF、内
部クロック信号PCLK、DDR設定信号PDDR及び電源電圧感
知信号PVCCHを入力し、信号DO１、P１、P２、P３、SDR_
PWIを出力する。書込みインタラプト書込み信号発生部
１１１は書込みインタラプト書込み機能を遂行するため
に書込み信号PWRF、PWRがイネーブルされれば内部クロ
ック信号PCLKが２サイクル過ぎるとすぐに信号DO１を発
生する。モード信号MODEはDDR同期式DRAM半導体装置１
０１の出力モードを設定する。例えば、モード信号MODE
が論理ハイであればDDR同期式DRAM半導体装置１０１か
ら一回に出力されるデータは４個で、モード信号MODEが
論理ローであればDDR同期式DRAM半導体装置１０１から
一回に出力されるデータは８個以上、例えば、８個、１
６個、３２個、６４個になりうる。DDR設定信号PDDRはD
DR同期式DRAM半導体装置１０１のデータレートモードを
設定する。例えば、DDR設定信号PDDRが論理ハイであれ
ば、DDR同期式DRAM半導体装置１０１はDDRモードで動作
し、DDR設定信号PDDRが論理ローであれば、DDR同期式DR
AM半導体装置１０１はシングルデータレートモードで動
作する。書込み信号PWRFは書込み信号PWRと同じ機能を
有する信号で、書込み信号PWRFが書込み信号PWRより先
に発生される。
１は信号遅延部１１３及びパルス発生部１１５を具備す
る。信号遅延部１１３はモード信号MODE、書込み信号PW
RF、PWR、チップ選択信号PCS、カラム制御信号PCF、内
部クロック信号PCLK、DDR設定信号PDDR及び電源電圧感
知信号PVCCHを入力し、信号DO１、P１、P２、P３、SDR_
PWIを出力する。書込みインタラプト書込み信号発生部
１１１は書込みインタラプト書込み機能を遂行するため
に書込み信号PWRF、PWRがイネーブルされれば内部クロ
ック信号PCLKが２サイクル過ぎるとすぐに信号DO１を発
生する。モード信号MODEはDDR同期式DRAM半導体装置１
０１の出力モードを設定する。例えば、モード信号MODE
が論理ハイであればDDR同期式DRAM半導体装置１０１か
ら一回に出力されるデータは４個で、モード信号MODEが
論理ローであればDDR同期式DRAM半導体装置１０１から
一回に出力されるデータは８個以上、例えば、８個、１
６個、３２個、６４個になりうる。DDR設定信号PDDRはD
DR同期式DRAM半導体装置１０１のデータレートモードを
設定する。例えば、DDR設定信号PDDRが論理ハイであれ
ば、DDR同期式DRAM半導体装置１０１はDDRモードで動作
し、DDR設定信号PDDRが論理ローであれば、DDR同期式DR
AM半導体装置１０１はシングルデータレートモードで動
作する。書込み信号PWRFは書込み信号PWRと同じ機能を
有する信号で、書込み信号PWRFが書込み信号PWRより先
に発生される。
【００１１】パルス発生部１１５は書込み信号PWRF、チ
ップ選択信号PCS、カラム制御信号PCF、内部クロック信
号PCLK、DDR設定信号PDDR及び信号DO１、P１、P２を入
力し、書込みインタラプト書込み信号PWIWを発生する。
書込みインタラプト書込み信号PWIWはパルスとして発生
される。信号遅延部１１３とパルス発生部１１５に対し
ては図２を通じて詳細に説明する。
ップ選択信号PCS、カラム制御信号PCF、内部クロック信
号PCLK、DDR設定信号PDDR及び信号DO１、P１、P２を入
力し、書込みインタラプト書込み信号PWIWを発生する。
書込みインタラプト書込み信号PWIWはパルスとして発生
される。信号遅延部１１３とパルス発生部１１５に対し
ては図２を通じて詳細に説明する。
【００１２】カラム選択線制御部１２１は内部クロック
信号PCLKを入力され、書込みインタラプト書込み信号発
生部１１１から信号P１、P３、DO１、SDR_PWI、MRS_PWI
を入力され、カラム選択線制御信号PWICSLを発生する。
カラム選択線制御信号PWICSLは書込みインタラプト書込
み信号PWIWが発生すると、プリチャージされた入出力線
グループに印加されるカラム選択線信号をディセーブル
する。カラム選択線制御部１２１はカラム選択線制御信
号PWICSLを発生させることによって、書込みインタラプ
ト書込み機能がより正確に遂行されるように補助的役割
をする。
信号PCLKを入力され、書込みインタラプト書込み信号発
生部１１１から信号P１、P３、DO１、SDR_PWI、MRS_PWI
を入力され、カラム選択線制御信号PWICSLを発生する。
カラム選択線制御信号PWICSLは書込みインタラプト書込
み信号PWIWが発生すると、プリチャージされた入出力線
グループに印加されるカラム選択線信号をディセーブル
する。カラム選択線制御部１２１はカラム選択線制御信
号PWICSLを発生させることによって、書込みインタラプ
ト書込み機能がより正確に遂行されるように補助的役割
をする。
【００１３】図２は前記図１に示した書込みインタラプ
ト書込み信号発生部１１１の詳細回路図である。図２を
参照すれば、書込みインタラプト書込み信号発生部１１
１は信号遅延部１１３とパルス発生部１１５とを具備す
る。信号遅延部１１３は伝送ゲート３１１〜３１６、イ
ンバータ３２１〜３２５、３３０、NANDゲート３３１、
３３２、ラッチ回路３５１〜３５５、NMOSトランジスタ
３６１〜３６３及びPMOSトランジスタ３７１、３７２を
具備する。
ト書込み信号発生部１１１の詳細回路図である。図２を
参照すれば、書込みインタラプト書込み信号発生部１１
１は信号遅延部１１３とパルス発生部１１５とを具備す
る。信号遅延部１１３は伝送ゲート３１１〜３１６、イ
ンバータ３２１〜３２５、３３０、NANDゲート３３１、
３３２、ラッチ回路３５１〜３５５、NMOSトランジスタ
３６１〜３６３及びPMOSトランジスタ３７１、３７２を
具備する。
【００１４】伝送ゲート３１１とNMOSトランジスタ３６
１はモード信号MODEによりゲートされる。もし、モード
信号MODEが論理ハイであれば、即ち、DDR同期式DRAM半
導体装置１０１の出力データが４であれば、伝送ゲート
３１１はターンオンされて書込み信号PWRFを通過させNM
OSトランジスタ３６１はターンオフされる。反対に、モ
ード信号MODEが論理ローであれば、即ち、DDR同期式DRA
M半導体装置１０１の出力データが４でなければ、伝送
ゲート３１１はターンオフされて書込み信号PWRFを遮断
する。同時にNMOSトランジスタ３６１はターンオンされ
るのでNANDゲート３３１の出力は他の入力信号に関係な
く常に論理ハイで維持される。NANDゲート３３１は伝送
ゲート３１１から出力される書込み信号PWRF、チップ選
択信号PCS及びカラム制御信号PCFを入力しこれらを否定
論理積して信号SDR-PWIを発生する。インバータ３２２
は信号SDR-PWIを反転させて信号P２を発生する。
１はモード信号MODEによりゲートされる。もし、モード
信号MODEが論理ハイであれば、即ち、DDR同期式DRAM半
導体装置１０１の出力データが４であれば、伝送ゲート
３１１はターンオンされて書込み信号PWRFを通過させNM
OSトランジスタ３６１はターンオフされる。反対に、モ
ード信号MODEが論理ローであれば、即ち、DDR同期式DRA
M半導体装置１０１の出力データが４でなければ、伝送
ゲート３１１はターンオフされて書込み信号PWRFを遮断
する。同時にNMOSトランジスタ３６１はターンオンされ
るのでNANDゲート３３１の出力は他の入力信号に関係な
く常に論理ハイで維持される。NANDゲート３３１は伝送
ゲート３１１から出力される書込み信号PWRF、チップ選
択信号PCS及びカラム制御信号PCFを入力しこれらを否定
論理積して信号SDR-PWIを発生する。インバータ３２２
は信号SDR-PWIを反転させて信号P２を発生する。
【００１５】書込み信号PWRはインバータ３２４により
反転されて伝送ゲート３１２に入力される。伝送ゲート
３１２は内部クロック信号PCLKによりゲートされる。即
ち、伝送ゲート３１２は内部クロック信号PCLKが論理ロ
ーであればターンオンされて書込み信号PWRを通過させ
る。ラッチ回路３５５は伝送ゲート３１２を通過した書
込み信号PWRを反転及びラッチして信号P１を発生する。
NANDゲート３３２はDDR設定信号PDDR、内部クロック信
号PCLK及び信号P１を入力しこれらを否定論理積して出
力する。DDR同期式DRAM半導体装置１０１がDDRモードで
動作する場合、DDR設定信号PDDRは論理ハイになる。DDR
同期式DRAM半導体装置１０１にデータを書込もうとする
場合、即ち、書込みモードの場合、書込み信号PWRF、PW
Rは論理ハイになる。このように、DDR同期式DRAM半導体
装置１０１がDDRモード及び書込みモードで動作する場
合、NANDゲート３３２の出力は内部クロック信号PCLKに
応答して出力される。即ち、NANDゲート３３２の出力は
内部クロック信号PCLKが論理ハイであれば論理ローにな
り、内部クロック信号PCLKが論理ローであれば論理ハイ
になる。
反転されて伝送ゲート３１２に入力される。伝送ゲート
３１２は内部クロック信号PCLKによりゲートされる。即
ち、伝送ゲート３１２は内部クロック信号PCLKが論理ロ
ーであればターンオンされて書込み信号PWRを通過させ
る。ラッチ回路３５５は伝送ゲート３１２を通過した書
込み信号PWRを反転及びラッチして信号P１を発生する。
NANDゲート３３２はDDR設定信号PDDR、内部クロック信
号PCLK及び信号P１を入力しこれらを否定論理積して出
力する。DDR同期式DRAM半導体装置１０１がDDRモードで
動作する場合、DDR設定信号PDDRは論理ハイになる。DDR
同期式DRAM半導体装置１０１にデータを書込もうとする
場合、即ち、書込みモードの場合、書込み信号PWRF、PW
Rは論理ハイになる。このように、DDR同期式DRAM半導体
装置１０１がDDRモード及び書込みモードで動作する場
合、NANDゲート３３２の出力は内部クロック信号PCLKに
応答して出力される。即ち、NANDゲート３３２の出力は
内部クロック信号PCLKが論理ハイであれば論理ローにな
り、内部クロック信号PCLKが論理ローであれば論理ハイ
になる。
【００１６】伝送ゲート３１３は信号P２を入力しNAND
ゲート３３２の出力によりゲートされて信号P２を出力
する。信号P２が伝送ゲート３１３に入力された状態でN
ANDゲート３３２の出力が論理ローであれば伝送ゲート
３１３はターンオンされて信号P２を出力してラッチ回
路３５１にラッチする。次に、NANDゲート３３２の出力
が論理ローから論理ハイに遷移すれば伝送ゲート３１３
はターンオフされ、伝送ゲート３１４がターンオンされ
てラッチ回路３５１の出力をラッチ回路３５２にラッチ
する。次に、NANDゲート３３２の出力が論理ハイから論
理ローに遷移すれば伝送ゲート３１４はターンオフさ
れ、伝送ゲート３１５がターンオンされてラッチ回路３
５２の出力をラッチ回路３５３にラッチする。次に、NA
NDゲート３３２の出力が論理ローから論理ハイに遷移す
れば伝送ゲート３１５はターンオフされ、伝送ゲート３
１６がターンオンされてラッチ回路３５３の出力をラッ
チ回路３５４にラッチする。即ち、信号P２が伝送ゲー
ト３１３に入力されてから内部クロック信号PCLKが２サ
イクル過ぎれば信号P２はラッチ回路３５４から出力さ
れる。
ゲート３３２の出力によりゲートされて信号P２を出力
する。信号P２が伝送ゲート３１３に入力された状態でN
ANDゲート３３２の出力が論理ローであれば伝送ゲート
３１３はターンオンされて信号P２を出力してラッチ回
路３５１にラッチする。次に、NANDゲート３３２の出力
が論理ローから論理ハイに遷移すれば伝送ゲート３１３
はターンオフされ、伝送ゲート３１４がターンオンされ
てラッチ回路３５１の出力をラッチ回路３５２にラッチ
する。次に、NANDゲート３３２の出力が論理ハイから論
理ローに遷移すれば伝送ゲート３１４はターンオフさ
れ、伝送ゲート３１５がターンオンされてラッチ回路３
５２の出力をラッチ回路３５３にラッチする。次に、NA
NDゲート３３２の出力が論理ローから論理ハイに遷移す
れば伝送ゲート３１５はターンオフされ、伝送ゲート３
１６がターンオンされてラッチ回路３５３の出力をラッ
チ回路３５４にラッチする。即ち、信号P２が伝送ゲー
ト３１３に入力されてから内部クロック信号PCLKが２サ
イクル過ぎれば信号P２はラッチ回路３５４から出力さ
れる。
【００１７】NMOSトランジスタ３６２、３６３は電源電
圧感知信号PVCCHによりゲートされる。電源電圧感知信
号PCCHはインバータ３３０により反転されてNMOSトラン
ジスタ３６２、３６３に印加される。DDR同期式DRAM半
導体装置１０１は外部から入力される電源電圧Vccを感
知し、電源電圧Vccが所定レベルより低ければ電源電圧
感知信号PVCCHを論理ローにし、電源電圧Vccが所定レベ
ルより高ければ電源電圧感知信号PVCCHを論理ハイにす
る。従って、電源電圧感知信号PVCCHが論理ローであれ
ばNMOSトランジスタ３６２、３６３はターンオンされる
ので、ラッチ回路３５１、３５３の入力は常に論理ロー
になって信号DO１を論理ローにし、電源電圧感知信号PV
CCHが論理ハイであればNMOSトランジスタ３６２、３６
３はターンオフされるのでラッチ回路３５１、３５３の
入力は伝送ゲート３１３、３１５の出力に従う。
圧感知信号PVCCHによりゲートされる。電源電圧感知信
号PCCHはインバータ３３０により反転されてNMOSトラン
ジスタ３６２、３６３に印加される。DDR同期式DRAM半
導体装置１０１は外部から入力される電源電圧Vccを感
知し、電源電圧Vccが所定レベルより低ければ電源電圧
感知信号PVCCHを論理ローにし、電源電圧Vccが所定レベ
ルより高ければ電源電圧感知信号PVCCHを論理ハイにす
る。従って、電源電圧感知信号PVCCHが論理ローであれ
ばNMOSトランジスタ３６２、３６３はターンオンされる
ので、ラッチ回路３５１、３５３の入力は常に論理ロー
になって信号DO１を論理ローにし、電源電圧感知信号PV
CCHが論理ハイであればNMOSトランジスタ３６２、３６
３はターンオフされるのでラッチ回路３５１、３５３の
入力は伝送ゲート３１３、３１５の出力に従う。
【００１８】PMOSトランジスタ３７１、３７２はパルス
発生部１１５から出力される書込みインタラプト読出し
信号WIRによりゲートされる。書込みインタラプト読出
し信号WIRが論理ローであればPMOSトランジスタ３７
１、３７２はターンオンされるのでラッチ回路３５２、
３５４の入力は論理ハイになって信号DO１を論理ローに
し、書込みインタラプト読出し信号WIRが論理ハイであ
ればPMOSトランジスタ３７１、３７２はターンオフされ
るのでラッチ回路３５２、３５４の入力は伝送ゲート３
１４、３１６の出力に従う。
発生部１１５から出力される書込みインタラプト読出し
信号WIRによりゲートされる。書込みインタラプト読出
し信号WIRが論理ローであればPMOSトランジスタ３７
１、３７２はターンオンされるのでラッチ回路３５２、
３５４の入力は論理ハイになって信号DO１を論理ローに
し、書込みインタラプト読出し信号WIRが論理ハイであ
ればPMOSトランジスタ３７１、３７２はターンオフされ
るのでラッチ回路３５２、３５４の入力は伝送ゲート３
１４、３１６の出力に従う。
【００１９】このように、書込み信号PWRFは信号遅延部
１１３を通過しながら内部クロック信号PCLKの２サイク
ル分だけ遅延される。パルス発生部１１５はNANDゲート
３３３〜３４１、インバータ３２６〜３２９、インバー
タチェーン３８１、３８２を具備する。インバータ３２
６はDDR設定信号PDDRを反転させる。NANDゲート３３４
はDDR設定信号PDDRと内部クロック信号PCLK及び信号P１
を入力しこれらを否定論理積する。NANDゲート３３５は
信号P１、P２、インバータ３２６の出力及び内部クロッ
ク信号PCLKを入力しこれらを否定論理積する。NANDゲー
ト３３６はNANDゲート３３４、３３５の出力を否定論理
積する。インバータチェーン３８１はNANDゲート３３６
の出力を所定時間遅延及び反転させる。NANDゲート３３
７はNANDゲート３３６の出力とインバータチェーン３８
１の出力を否定論理積する。
１１３を通過しながら内部クロック信号PCLKの２サイク
ル分だけ遅延される。パルス発生部１１５はNANDゲート
３３３〜３４１、インバータ３２６〜３２９、インバー
タチェーン３８１、３８２を具備する。インバータ３２
６はDDR設定信号PDDRを反転させる。NANDゲート３３４
はDDR設定信号PDDRと内部クロック信号PCLK及び信号P１
を入力しこれらを否定論理積する。NANDゲート３３５は
信号P１、P２、インバータ３２６の出力及び内部クロッ
ク信号PCLKを入力しこれらを否定論理積する。NANDゲー
ト３３６はNANDゲート３３４、３３５の出力を否定論理
積する。インバータチェーン３８１はNANDゲート３３６
の出力を所定時間遅延及び反転させる。NANDゲート３３
７はNANDゲート３３６の出力とインバータチェーン３８
１の出力を否定論理積する。
【００２０】ここで、NANDゲート３３７とインバータチ
ェーン３８１はパルス発生機能を有する。前記パルス発
生過程を説明する。NANDゲート３３７とインバータチェ
ーン３８１はNANDゲート３３６の出力が論理ローから論
理ハイに遷移する時だけパルスを発生する。NANDゲート
３３６の出力が論理ローであれば、インバータチェーン
３８１の出力は論理ハイである。するとNANDゲート３３
７は論理ハイを出力する。その途中でNANDゲート３３６
の出力が論理ローから論理ハイに遷移すればその瞬間NA
NDゲート３３７の入力は全て論理ハイになるのでNANDゲ
ート３３７の出力は論理ローになる。しかし、すぐイン
バータチェーン３８１の出力は論理ハイから論理ローに
遷移するのでNANDゲート３３７の出力は再び論理ハイに
なる。従って、NANDゲート３３７からローパルスが発生
される。
ェーン３８１はパルス発生機能を有する。前記パルス発
生過程を説明する。NANDゲート３３７とインバータチェ
ーン３８１はNANDゲート３３６の出力が論理ローから論
理ハイに遷移する時だけパルスを発生する。NANDゲート
３３６の出力が論理ローであれば、インバータチェーン
３８１の出力は論理ハイである。するとNANDゲート３３
７は論理ハイを出力する。その途中でNANDゲート３３６
の出力が論理ローから論理ハイに遷移すればその瞬間NA
NDゲート３３７の入力は全て論理ハイになるのでNANDゲ
ート３３７の出力は論理ローになる。しかし、すぐイン
バータチェーン３８１の出力は論理ハイから論理ローに
遷移するのでNANDゲート３３７の出力は再び論理ハイに
なる。従って、NANDゲート３３７からローパルスが発生
される。
【００２１】NANDゲート３３９はインバータ３２６の出
力と信号P２を入力しこれらを否定論理積して信号MRS_P
WIを発生する。インバータ３２７は書込み信号PWRFを反
転させる。NANDゲート３３３はチップ選択信号PCSとカ
ラム制御信号PCF及びインバータ３２７の出力を入力し
これらを否定論理積する。インバータ３２８はNANDゲー
ト３３３の出力を反転させる。NANDゲート３４０はイン
バータ３２８の出力と内部クロック信号PCLK及び信号P
１を入力しこれらを否定論理積して書込みインタラプト
読出し信号WIRを発生する。インバータ３２９は書込み
インタラプト読出し信号WIRを反転させる。インバータ
チェーン３８２はインバータ３２９の出力を所定時間遅
延及び反転させる。NANDゲート３４１はインバータ３２
９の出力とインバータチェーン３８２の出力を否定論理
積する。インバータ３２９の出力が論理ローから論理ハ
イに遷移すればNANDゲート３４１からローパルスが発生
される。前記ローパルス発生方法はインバータチェーン
３８１とNANDゲート３３７の動作を通じて説明したこと
と同一である。NANDゲート３３８はNANDゲート３３７、
３４１の出力を入力しこれらを否定論理積して書込みイ
ンタラプト書込み信号PWIWを発生する。
力と信号P２を入力しこれらを否定論理積して信号MRS_P
WIを発生する。インバータ３２７は書込み信号PWRFを反
転させる。NANDゲート３３３はチップ選択信号PCSとカ
ラム制御信号PCF及びインバータ３２７の出力を入力し
これらを否定論理積する。インバータ３２８はNANDゲー
ト３３３の出力を反転させる。NANDゲート３４０はイン
バータ３２８の出力と内部クロック信号PCLK及び信号P
１を入力しこれらを否定論理積して書込みインタラプト
読出し信号WIRを発生する。インバータ３２９は書込み
インタラプト読出し信号WIRを反転させる。インバータ
チェーン３８２はインバータ３２９の出力を所定時間遅
延及び反転させる。NANDゲート３４１はインバータ３２
９の出力とインバータチェーン３８２の出力を否定論理
積する。インバータ３２９の出力が論理ローから論理ハ
イに遷移すればNANDゲート３４１からローパルスが発生
される。前記ローパルス発生方法はインバータチェーン
３８１とNANDゲート３３７の動作を通じて説明したこと
と同一である。NANDゲート３３８はNANDゲート３３７、
３４１の出力を入力しこれらを否定論理積して書込みイ
ンタラプト書込み信号PWIWを発生する。
【００２２】このように、書込みインタラプト書込み信
号PWIWはパルス発生部１１５からハイパルスとして発生
される。図３は前記図１及び図２に示した信号のタイミ
ング図である。図３を参照して図１に示したDDR同期式D
RAM半導体装置１０１の動作を説明する。図３ではバー
スト長が８の場合を示した。外部から第１及び第２メモ
リブロック１３１、１３２にデータを書込みするため
に、先ずカラムアドレス信号Add(図３の３２１)の最上
位アドレスビットCA１１をイネーブルさせる。すると第
１及び第３入出力線グループが活性化される。この状態
で書込み命令PWRFが最初にイネーブルされれば(図３の
３１１)それから内部クロック信号PCLKの１サイクルが
過ぎた時点(図３のt１)でデータストローブ信号DQSが論
理ハイとしてイネーブルされる。内部クロック信号PCLK
の時点(図３のt１)でデータストローブ信号DQSがイネー
ブルされるのは、DDR同期式DRAM半導体装置１０１の書
込み待ち時間が１に設定されているからである。データ
ストローブ信号DQSがイネーブルされれば、外部から第
１データDinがDDR同期式DRAM半導体装置１０１に入力さ
れる。第１データDinは書込み命令PWRFがイネーブルさ
れてから内部クロック信号PCLKの２サイクル過ぎた時点
(図３のt２)で活性化された第１及び第３入出力線グル
ープに載せられる。第１データDinが書込み命令PWRFが
イネーブルされてから内部クロック信号PCLKの２サイク
ルが過ぎた時点(図３のt２)で第１及び第３入出力線グ
ループに載せられる理由は、DDR同期式DRAM半導体装置
１０１は２ビット先取り(prefetch)方式を適用している
からである。
号PWIWはパルス発生部１１５からハイパルスとして発生
される。図３は前記図１及び図２に示した信号のタイミ
ング図である。図３を参照して図１に示したDDR同期式D
RAM半導体装置１０１の動作を説明する。図３ではバー
スト長が８の場合を示した。外部から第１及び第２メモ
リブロック１３１、１３２にデータを書込みするため
に、先ずカラムアドレス信号Add(図３の３２１)の最上
位アドレスビットCA１１をイネーブルさせる。すると第
１及び第３入出力線グループが活性化される。この状態
で書込み命令PWRFが最初にイネーブルされれば(図３の
３１１)それから内部クロック信号PCLKの１サイクルが
過ぎた時点(図３のt１)でデータストローブ信号DQSが論
理ハイとしてイネーブルされる。内部クロック信号PCLK
の時点(図３のt１)でデータストローブ信号DQSがイネー
ブルされるのは、DDR同期式DRAM半導体装置１０１の書
込み待ち時間が１に設定されているからである。データ
ストローブ信号DQSがイネーブルされれば、外部から第
１データDinがDDR同期式DRAM半導体装置１０１に入力さ
れる。第１データDinは書込み命令PWRFがイネーブルさ
れてから内部クロック信号PCLKの２サイクル過ぎた時点
(図３のt２)で活性化された第１及び第３入出力線グル
ープに載せられる。第１データDinが書込み命令PWRFが
イネーブルされてから内部クロック信号PCLKの２サイク
ルが過ぎた時点(図３のt２)で第１及び第３入出力線グ
ループに載せられる理由は、DDR同期式DRAM半導体装置
１０１は２ビット先取り(prefetch)方式を適用している
からである。
【００２３】書込みインタラプト書込み機能を遂行しよ
うとする場合、外部データDinが第１及び第３入出力線
グループを通じて第１及び第３メモリブロック１３１、
１３２に書込まれている途中でアドレス信号Add(図３の
３２２)の最上位アドレスビットCA１１がディセーブル
されて第２及び第４入出力線グループを選択し、この状
態で書込み命令PWRFが二番目にイネーブルされる(図３
の３１２)。すると、書込みインタラプト書込み信号発
生部１１１は前記二番目にイネーブルされた書込み命令
PWRFを受け、それから内部クロック信号PCLKの２サイク
ルが過ぎた時点(図３のt４)で書込みインタラプト書込
み信号PWIWをイネーブルさせる。書込みインタラプト書
込み信号PWIWがイネーブルされれば第１及び第２感知増
幅器１４１、１４２は第１及び第３入出力線グループを
プリチャージして、第１及び第３入出力線グループを通
じて第１データDinが第１及び第２メモリブロック１３
１、１３２に書込まれることを中断させる。そして外部
から第２データDinが第２及び第４入出力線グループを
通じて第１及び第２メモリブロック１３１、１３２に書
込まれる。
うとする場合、外部データDinが第１及び第３入出力線
グループを通じて第１及び第３メモリブロック１３１、
１３２に書込まれている途中でアドレス信号Add(図３の
３２２)の最上位アドレスビットCA１１がディセーブル
されて第２及び第４入出力線グループを選択し、この状
態で書込み命令PWRFが二番目にイネーブルされる(図３
の３１２)。すると、書込みインタラプト書込み信号発
生部１１１は前記二番目にイネーブルされた書込み命令
PWRFを受け、それから内部クロック信号PCLKの２サイク
ルが過ぎた時点(図３のt４)で書込みインタラプト書込
み信号PWIWをイネーブルさせる。書込みインタラプト書
込み信号PWIWがイネーブルされれば第１及び第２感知増
幅器１４１、１４２は第１及び第３入出力線グループを
プリチャージして、第１及び第３入出力線グループを通
じて第１データDinが第１及び第２メモリブロック１３
１、１３２に書込まれることを中断させる。そして外部
から第２データDinが第２及び第４入出力線グループを
通じて第１及び第２メモリブロック１３１、１３２に書
込まれる。
【００２４】このように、書込みインタラプト書込み信
号PWIWは書込みインタラプト書込み機能を遂行するため
の書込み信号PWRFが入力されれば、それより内部クロッ
ク信号PCLKが２サイクル過ぎた時点(図３のt４)で発生
されて第１及び第３入出力線グループをプリチャージす
ることによって書込みインタラプト書込み機能が遂行さ
れる間に第１データが不要に第１及び第２メモリブロッ
ク１３１、１３２に書込まれなくなる。今まで１２８MB
DDR同期式DRAM半導体装置１０１に対してのみ説明した
が、本発明は１２８MB以外のDDR同期式DRAM半導体装置
に対しても同一に適用されうる。また、DDR同期式DRAM
半導体装置１０１は多様なバースト長さでも書込みイン
タラプト書込み機能を遂行することができる。
号PWIWは書込みインタラプト書込み機能を遂行するため
の書込み信号PWRFが入力されれば、それより内部クロッ
ク信号PCLKが２サイクル過ぎた時点(図３のt４)で発生
されて第１及び第３入出力線グループをプリチャージす
ることによって書込みインタラプト書込み機能が遂行さ
れる間に第１データが不要に第１及び第２メモリブロッ
ク１３１、１３２に書込まれなくなる。今まで１２８MB
DDR同期式DRAM半導体装置１０１に対してのみ説明した
が、本発明は１２８MB以外のDDR同期式DRAM半導体装置
に対しても同一に適用されうる。また、DDR同期式DRAM
半導体装置１０１は多様なバースト長さでも書込みイン
タラプト書込み機能を遂行することができる。
【００２５】本発明は最適な実施形態を参照して開示さ
れ記述されたが、請求範囲により定義されたものであっ
て、本発明の思想及び範囲内で多様な変更がこの分野の
通常の知識を有する者により可能である。
れ記述されたが、請求範囲により定義されたものであっ
て、本発明の思想及び範囲内で多様な変更がこの分野の
通常の知識を有する者により可能である。
【００２６】
【発明の効果】前述したように本発明によれば、書込み
インタラプト書込み機能を遂行するために第１及び第３
入出力線グループが活性化されて外部データDinが第１
及び第２メモリブロック１３１、１３２に書込まれてい
る途中で書込み信号PWRFが二番目にイネーブルされる場
合、書込みインタラプト書込み信号PWIWは書込み信号PW
RFが二番目にイネーブルされてから内部クロック信号PC
LKが２サイクル過ぎた後イネーブルされることによっ
て、その直後に第１及び第３入出力線グループはプリチ
ャージされて第１及び第３入出力線グループを通じて外
部データDinの第１及び第２メモリブロック１３１、１
３２への書込み中断される。従って、DDR同期式DRAM半
導体装置１０１は正確なデータ書込み動作を遂行する。
インタラプト書込み機能を遂行するために第１及び第３
入出力線グループが活性化されて外部データDinが第１
及び第２メモリブロック１３１、１３２に書込まれてい
る途中で書込み信号PWRFが二番目にイネーブルされる場
合、書込みインタラプト書込み信号PWIWは書込み信号PW
RFが二番目にイネーブルされてから内部クロック信号PC
LKが２サイクル過ぎた後イネーブルされることによっ
て、その直後に第１及び第３入出力線グループはプリチ
ャージされて第１及び第３入出力線グループを通じて外
部データDinの第１及び第２メモリブロック１３１、１
３２への書込み中断される。従って、DDR同期式DRAM半
導体装置１０１は正確なデータ書込み動作を遂行する。
【図１】 本発明に係る１２８MB DDR同期式DRAM(SDRA
M)半導体装置の概略的なブロック図である。
M)半導体装置の概略的なブロック図である。
【図２】 前記図１に示した書込みインタラプト書込み
信号発生部の詳細回路図である。
信号発生部の詳細回路図である。
【図３】 前記図１及び図２に示した信号のタイミング
図である。
図である。
１０１…DDR同期式DRAM半導体装置 １１１…書込みインタラプト書込み信号発生部 １１３…信号遅延部 １１５…パルス発生部 １２１…カラム選択線制御部 １３１、１３２…第１及び第２メモリブロック １４１、１４２…第１及び第２感知増幅器 １５１…入出力バッファ IO１〜IO８…第１乃至第８入出力線
Claims (6)
- 【請求項１】 データを貯蔵する第１メモリブロック
と、 前記第１メモリブロックに貯蔵されたデータを感知する
第１感知増幅器と、 前記第１感知増幅器に連結され、各々複数個の入出力線
を具備する第１及び第２入出力線グループと、 外部から入力される書込み信号及び内部クロック信号を
入力し、書込みインタラプト書込み信号を発生して前記
第１感知増幅器に提供する書込みインタラプト書込み信
号発生部とを具備し、 前記第１入出力線グループが活性化された状態で前記書
込み信号が最初にイネーブルされて、外部から入力され
るデータが前記第１メモリブロックに書込まれている途
中で、前記第２入出力線グループを通じて前記第１メモ
リブロックにデータを書込むために前記書込み信号が二
番目にイネーブルされる場合、前記書込みインタラプト
書込み信号発生部は、前記書込み信号が二番目にイネー
ブルされてから前記内部クロック信号が所定サイクルを
過ぎた後前記書込みインタラプト書込み信号をイネーブ
ルさせ、その直後に前記第１入出力線グループはプリチ
ャージされることを特徴とする同期式DRAM半導体装置。 - 【請求項２】 前記書込みインタラプト書込み信号発生
部は、 前記書込み信号と前記内部クロック信号を入力し、前記
内部クロック信号に応答して前記書込み信号を前記内部
クロック信号の所定サイクルだけ延ばす信号遅延部と、 前記信号遅延部に連結され、前記内部クロック信号を入
力し前記内部クロック信号と前記信号遅延部の出力に応
答して前記書込みインタラプト書込み信号をパルスとし
て発生するパルス発生部とを具備することを特徴とする
請求項１に記載の同期式DRAM半導体装置。 - 【請求項３】 前記信号遅延部は、 前記書込み信号及び内部クロック信号を入力し前記内部
クロック信号のロジックレベルが変わる時ごとに順次に
前記内部クロック信号によりゲートされる第１乃至第４
伝送ゲートと、 前記第１及び第４伝送ゲートに各々連結され前記第１乃
至第４伝送ゲートの出力をラッチする第１乃至第４ラッ
チ回路とを具備することを特徴とする請求項２に記載の
同期式DRAM半導体装置。 - 【請求項４】 前記パルス発生部は、 前記書込み信号及び内部クロック信号を組み合わせて出
力を発生する第１論理回路と、 前記第１論理回路の出力を入力する、奇数個のインバー
タからなるインバータチェーンと、 前記第１論理回路の出力と前記インバータチェーンの出
力を組み合わせて前記書込みインタラプト書込み信号を
発生する第２論理回路とを具備することを特徴とする請
求項２に記載の同期式DRAM半導体装置。 - 【請求項５】 前記同期式DRAM半導体装置は、 データを貯蔵する第２メモリブロックと、 前記第２メモリブロックに貯蔵されたデータを感知する
第２感知増幅器と、 前記第２感知増幅器に連結され、各々複数個の入出力線
を具備する第３及び第４入出力線グループを具備し、 前記第１入出力線グループが活性化またはプリチャージ
される時前記第３入出力線グループが同時に活性化また
はプリチャージされ、前記第２入出力線グループが活性
化またはプリチャージされる時前記第４入出力線グルー
プが同時に活性化またはプリチャージされることを特徴
とする請求項１に記載の同期式DRAM半導体装置。 - 【請求項６】 前記同期式DRAM半導体装置はDDR同期式D
RAM半導体装置であることを特徴とする請求項１に記載
の同期式DRAM半導体装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990015434A KR100297726B1 (ko) | 1999-04-29 | 1999-04-29 | 기입 인터럽트 기입 기능을 갖는 동기식 디램반도체 장치 |
| KR199915434 | 1999-04-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000322887A true JP2000322887A (ja) | 2000-11-24 |
| JP3992901B2 JP3992901B2 (ja) | 2007-10-17 |
Family
ID=19582917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000131234A Expired - Fee Related JP3992901B2 (ja) | 1999-04-29 | 2000-04-28 | 書込みインタラプト書込み機能を有する同期式ｄｒａｍ半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6236619B1 (ja) |
| JP (1) | JP3992901B2 (ja) |
| KR (1) | KR100297726B1 (ja) |
| TW (1) | TW529026B (ja) |
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|---|---|---|---|---|
| US6487141B2 (en) * | 2001-03-15 | 2002-11-26 | Micron Technology, Inc. | Digital delay, digital phase shifter |
| US20030018846A1 (en) * | 2001-07-18 | 2003-01-23 | Blaise Fanning | Method and system for fast memory initialization or diagnostics |
| US6826113B2 (en) * | 2003-03-27 | 2004-11-30 | International Business Machines Corporation | Synchronous dynamic random access memory device having memory command cancel function |
| US7480774B2 (en) * | 2003-04-01 | 2009-01-20 | International Business Machines Corporation | Method for performing a command cancel function in a DRAM |
| US7224637B2 (en) * | 2004-09-23 | 2007-05-29 | Promos Technologies Inc. | Tri-mode clock generator to control memory array access |
| US7397722B1 (en) * | 2007-02-02 | 2008-07-08 | Freescale Semiconductor, Inc. | Multiple block memory with complementary data path |
| JP2018045741A (ja) * | 2016-09-12 | 2018-03-22 | 東芝メモリ株式会社 | 半導体記憶装置及びメモリシステム |
| JP2020202002A (ja) * | 2019-06-11 | 2020-12-17 | キオクシア株式会社 | 半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5594704A (en) * | 1992-04-27 | 1997-01-14 | Mitsubishi Denki Kabushiki Kaisha | Synchronous semiconductor memory device |
| EP0810607B1 (en) * | 1996-05-17 | 2003-08-27 | Hyundai Electronics America, Inc. | Block write power reduction |
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1999
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