TW529026B - Synchronous dynamic random access memory semiconductor device having write-interrupt write function - Google Patents

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Description

529026 A7 -----B7__ 五、發明說明（1 ) 發明背t L 發明範疇 '本發明有關於半導體記憶體裝置，而且尤其有關於一種 具有寫入·中斷-寫入功能之雙資料率（DDR )同步動態隨機 存取記憶體（SDRAM)。 2·習用説明 DDR SDRAM半導體裝置具有寫入-中斷·寫入功能，寫 入-中斷-寫入功能是指當中斷資料寫入（其經由一輸入/輸 出線群而從外部輸入到記憶體區塊）用以經由另一輸入/輸 出線群而將資料輸入寫入記憶體區塊。在DDR SDRAM半 導體裝置中，將2外部時脈信號的兩個時脈周期送入已載 入輸入/輸出線群的外部輸入資料。惟在習用DDR SDRAM 半導體中，在執行寫入·中斷-窝入功能時未考慮到此一資 料載入時序，所以在DDR SDRAM記憶體裝置中發生操作 失誤。 發明總結 本發明的目的是提供一種能正確執行寫入-中斷-寫入功 能之同步動態隨機存取記憶體（SDRAM)半導體裝置。 經濟部智慧財產局員工消費合作社印製 在一實施例中，本發明提供一種具有寫入-中斷-寫入功 能之同步動態隨機存取記憶體半導體裝置’包括：一第一 記憶體區塊用以儲存資料；一第一感測放大器用以感測儲 存在第一記憶體區塊之資料；第一及第二輸入/輸出線 群，連接至第一感測放大器；及一寫入·中斷-寫入信號產 生部分用以接收一外部輸入寫入信號及一内部時脈信號以 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 529026
五、發明說明（2 ) 產生一寫入_中斷_寫入信號，及用以提供窝入·中斷-窝入 信號至第一感測放大器，其中當一外部輸入資料通過第一 輸入/輸出線群而窝入第一記憶體區塊以回應在第一時間 ”、’占口動之寫入t號，及寫入信號在第二時間點啓動以通過 第二輸入/輸出線群而將資料寫入第一記憶體區塊時，寫 入-中斷-寫入信號產生器即在寫入信號啓動之第二時間點 後之内部時脈信號之預設數目周期啓動窝入·中斷_寫入信 號，藉以立即預充電第一輸入/輸出線群。 =佳的，寫入-中斷-寫入信號產生部分包括：一信號延 遲單元用以接收寫入信號及内部時脈信號，及用以延遲寫 入信號一預設數目之内部時脈信號周期以回應内部時脈信 號；及一脈波信號產生器連接至信號延遲單元，其中脈波 信號產生器接收内部時脈信號及產生窝入_中斷_窝入信號 作爲脈波以回應内部時脈信號及信號延遲單元之輸出。， 較佳的，SDRAM半導體裝置包括··一第二記^體區塊 用以儲存資料；一第二感測放大器用以感測儲存在第二記 憶體區塊之資料；及第三及第四輸入/輸出線群，連接至 第二感測放大器；其中第一及第三輸入/輸出線群係同時 啓動或預充電，而第二及第四輸入/輸出線群係同時啓 或預充電。 * 因此SDRAM半導體裝置可正確執行窝入_ 能。 中辦-窝入功 附圖簡單説明 參考本發明的較佳實施例且配合附圖即 尺明了本發明 -5- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
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五、發明說明（3 ) 經濟部智慧財產局員工消費合作社印製 的上述目的及優點，其中： 圖1是根據本發明的1 2 8百萬位元組雙資料率同步動態 隨機存取記憶體（SDRAM)半導體裝置的示意圖； μ 圖2是圖1寫入·中斷-寫入信號產生器的詳細電路圖；及 圖3是圖1及圖2的信號時序圖。 較佳實施例詳細説明 以下參考附圖以詳細説明本發明，其中顯示本發明的較 佳實施例。惟本發明可以用多種形式實施，因此不該將本 發明解釋爲僅限於本文所述的實施例，反之，提供這些實 施例以便更完整及完全的説明本發明，且向熟於此技術= 更完全的表達本發明的範園。不同视圖中的相同參考數字 表示相同數字。此外本文所述的各實施例也包括其互補的 傳導型實施例。 - 參考圖1，根據本發明的1 2 8百萬位元組雙資料率（DDR ) 同步動態隨機存取記憶體（SDRAM)半導體裝置包括·窝 入-中斷-寫入信號產生部分lu，行選擇二制;:21寫 第一及第二記憶體區塊131，132，第一及第二感測放大 器141，142，第一至.第八輸入/輸出線1〇1至1〇8，及輸 =/&輸出緩衝器151。第一及第二輸入/輸出線1()1及川2 %馬第一輸入/輸出線群，而第三及第四輸入/輸出線ic>3 及104稱爲第二輸入/輸出線群，第五及第六輸入/輸出線 105及106稱爲第三輸入/輸出線群，而第七及第八輸入/ 輸出線107及108稱爲第四輸入/輸出線群。 位址信號Add及外部時脈信號CLK從外部輸入ddr -6 - 本紙張尺度適用中國國家標準(CNS)A4規格（210 x 297公髮） (請先閱讀背面之注意事項寫本頁) 裝 n —L n 一：口、 n ϋ ϋ an an «I ·
529026 A7 -B7 五、發明說明（6 ) --------------- (請先閱讀背面之注意事項再填寫本頁) 1 0 1的輸出資料數目不等於4時，傳送閘3 1 1即關閉以中 斷寫入信號PWFR。同時導通NMOS電晶體3 6 1，所以不 論其輸入信號爲何，NAND問3 3 1的輸出仍維持邏輯高，· NAND閘3 3 1從傳送閘3 i 1接收寫入信號PWRF，晶片選擇 信號P C S及行控制信號p c F即在輸入信號上執行NAND操 作以產生信號SDR_PWI，反相器322令信號SDR JP WI反相 且輸出信號P 2。 反相器324將寫入信號PWR反相，而反相的寫入信號即 輸出到傳送閘3 1 2。傳送閘3 1 2被内部時脈信號PCLK導 通’例如當内部時脈信號PCLK是邏輯低時，即導通傳送 閘3 12以通過反相的窝入信號PWR。閂電路3 5 5將傳送閘 3 1 2輸出的反相寫入信號p w R反相及閂鎖以產生信號 P 1。NAND閘3 3 2接收D D R設定信號PDDR，内部時脈信 號PCLK及#说P1 ’且在輸入信號上執行n AND操作。當 % 經濟部智慧財產局員工消費合作社印製 DDR SDRAM半導體裝置101在DDR模式操作時，DDR 設定信號P D D R即成爲邏輯高。當DDR SDRAM半導體裝 置101在寫入模式操作時，寫入信號p WRF及P W R即成爲 邏輯高。當DDR SDRAM半導體裝置101在DDR模式或寫 入模式時，NAND閘3 3 2的輸出是内部時 言號p^LK的回 應。亦即，當内部時脈信號PCLK是邏輯高時，NAND閘 3 3 2的輸出即成爲邏輯低。當内部時脈信號pCLK是邏輯 低時，NAND閘3 3 2的輸出成爲邏輯高。 傳送閘3 1 3其接收信號P 2受到NAND閘3 3 2的輸出控 制，且輸出信號P 2。閂電路3 5 1閂鎖輸出信號P 2，當 -9- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 529026
五、發明說明（7 經濟部智慧財產局員工消費合作社印製 NAND閘3 3 2的輸出從邏輯低轉成邏輯高時，傳送閘3 i 3 即關閉而傳送閘3 i 4即導通，所以閂電路3 5 i的輸出被閂 電路3 5 2閂鎖。當NAND閘3 3 2的輸出從邏輯高轉成邏輯 低時’傳送閘3 1 4即關閉而傳送閘3 1 5即導通，所以閃電 路3 5 2的輸出被閃電路3 5 3閃鎖。當NANd閘3 3 2的輸= 從邏輯低轉成邏輯高時，傳送閘3 15即關閉而傳送閘3 16 即導通’所以閂電路3 5 3的輸出被閂電路3 5 4閂鎖。亦 即’ k號P 2至傳送閘3 1 3的輸入在通過閂電路3 5 4而輸出 之前’延遲兩個内部時脈信號PCLK周期的時間。 供應電壓檢測信號pVCCH導通NM〇s電晶體3 6 2， 3 6 3 ’反相器3 3 0將供應電壓檢測信號pvccH反相，而且 將反相供應電壓檢測信號送入NM〇s電晶體362，363。 DDR SDRAM半導體裝置i 〇丨檢測一外部輸入供應電壓 Vcc，而且當供應電壓vcc低於一預設電壓位準時，即令 供應電壓檢測信號PVCCH成爲邏輯低。反之，當供應電 壓Vcc高於預設電壓位準時，DDR SDRAM半導體裝置 1 〇 1即令供應電壓檢測信號PVCCH成爲邏輯高。當供應電 壓檢測信號PVCCH是邏輯低時，NM0S電晶體3 62，3 63 即導通，所以閂電路3 51，3 5 3的輸入信號成爲邏輯低， 因而令信號D 0，1成爲邏輯低。惟，當供應電壓檢測信號 PVCCH是邏輯高時，即關閉NM〇s電晶體3 6 2，3 6 3，所 以傳送閘31 3，3 1 5的輸出即在無轉移下輸出到閂電路 3 5 1，3 5 3 °
脈波仏號產生器115的寫入中斷讀取信號wir將pm〇S -10- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I n 1 ·ϋ ϋ n n ϋ« 1 n · n n n I n n 一 δ， ·1 n n n 1 n n < (請先閱讀背面之注意事項再填寫本頁)
529026 A7 B7 五、發明說明（8 ) 電晶體371，372導通，當寫入中斷讀取信號WIR是邏輯 低時’ PMOS電晶體3 71，3 7 2即導通，所以閃電路 3 5 2，3 5 4的輸入信號即成爲邏輯高，因而使信號D 〇丄成 爲邏輯低。同時，當寫入中斷讀取信號WIR是邏輯高 時，P Μ 05電晶體3 7 1，3 7 2即關閉，所以傳送閘3 i 4， 3 1 6的輸出即在無轉移下輸出到閂電路3 5 2，3 5 4。如上 所述’信號延遲單元1 1 3將寫入信號PWFR延遲2周期的内 部時脈信號PCLK 〇 脈波信號產生器1 1 5包括NAND閘3 3 3至3 4 1，反相器 326 ’ 327，328，329，及反相器鏈381，382。反相器 3 2 6將D D R設定信號PDDR反相，NAND閘3 3 4接收D D R 設定信號PDDR，内部時脈信號pCLK，信號P 1，及信號 D01 ’且在輸入信號上執行NAND操作。NAND閘3 3 5接 收信號P 1，P 2，反相器3 2 6的輸出信號，及内部時脈信號 PCLK，且在輸入信號上執行NAND操作。NAND閘3 3 6在 NAND閘3 3 4，3 3 5輸出信號上執行NAND操作，反相器 鏈3 8 1將NAND閘3 3 6的輸出信號延遲一預設時間，而且 將NAND閘3 3 6的輸出信號反相，NAND閘3 3 7在NAND閘 336輸出信號上執行NAND操作，且從反相器鏈381輸 NAND閘337及反相器鏈381具有脈波產生功能，尤其 是僅當NAND閘3 3 6的輸出信號從邏輯低轉成邏輯高時， NAND閘337及反相器鏈381才產生脈波，當NAND閘3 3 6 的輸出信號是邏輯低時，反相器鏈3 8 1的輸出信號是邏輯 -11 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------------— (請先閱讀背面之注意事項再填寫本頁)
n n n ϋ ^ > · n H ϋ 1 ϋ·· ϋ i I %· 經濟部智慧財產局員工消費合作社印製 529026
五、發明說明（9 ) (請先閱讀背面之注意事項再填寫本頁) 馬而NAND閘3 3 7輸出一邏輯馬信號。輸出信號從nanD 閘J 3 6轉移時，從邏輯低至邏輯高，NAND閘S 3J的、所有 輸入信號成爲邏輯高，所以NAND閘3 3 7的輸、出信號成爲 邏'。惟’稍後反相器鏈3 $ 1你输出信號即從邏辑高轉 成邏輯低，所以NANI?閘3 3 7的輸出彳畫號、又轉成邏輯高， 因此NAND閘3 3 7產生低的脈波。 經濟部智慧財產局員工消費合作社印製 NAND閘3 3 9接收反相器3 2 6的輸出信號及信號p 2，且 在收到#號上執行NAND操作，以產生信號MRS_PWI，反 相器3 2 7使窝入信號Pwrf反相，NAND閘3 3 3接收晶片選 擇信號PCS，行控制信號PCF及反相器3 27的輸出信號， 且在收到信號上執行NAND操作。反相器3 2 8使NAND閘 3 3 3的輸出信號反相，NAND閘.3 4 0接收反相器3 2 8的輸 出信號，内部時脈信號PCLK及信號P 1，且在收到信號上 執行NAND操作以產生寫入中斷讀取信號wiR.。反相器 3 2 9使寫入中斷讀取信號WIR反相，反相器鏈382令反相 器3 2 9的輸出信號延遲一預設時間，且將反相器3 2 9的輸 出信號反相。NAND閘3 4 1在反相器3 2 9的輸出信號及反 相器鏈3 8 2的輸出信號上執行NAND操作，當反相器329 的輸出信號從邏輯低轉成邏輯高時，NAND閘3 4 1即產生 低的脈波。反相器鏈3 8 2及NAND閘3 4 1產生低脈波的方 式與反相器鏈381及NAND閘3 3 7相同，NAND閘.3 3 8從 NAND閘3 3 7，3 4 1接收輸出信號，且在收到信鵁上執行 NAND操作，以產生寫入中斷-寫入信號PWIW。如上所 述寫入-中斷-寫入信號PWIW從脈波產生器1 1 5輸出高脈 -12 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 529026 A7 -—-__B7 五、發明說明（i〇 ) 波。 圖3是圖1及圖2的信號時序，説明圖1 DDR SDRAM半 導體裝置101的操作，其中本實施例選擇長度爲8的脈 衝。爲了將外部資料寫入第一及第二記憶體區塊丨3 i， 132，行位址信號Add 322(圖3)的最高位址位元CA11即啓 動以使第一及第三輸入/輸出線群動作。在此狀態中，當 首先啓動窝入信號PWRF時（圖3的311)，即在内部時脈信 號PCLK的周期結束時啓動資料選通信號dqs成爲邏輯高 狀態。資料選通信號D Q S爲何在内部時脈信號PCLK的點 11 (參考圖3 )啓動的原因是，DDR SDRAM半導體裝置 101的寫入等待時間已設定爲1。當啓動資料選通信號 D Q S時’第一資料D i η即從外部輸入DDR SDRAM半導體 裝置101。第一資料Din載入第一及第三輸入/輸出線 群，當窝入信號PWRF啓動後的兩個内部時脈信爽PClk 結束時，即在點12 (圖3 )動作。可判定第一資料d i n至第 一及弟二輸入/輸出線群的此一載入延遲，因爲DDR SDRAM半導體裝置ιοί採用2位元預擴取技術。 以使用窝入·中斷_寫入功能爲例，當外部資料D i n經由 第一及第二輸入/輸出線群而寫入第一及第二記憶體區塊 1 3 1，1 3 2時，位址信號Add M2 (圖3 )的最高位址位元 CA11即不能選擇第二及第四輸入/輸出線群。在此狀態 中’寫入信號PWRF又啓動，接著窝入-中斷-寫入信號產 生器1 1 1接收在第二時間點啓動的寫入信號PWrf，而且 在已中止内部時脈信號PCLK的2周期之後的點t4 (圖3) -13- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)
裝-------訂·!------ 經濟部智慧財產局員工消費合作社印製 529026 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（ 4動寫入·中斷·寫入信號PWIw。當寫入-中斷-寫入信號 pwiw啓動時，第一及第二感測放大器14ι，142即預充 私第一及第二輸入/輸出線群，以便將經由第一及第三輸 入/輸出線群而寫入第一資料Din至第一及第二記憶體區 塊1 3 1，1 3 2的動作中斷。接著第二資料Din (從外部輸 入）經由第二及第四輸入/輸出線群而寫入第一及第二記憶 體區塊1 3 1，1 3 2。 如上所述，從寫入·中斷-寫入功能的窝入信號PWRF輸 入完成2周期的内部時脈信號Pclk後，在點14 (圖3 )之 後產生寫入-中斷·寫入信號PWIW，因而預充電第一及第 三輸入/輸出線群，因此在寫入-中斷-窝入功能期間第一 資料不再窝入第一及第二記憶體區塊！41，132。 已參考1 2 8百萬位元組DDR SDRAM半導體裝置101來説 明本發明，惟，根據本發明的窝入-中斷-窝入功能可適用 於具各種脈衝長度的DDR SDRAM·半導體裝置。 如上所述，以寫入·中斷_窝入功能爲例，在第二時間點 啓動寫入信號PWRF，同時當第一及第三輸入/輸出線群動 作時，即寫入外部資料D i η至第一及第二記憶體區塊 1 3 1，1 3 2，從寫入信號pwRF啓動開始的2周期内部時脈 信號PCLK之後，啓動寫入-中斷-寫入信號PWIW，因而使 弟一及弟二輸入/輸出線群放電。結果’將外郅資料D i η 經由第一及第三輸入/輸出線而寫入第一及第二記憶體區 塊1 3 1，1 3 2的動作中斷，因而DDR SDRAM半導體裝置 1 0 1可正確的執行寫入·中斷·寫入功能。 -14 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------訂---- (請先閱讀背面之注意事項再填寫本頁)
#丨 529026 A7 B7 五、發明說明（12 ) 雖然已參考本發明的較佳實施例而特別説明本發明，熟 於此技術者可瞭解在不違反後附申請專利範圍定義的精神 及範圍下，可以在形式及細節上作各種變化。 _裝——.----訂---------1^— (請先閱讀背面之注意事項再填寫本頁)
經濟部智慧財產局員工消費合作社印製 -15- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

Claims (1)

  1. 529026 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 1· 一種具有寫入-中斷-窝入功能之同步動態随機存取記憶 體（SDRAM)半導體裝置，包括： 一第一記憶體區塊用以儲存資料； 一第一感測放大器用以感測儲存在第一記憶體區塊之 資料； 第一及第二輸入/輸出線群，連接至第一感測放大 器；及 一寫入-中斷-寫入信號產生部分用以接收一外部輸入 寫入信號及一内部時脈信號以產生一寫入-中斷-寫入信 號，及用以提供窝入·中斷-窝入信號至第一感測放大 器，其中當一外部輸入資料通過第一輸入/輸出線群而 寫入第一記憶體區塊以回應在第一時間點啓動之窝入信 號’及寫入#號在第二時間點啓動以通過第二輸入/輸 出線群而將資料寫入第一記憶體區塊時，寫入-中斷-寫 入#號產生器即在寫入信號啓動之第二時間點後之預設 數目内部時脈信號周期啓動寫入-中斷-寫入信號，藉以 立即預充電第一輸入/輸出線群。 2·如申請專利範圍第1項之SDRAM半導體裝置，其中寫入 -中斷-寫入信號產生部分包括： 一信號延遲單元用以接收寫入信號及内部時脈信號， 及用以延遲寫入信號一預設數目之内部時脈信號周期以 回應内部時脈信號；及 一脈波信號產生器連接至信號延遲單元，其中脈波信 號產生器接收内部時脈信號及產生寫入-中斷_寫入信號 ------------—— (請先閱讀背面之注意事項再填寫本頁) 訂— -16 -
    529026 A8 B8 C8 D8 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 六、申請專利範圍 作爲脈波以回應内部時脈信號及信號延遲單元之輪出。 3·如申請專利範圍第2項之SDRAM半導體裝置，其中信號 延遲單元包括： 第一至第四傳送閘用以接收窝入信號及内部時脈信 號，藉由内部時脈信號而循序導通第一至第四傳送問以 回應内部時脈信號之上升或下降變換；及 第一至第四閂電路分別連接至第一至第四傳送閉，用 以閂鎖第一至第四傳送閘之輸出。 4·如申請專利範園第2項之SDRAM半導體裝置，其中脈波 產生器包括： 一第一邏輯電路，用以合併寫入信號與内部時脈信 號’及用以輸出圖寫入信號與内郅時脈信號之人併 一反相器鏈，包括奇數反相器，用以接收第—邏輯· 路之輸出；及 ^ 一第二邏輯電路，藉由合併第一邏輯雷政、今包略〈輸出與反 相器鏈之輸出而用以產生寫入_中斷-窝入信號。 ’、 5·如申請專利範圍第1項之SDRAM半導體裝置，勺括 一第二記憶體區塊用以儲存資料； .一第二感測放大器用以感測儲存在第二 資料；及 第三及第四輸入/輸出線群，連接至第 器； 其中第一及第三輸入/輸出線群係同時 τ皆動或預无 電，而第二及第四輸入/輸出線群係同時 τ皆動或預无 1己憶體區塊之 感測放大 W裝---- (請先閱讀背面之注意事項再填寫本頁)
    -17- 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公釐） 529026 A8 B8 C8 D8 六、申請專利範圍 電 6.如申請專利範圍第1項之SDRAM半導體裝置，其中 SDRAM半導體裝置係雙資料率（DDR) SDRAM半導體裝 置0 (請先閱讀背面之注意事項再填寫本頁) 裝 n n n n π ^ l tMMmm i 1 n ϋ .1 I ' 經濟部智慧財產局員工消費合作社印製 18- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
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