KR100254071B1

KR100254071B1 - 동기형 반도체 기억 장치

Info

Publication number: KR100254071B1
Application number: KR1019970030768A
Authority: KR
Inventors: 세이지 사와다
Original assignee: 다니구찌 이찌로오, 기타오카 다카시; 미쓰비시덴키 가부시키가이샤
Priority date: 1997-02-18
Filing date: 1997-07-03
Publication date: 2000-04-15
Also published as: JPH10228772A; TW367501B; DE19738963A1; CN1135566C; CN1191371A; KR19980069829A; DE19738963C2; US5808961A

Abstract

동작 상황에 따라 적당한 펄스폭을 갖는 내부 클럭 신호를 발생하고, 정확하게 내부 데이타를 전송한다.

내부 클럭 발생 회로는 외부 클럭 신호에 동기하여 발생되는 내부 클럭 신호intCLK를 발생하는 부분과, 내부 클럭 신호의 펄스폭을 동작 상황에 따라 설정하는 펄스폭 설정 회로(20p, 20q, 20f, 20s, 20f, 20g)를 포함한다. 동작 상황에 따라 생성되는 내부 클럭 신호의 펄스폭을 조정함으로써 적당한 펄스폭을 갖는 내부 클럭 신호를 용이하게 생성할 수 있다.

Description

동기형 반도체 기억 장치

본 발명은 외부로부터 제공되는 소정의 펄스폭을 갖는 클럭 신호에 동기하여 데이타의 입출력을 행하는 동기형 반도체 기억 장치에 관한 것으로, 특히 외부 클럭 신호에 동기하여 내부 클럭 신호를 발생하는 내부 클럭 발생 회로의 구성에 관한 것이다.

최근, 마이크로프로세서의 동작 속도는 100MHz, 200MHz로 빨라지고 있다. 한편, 주기억으로서 이용되는 다이내믹형 반도체 기억 장치(DRAM)는 그 기억 용량이 크게 되고, 또한 동작 속도도 빨라지고 있다. 그러나, 이 다이내믹형 반도체 기억 장치의 동작 속도는 마이크로프로세서의 동작 속도를 추종할 수는 없다. 다이내믹형 반도체 기억 장치로의 액세스시, 필요 데이타가 구비될 때까지 마이크로프로세서가 대기 상태로 되어, 따라서 다이내믹형 반도체 기억 장치의 동작 속도가 시스템 성능을 결정하고, 시스템 전체의 성능의 개선에 대한 하나의 장해가 된다.

이 다이내믹형 반도체 기억 장치와 마이크로프로세서의 속도 갭을 작게 하여, 시스템 성능을 개선하기 위해서, 예를 들면 시스템 클럭인 클럭 신호에 동기하여 데이타의 입출력을 행하는 동기형 반도체 기억 장치가 이용되고 있다. 이 동기형 반도체 기억 장치는, 외부 클럭 신호에 동기하여 외부 신호를 판독하고, 내부 동작을 행하여, 클럭 신호에 동기하여 데이타의 입출력을 행한다. 클럭 신호에 따라 데이타의 입출력이 행해지기 때문에, 고속으로의 데이타의 전송이 가능해진다. 또한, 클럭 신호에 동기하여 외부 신호의 입력이 행해지기 때문에, 이 외부 신호의 스큐(skew)에 대한 마진을 고려할 필요가 없고, 클럭 신호의 엣지를 기준으로서 내부 동작 개시 타이밍을 결정할 수 있어, 고속 액세스가 가능해진다.

도 13은, 종래의 동기형 반도체 기억 장치의 전체의 구성을 개략적으로 도시한 도면이다. 도 13에서, 동기형 반도체 기억 장치는, 행렬 상태로 배열되는 복수의 메모리셀을 갖는 메모리셀 어레이(1)와, 내부 클럭 신호에 동기하여 외부로부터 제공되는 어드레스 신호 AD를 수신하고 내부 어드레스 신호를 생성하는 어드레스 버퍼(2)와, 활성화시 이 어드레스 버퍼(2)로부터 제공되는 내부 행 어드레스 신호에 따라서 메모리셀 어레이(1)의 어드레스 지정된 행을 선택 상태로 구동하는 행 선택 회로(4)와, 활성화시 어드레스 버퍼(2)로부터 제공되는 내부 열 어드레스 신호에 따라 메모리셀 어레이(1)의 대응하는 열을 선택하는 열 선택 회로(6)와, 열 선택 회로(6)에 의해 선택된 메모리셀 열과 내부 데이타의 기록/판독을 행하는 기록/판독 회로(8)와, 기록/판독 회로(8)와 장치 외부와의 사이에서 데이타의 입출력을 행하는 입출력 회로(10)를 포함한다. 메모리셀 어레이(1)는, 1 트랜지스터/1 캐패시터형의 다이내믹형 메모리셀을 포함한다. 메모리셀의 각 행에 대응하여 워드선이 배열되고, 메모리셀의 열에 대응하여 비트선 쌍이 배열된다.

행 선택 회로(4)는, 어드레스 버퍼(2)로부터 제공되는 내부 행 어드레스 신호를 디코드하는 행 디코드 회로 및 이 행 디코드 회로의 출력 신호에 따라 어드레스 지정된 행에 대응하여 배치된 워드선을 선택 상태로 구동하는 워드선 구동 회로를 포함한다. 열 선택 회로(6)는, 어드레스 버퍼(2)로부터 제공되는 내부 열 어드레스신호를 디코드하여 열 선택 신호를 생성하는 열 디코드 회로, 및 열 디코드 회로로부터의 열 선택 신호에 따라 메모리셀 어레이(1)의 선택 열을 내부 데이타 버스에 접속하는 IO 게이트를 포함한다.

동기형 반도체 기억 장치는, 또한, 외부로부터의 클럭 신호 extCLK를 버퍼 처리하여 내부 클럭 신호 intCLK를 생성하는 클럭 입력 버퍼(12)와, 이 클럭 입력 버퍼(12)로부터의 내부 클럭 신호 intCLK의 상승에 동기하여 외부로부터의 제어 신호/RAS, /CAS 및 /WE를 수신하고, 내부 제어 신호를 생성하는 입력 버퍼(14)와, 이 내부 클럭 신호 intCLK에 동기하여 입력 버퍼(14)로부터 제공되는 내부 제어 신호의 상태를 판정하고 상기 판정 결과에 따라 동작 모드 지정 신호를 생성하는 코맨드 디코더(16)와, 코맨드 디코더(16)로부터의 동작 모드 지시 신호에 따라 행 선택에 관계하는 회로 부분의 동작을 제어하는 행 계통 제어 회로(18)와, 코맨드 디코더(16)로부터의 동작 모드 지시 신호에 따라 열 선택 및 데이타 입출력에 관계하는 회로부분의 동작을 제어하는 열 계통 제어 회로(20)를 포함한다.

신호/RAS는 행 어드레스 스트로브 신호이고, 신호/CAS는 열 어드레스 스트로브 신호이고, 신호/WE는 기록 인에이블 신호이다. 동기형 반도체 기억 장치에서는 표준 DRAM(다이내믹·랜덤·액세스·메모리)과 달리, 이들 외부 제어 신호/IRAS, /CAS 및 /WE의 내부 클럭 신호 intCLK의 상승시에서의 상태의 결합에 의해 동작 모드가 지정된다. 행 계통 제어 회로(18)는 후에 설명하는 액티브 코맨드가 제공되면 동작하고, 행 선택 회로(4) 및 도시하지 않은 센스 증폭기 및 비트선 프리챠지/이퀄라이즈 회로의 동작을 제어한다. 열 계통 제어 회로(20)는 데이타의 기록/판독을 도시한 기록 코맨드/판독 코맨드가 제공될 때에 활성화되고, 내부 클럭 신호 intCLK에 동기하여 열 선택 회로(6), 기록/판독 회로(8) 및 입출력 회로(10)의 동작을 제어한다.

클럭 입력 버퍼(12)는 외부 클럭 신호 extCLK에 동기하는 내부 클럭 신호intCLK를 생성한다. 다음에, 도 13에 도시한 동기형 반도체 기억 장치의 동작을 도 14에 도시한 동작 시퀀스도를 참조하여 설명하기로 한다.

클럭 사이클1에서, 외부 클럭 신호 extCLK의 상승시에서, 행 어드레스 스트로브 신호/RAS가 L레벨로 설정되고, 또한 열 어드레스 스트로브 신호/CAS 및 기록 인에이블 신호/WE가 H 레벨로 설정된다. 외부 제어 신호의 상태의 결합은 액티브 코맨드라고 하며, 동기형 반도체 기억 장치의 내부 상태를 활성 상태로 구동하는 것을 지시한다. 즉, 이 액티브 코맨드가 제공되면, 동기형 반도체 기억 장치는 액티브 사이클로 진입하여 내부에서 메모리셀 행의 선택 동작을 개시한다. 이 액티브 코맨드가 제공되면, 코맨드 디코더(16)로부터의 행 선택 동작 지시 신호에 따라서 행 계통 제어 회로(18)가 활성화되고, 행 선택 회로(4)에 의해 메모리셀 어레이(1)의 대응 행 (워드선)이 선택 상태로 구동된다. 선택된 워드선에 접속되는 메모리셀의 데이타가 도시하지 않은 센스 증폭기에 의해 감지, 증폭 및 래치된다. 행 계통 제어 회로(18)는 내부 클럭 신호 intCLK에 동기하여 행 계통 회로를 활성화하도록 지시되어 있지만, 비동기에서 소정의 시퀀스로 활성화하여도 좋다.

클럭 사이클(3)에서의 외부 클럭 신호 extCLK의 상승에서, 행 어드레스 스트로브 신호/RAS 및 기록 인에이블 신호/WE가 모두 H 레벨로 설정되고, 열 어드레스 스트로브 신호/CAS가 L 레벨로 설정된다. 이 외부 제어 신호/RAS, /CAS 및 /WE의 상태의 결합은 판독 코맨드라고 하고 데이타의 판독 모드를 지정한다. 판독 코맨드가 제공되면, 코맨드 디코더(16)로부터의 판독 동작 지시 신호에 따라 열 계통 제어 회로(20)가 활성화되고, 열 선택 회로(6), 기록/판독 회로(8) 및 입출력 회로(10)가 소정의 시퀀스로 내부 클럭 신호 intCLK에 동기하여 동작한다. 즉, 열 선택 회로(6)가, 어드레스 버퍼(2)로부터의 내부 열어드레스 신호에 따라 메모리 셀 어레이(1)의 어드레스 지정된 열의 메모리 셀 데이타를 선택하여 기록/판독 회로(8)로제공한다. 기록/판독 회로(8)는 열 선택 회로(6)를 통해 제공된 내부 판독 데이타를 입출력 회로(10)로 제공한다. 입출력 회로(10)는 제공된 내부 판독 데이타를 버퍼 처리하여 외부 데이타 Q로서 클럭 신호에 동기하여 출력한다.

판독 코맨드가 제공되고 나서 유효 데이타가 출력될 때까지 필요한 클럭 사이클수를 CAS 호출 시간(latency)라고 한다. 도 14에서는, CAS 호출 시간이 2가지 경우의 데이타 판독의 일례로서 표시된다. 따라서, 클럭 사이클(5)에서의 외부 클럭 신호 extCLK의 상승에서, 판독 데이타 Q1이 확정 상태로 되고 외부의 프로세서가 이 판독 데이타 Q1을 샘플링한다.

동기형 반도체 기억 장치에서는 이 판독 코맨드와 동시에 제공된 어드레스 호(열 어드레스 신호)를 선두 어드레스로 하여, 내부에서 순차 버스트 어드레스라고 불리는 어드레스 신호가 발생되고, 클럭 신호에 동기하여 열 선택 동작이 행해진다. 이 버스트 어드레스의 발생 횟수는 버스트 길이라고 불리는 데이타에 의해 결정된다. 따라서, 이후 데이타 Q2, Q3 및 Q4가 클럭 사이클6, 7, 8에서 각각 판독된다. 도 14에서는 따라서 버스트 길이는 4이다. 즉, 버스트 길이는 1개의 판독 또는 코맨드가 제공되었을 때에 연속하여 판독 또는 기록된 데이타의 수를 나타낸다.

클럭 사이클8에서, 외부 클럭 신호 extCLK의 상승시에, 행 어드레스 스트로브 신호/RAS 및 기록 인에이블 신호/WE가 함께 L레벨로 설정되고, 열 어드레스 스트로브 신호/CAS가 H레벨로 설정된다. 이 상태의 결합은 프리챠지 코맨드라고 하고, 동기형 반도체 기억 장치의 내부 상태를 프리챠지 상태로 하는 것을 지시한다. 프리챠지 코맨드에 따라 행 계통 제어 회로(18)는 코맨드 디코더16로부터의 프리챠지 지시 신호에 따라 메모리 셀 어레이(1)의 선택행을 비선택 상태로 이행시키고, 또한 센스 증폭기도 비활성 상태로 구동시키고, 계속해서 비트선 이퀄라이즈/프리챠지 회로에 의해 메모리 셀 어레이(1)의 각 열을 중간 전위 레벨의 프리챠지 전위로 복귀시킨다.

행 계통 제어 회로(18)와 열 계통 제어 회로(20)는 상호 독립적으로 동작하고 있다. 열 계통 제어 회로(20)는 판독 코맨드가 제공되고 나서 CAS 호출 시간 및 버스트 길이 기간이 경과하면, 열 선택 회로(6), 기록/판독 회로(8) 및 입출력 회로(10)의 전부를 프리챠지 상태로 복귀시킨다. 도 14에서는, 버스트 길이 데이타의 최후의 데이타 Q4가 판독되는 클럭 사이클8에서 프리챠지 코맨드가 제공되어 있고, 따라서 이 프리챠지 코맨드가 제공되면, 클럭 사이클8에서 동기형 반도체 기억 장치의 내부 회로가 프리챠지 상태로 복귀한다.

도 15는 도 13에 도시한 열 선택 회로(6), 기록/ 판독 회로(8) 및 입출력 회로(10)의 구성을 보다 상세히 도시한 도면이다. 도 15에서, 메모리셀 어레이(1)는 복수의 메모리 블럭(또는 뱅크) MBO 내지 MBm으로 분할된다. 이 메모리 블럭 MBO내지 MBm (또는 뱅크) 각각에 있어서, 비트선쌍 BLPO 내지 BLPn 각각에 대응하여, 센스 증폭기(SA) (1aO 내지 1an)이 배치된다. 센스 증폭기(SA) (1aO 내지 1an)은 활성화시, 대응의 비트선 쌍 BLPO 내지 BLPn 상의 메모리셀 데이타를 감지하여 증폭하고 또한 래치한다. 비트선쌍 BLPO 내지 BLPn1의 각각은 비트선 BL 및 /BL을 포함한다. 비트선 BL 및 /BL의 한쪽으로 메모리 셀 데이타가 판독 출력되고, 다른쪽은 메모리 셀 데이타에 대한 기준 전위를 제공한다.

열 선택 회로(6)는 열 계통 제어 회로(20)의 제어하에서 활성화되고, 도시하지 않은 경로를 통해 제공되는 열 어드레스 신호 및 블럭 어드레스 신호를 디코드하고 지정된 블럭에서, 어드레스 지정된 열을 선택하는 열 선택 신호를 발생하는 열/ 블럭 디코더(6a)와, 메모리셀 블럭 MBO 내지 MBn 각각에 대응하여 설치되고 열/ 블럭 디코더(6a)로부터의 열 선택 신호에 따라 대응하는 메모리 블럭의 어드레스 지정된 열에 대응하는 비트선 쌍을 선택하는 IO 게이트 회로(6bO 내지 6bn)를 포함한다. I/O 게이트 회로(6bO 내지 6bn)의 각각은 열/ 블럭 디코더(6a)에서의 열 선택 신호 CSLO 내지 CSLn을 게이트에서 수신하는 I/O 게이트 IGO 내지 IGn을 포함한다. 열/블럭 디코더(6a)는, I/O 게이트 회로(6bO 내지 6bn)중 블록 어드레스 신호에 의해 어드레스 지정된 블럭에 대해서만 활성 상태가 되는 열 선택 신호를 전달한다. 1개의 메모리 블럭에서, 버스트 어드레스에 따라 순차열이 선택되어 버스트 길이의 데이타가 판독된다. 버스트 어드레스는 판독 코맨드 또는 기록 코맨드 인가시의 열 어드레스를 선두 어드레스로 하여 순차 클럭 사이클마다 내부에서 갱신하여 발생되는 어드레스이다.

기록/판독 회로(8)는 메모리 블럭 MBO 내지 MBm 각각에 대응하여 설치되고 열/블럭 디코더(6a)로부터의 블럭 지정 신호와 열 계통 제어 회로(20)로부터의 전치 증폭기 인에이블 신호에 따라 활성화되는 전치 증폭기(PA : 8aO 내지 8am)와, 전치 증폭기(8aO 내지 8am)에 대응하여 설치되고 열 계통 제어 회로(20)로부터의 블럭선택 신호 BSO 내지 BSm에 따라 전치 증폭기(PA : 8aO 내지 8am)로부터 제공된 데이타를 전달하는 3상태 인버터 버퍼(8bO 내지 8bm)를 포함한다. 이 블럭 선택 신호 BSO 내지 BSnm은 데이타 판독시 내부 클럭 신호 intCLK에 동기하여 발생된다. 전치 증폭기(PA : 8aO 내지 8am)는 대응되는 전치 증폭기 인에이블 신호 PAEO 내지 PAEm의 활성화시 활성화되고, 대응되는 메모리 블럭의 I/O 회로 (6bO 내지 6bn)에서 판독된 내부 판독 데이타 DDFO 내지 DDFn을 증폭하여 입출력 회로(10)로 전달한다. 3 상태 인버터 버퍼(8bO 내지 8bm)는 대응되는 블럭 선택 신호 BSO 내지 BSm이 활성 상태일 때 활성화되고, 대응되는 전치 증폭기(PA)로부터 제공된 데이타를 반전하여 전달한다. 블럭 선택 신호 BS(BSO 내지 BSm)의 비활성화시, 3 상태 인버터 버퍼(8bO 내지 8bm)는 출력 하이 임피던스 상태가 된다.

입출력 회로(10)는 열 계통 제어 회로(20)로부터 제공되는 출력 데이타 전송 지시 신호 DOT 및 /DOT에 응답하여 도통하고 3 상태 인버터 버퍼(8bO 내지 8bm)에서 제공된 데이타를 전달하는 전달 게이트(10a)와, 전달 게이트(10a)의 출력 신호를 반전하는 인버터(10b)와, 인버터(10b)의 출력 신호를 반전하여 인버터(10b)의 입력부로 전달하는 인버터(10c)와, 열 계통 제어 회로(20)로부터 제공되는 출력 허가 신호 OEM의 활성화시 활성화되고 인버터(10b)에서 제공된 데이타를 버퍼 처리하여 장치 외부로 출력하는 출력 버퍼(10d)를 포함한다. 출력 데이타 전송 지시 신호 DOT 및 /DOT는 데이타 판독시, 내부 클럭 신호 intCLK에 동기하여 발생된다. 출력 허가 신호 OEM은 데이타 판독시, 판독 코맨드가 제공되고 나서( CAS 호출 시간 1) 사이클 경과하면 활성 상태로 되고 또한, 버스트 길이 기간 그 활성 상태를 유지한다. 다음에, 이 도 15에 도시한 회로의 동작을 도 16 및 도 17에 도시한 타이밍차트를 참조하여 설명하기로 한다.

우선, 도 16을 참조하여 CAS 호출 시간이 3인 경우의 데이타 판독 동작에 대해 설명하기로 한다. 사이클 #0에서, 이미 액티브 코맨드가 제공되어 있고, 이 동기형 반도체 기억 장치에서는 어드레스 지정된 행이 선택 상태로 구동되고 어드레스지정된 블럭에 포함되는 센스 증폭기가 활성화되어 선택 워드선에 접속되는 메모리셀 데이타의 감지, 증폭 및 래치가 행해지고 있다.

클럭 사이클 #1에서 판독 코맨드가 제공된다. 이 클럭 사이클 #1의 외부 클럭 신호 extCLK의 상승에 동기하여, 열/블럭 디코더(6a)로부터의 열 선택 신호 CSL(총칭적으로 도시)이 선택 상태로 구동된다. 이에 따라, 판독 코맨드와 동시에 제공된 열어드레스 신호에 의해 어드레스 지정된 열에 대응하는 메모리셀의 데이타가 IO 게이트 회로(6b : 게이트 회로6bO 내지 6bn을 총칭적으로 도시)를 통해 대응되는 전치 증폭기(PA : 8a)(전치 증폭기 8aO 내지 8am을 총칭적으로 도시)로 제공된다. 이 IO 게이트 회로에서 전치 증폭기로의 데이타 DDF의 전달에 거의 1클럭 사이클이 필요하게 된다. 따라서, 클럭 사이클 #1에서 활성 상태로 된 열 선택 신호 CSL(0)에 의해 판독된 메모리셀 데이타는 클럭 사이클 #2에서 확정 상태가 된다. 이 클럭 사이클 #2에서, 전치 증폭기가 증폭 동작을 행하고, 그 증폭 데이타를 래치한다.

이 클럭 사이클 #2에서, 열 계통 제어 회로(20)로부터의 블럭 선택 신호 BS( BS0 내지 BSm)가 활성화되고, 대응되는 전치 증폭기로부터 전달된 데이타가 3상태인버터 버퍼(8b : 8bO 내지 8bm)에 의해 증폭되어 입출력 회로(10)로 제공된다. 이 활성화된 3상태 인버터 버퍼(8b)로부터 입출력 회로(10)까지 데이타 DD가 도달하는데 거의 1클럭 사이클 기간 필요하게 된다. 따라서, 이 클럭 사이클 #2에서 3상태인버터 버퍼(8b)에 의해 선택된 메모리셀 데이타는 클럭 사이클 #3에서 확정 상태가 되어 입출력 회로(10)로 제공된다.

계속해서, 클럭 사이클 #3에서 출력 데이타 전송 지시 신호 DOT가 열 계통 제어 회로(20)로부터 발생된다. 데이타 출력 전송 지시 신호 DOT도 외부 클럭 신호 extCLK(내부 클럭 신호 intCLK)의 상승을 트리거로 하여, 시간 t1 동안 H 레벨의 활성 상태로 된다. 이에 따라, 입출력 회로(10)에서 전달 게이트(10a)가 도통하고 3 상태 인버터 버퍼(8b)로부터 전달된 데이타 DD가 출력 버퍼(10d)로 제공된다. 출력 버퍼(10d)는, 이 클럭 사이클 #3부터, 출력 허가 신호 OEM (열 계통 제어 회로(20)으로부터 제공)에 따라 활성 상태로 되어 있고, 전달 게이트(10a)로 입력된 데이타를 버퍼 처리하여 외부 데이타 Q로서 출력한다. 이 클럭 사이클 #3에서 발생된 출력 데이타 전송 지시 신호 DOT에 따라 클럭 사이클#4의 외부 클럭 신호 extCLK의 상승 시점에서, 출력 데이타 Q는 확정 상태로 되고 외부의 프로세서 또는 컨트롤러에 의해 샘플링된다.

이후, 클럭 사이클 #3부터 클럭 사이클 #5까지, 블럭 선택 신호 BS가 외부 클럭 신호 cxtCLK의 상승을 트리거로 하여 발생되고 선택 메모리셀 데이타 DDF에 따라 데이타 DD가 생성되어 입출력 회로(10)로 전달된다. 전달된 데이타 DD에 따라 이후 클럭 사이클 #5, #6 및 #7에서, 각각 판독 데이타 Q가 확정상태로 된다. 여기서, 버스트 길이는 4로 설정되어 있다.

이 CAS 호출 시간이 3가지 동작시에서, 외부 클럭 신호 extCLK의 최소의 1주기는 이하의 설명으로부터 10ns가 된다. 이 동기형 반도체 기억 장치에서의 열 액세스 시간(판독 코맨드가 제공되고 나서 유효 데이타가 출력될 때까지의 시간)을 tCAC로 하면, 최소 클럭 사이클은 tCAC/CAS 호출 시간으로 주어진다. 예를 들면, tCAC=30ns로 하면, CAS 호출 시간이 3일 때의 최소 클럭 사이클은 30ns/3=10ns가 된다. 열 액세스 시간은 동기형 반도체 기억 장치에서 센스 증폭기로부터의 데이타 전달 경로의 특성에 의해 그 최소치가 미리 정해져 있다. 따라서, 이 최소 클럭 사이클 10ns의 경우, 정확한 데이타 판독을 행하기 위해서는, 출력 데이타 전송 지시 신호 DOT가 H레벨(시간폭 t1)인 동안 내부 판독 데이타 DD가 확정 상태로 될 필요가 있다. 따라서, 센스 증폭기에서 래치된 데이타를 입출력 회로(10)로 전송할 때까지 요하는 시간이 2·클럭 사이클+t1=2011S+t1 이내이면, 출력 데이타 전송 지시 신호 DOT에 따라 유효 데이타 DD를 입출력 회로(10)에 서 판독하여 {전달 게이트(10a)가 도통} 정상적인 데이타의 판독을 행할 수 있다. 여기서, 출력 데이타 전송 지시 신호 DOT의 상승과 외부 클럭 신호 extCLK의 상승의 시간차는 무시하고 있다.

다음에, 도 17을 참조하여 CAS 호출 시간이 2가지 경우의 동작에 대해서 설명하기로 한다.

클럭 사이클 #0에서는, 이미 액세스 코맨드는 제공되어 있고 동기형 반도체 기억 장치의 내부는 활성 상태에 있고 어드레스 지정된 워드선은 선택 상태에 구동되어 있고 선택 워드선에 접속되는 메모리셀 데이타는 센스 증폭기(SA)에 의해 래치되어 있다.

클럭 사이클 #1에서, 판독 코맨드가 제공된다. 판독 코맨드에 따라 클럭 사이클 #1에서, 열 계통 제어 회로(20)의 제어하에서 열/블럭 디코더(6a)가 활성화되고 열/블럭 디코더(6a)로부터의 열 선택 신호 CSL이 선택 상태로 구동된다. CAS 호출 시간이 2인 경우, 그 클럭 사이클은 후에 설명하는 바와 같이 예를 들면 15ns로 비교적 길다. 따라서, 열 선택 신호 CSL에 의해 선택된 메모리셀 데이타는 동일한 클럭 사이클 #1에서 대응되는 전치 증폭기(PA)에 유효 데이타 DDF로서 전달된다.

CAS 호출 시간이 2인 경우에는, 이 클럭 사이클 #1에서 블럭 신호 BS(BS0 내지 BSm 중 어느 하나)가 선택 상태로 구동된다. 이 때에는, 당연히 전치 증폭기( PA)도 전치 증폭기 인에이블 신호 PAE와 열/블럭 디코더(6a)로부터의 블럭 지시 신호에 따라 선택 상태로 구동되고 메모리 셀 데이타 DDF를 증폭한다. 블럭 선택 신호 BS가 활성 상태(H 레벨)로 되면, 대응되는 3 상태 인버터 버퍼(8b)가 활성화되어 선택된 전치 증폭기로부터의 데이타를 증폭하여 입출력 회로(10)로 전달한다. 이 활성화된 3 상태 인버터 버퍼(8b)에서 입출력 회로(10)까지의 데이타 DD의 전달에, CAS 호출 시간이 3인 경우와 마찬가지의 기간이 필요하기 때문에, 클럭 사이클 #2에서 입출력 회로(10)에 제공되는 데이타 DD가 확정된다.

클럭 사이클 #2에서, 출력 데이타 전송 지시 신호 DOT가 활성 상태로 되고, 입출력 회로(10)에서, 전달 게이트(10a)가 도통되어, 데이타 DD를 판독하고, 이 데이타를 출력 버퍼(10d)를 통해 출력한다. 따라서, 클럭 사이클 #3의 외부 클럭 신호 ext CLK의 상승 엣지에서 데이타 DQ(Q)는 확정 상태로 된다.

클럭 사이클 #2부터 클럭 사이클 #4 각각에서, 열 선택 신호 CSL이 버스트어드레스에 따라 선택 상태로 구동되고, 계속해서 선택 메모리셀의 데이타 DDF가 전치 증폭기에 의해 증폭된 후, 블럭 선택 신호 BS(BSO 내지 BSm)에 따라 3 상태 인버터 버퍼(8b : 8bO 내지 8bm)를 통해 입출력 회로(10)에 데이타 DD로서 전달된다. 따라서, 각 클럭 사이클 #2 내지 #4에서 선택된 메모리셀 데이타 DDF는 클럭 사이클 #3부터 #5에서 입출력 회로(10)에 대한 유효 데이타 DD가 된다.

클럭 사이클 #2부터 클럭 사이클 #5 각각에서, 출력 데이타 전송 지시 신호DOT가 소정 기간 t1 동안 활성 상태로 되어 있다. 따라서, 이 유효 데이타 DD에 따라 출력 데이타 Q가 출력된다.

동기형 반도체 기억 장치의 열 액세스 시간 tCAC도, 앞에서의 CAS 호출 시간이 3인 경우와 마찬가지로, 30ns로 한다. 판독 코맨드가 제공되고 나서 유효 데이타가 출력될 때까지 2클럭 사이클이 필요하게 된다. 따라서, CAS 호출 시간이 2인 경우의 최소 클럭 사이클은 tCAC/CAS 호출 시간에 의해 30n s/2=15ns가 된다. 따라서, 센스 증폭기로부터 입출력 회로(10)까지의 내부 데이타 DDF 및 DD의 전송에 필요한 시간이 1클럭 사이클+t1=15ns+t1 이내이면, 입출력 회로(10)에 포함되는 전달 게이트(10a)가 정상 데이타를 수신하여 정상적으로 데이타의 판독을 행할 수 있다.

도 18의 (A)는 출력 전송 지시 신호 DOT를 발생하는 부분의 구성을 도시한 도면이다. 도 18의 (A)에 도시한 출력 데이타 전송 지시 신호 발생부는 도 15에 도시한 열 계통 제어 회로(20)에 포함된다. 도 18의 (A)에서, 출력 데이타 전송 지시 신호 발생부는, 내부 클럭 신호 intCLK를 소정 시간 지연하고 또한 반전하는 홀수단(5단)이 종속으로 접속되는 인버터(20a, 20b, 20c, 20d, 20e)와, 인버터(20e)의 출력 신호와 내부 클럭 신호 intCLK와 클럭 인에이블 신호 ENA를 수취하는 NAND 회로(20f)와, NAND 회로(20f)의 출력 신호를 반전하는 인버터(20g)를 포함한다. 인버터(20g)로부터, 출력 데이타 전송 지시 신호 DOT가 출력된다.

클럭 인에이블 신호 ENA는 출력 데이타 전송 지시 신호 DOT를 발생하는 기간을 결정하는 신호로서, 버스트 길이 데이타와 CAS 호출 시간 데이타에 따라 생성된다. CAS 호출 시간의 클럭 사이클보다도 1클럭 사이클 전의 사이클로부터 버스트 길이로 결정되는 클럭 사이클 기간 동안 활성 상태로 된다.

다음에, 도 18의 (A)의 출력 데이타 전송 지시 신호 발생부의 동작을 도 18b에 도시한 동작 파형도를 참조하여 설명하기로 한다. 도 18b에서는, 클럭 인에이블 신호 ENA는 H 레벨의 활성 상태로 설정되어 있는 경우의 동작이 도시된다.

내부 클럭 신호 intCLK가 L 레벨일 때에는, NAND 회로(20f)의 출력 신호는 H 레벨이고, 인버터(20g)로부터의 출력 데이타 전송 지시 신호 DOT는 L 레벨이다.

내부 클럭 신호 intCLK가 H레벨로 상승하면, 이 때 아직 인버터(20e)의 출력신호는 H 레벨에 있기 때문에, NAND 회로(20f)의 출력 신호가 L 레벨로 하강하고, 따라서 인버터(20g)가 출력하는 출력 데이타 전송 지시 신호 DOT가 H 레벨로 상승한다. 인버터(20a 내지 20e)가 갖는 지연 시간이 경과하면, 인버터(20e)의 출력 신호가 L레벨로 하강하고, 따라서 NAND 회로(20f)의 출력 신호가 H 레벨로 상승한다. 이에 따라, 인버터(20g)로부터의 출력 데이타 전송 지시 신호 DOT가 L 레벨로 하강한다.

출력 데이타 전송 지시 신호 발생부의 구성은 내부 클럭 신호 intCLK의 상승에 동기하여 소정의 시간폭을 갖는 단안정 펄스 신호를 발생하는 단안정 펄스발생 회로이다. 이 출력 데이타 전송 지시 신호 DOT의 펄스폭(H 레벨 기간)은, 인버터(20a 내지 20e)가 갖는 지연 시간에 의해 결정된다. 내부 클럭 신호 intCLK (또는 외부 클럭 신호 extCLK)의 상승에 동기하여 출력 데이타 전송 지시 신호DOT를 소정 시간만 H 레벨의 활성 상태로 함으로써, 출력 데이타 판독 타이밍을 확실하게 설정할 수 있고, 또한 이 내부 클럭 신호 intCLK의 노이즈에 기인한 하강 타이밍이 다르게 다음 데이타의 입력이 행해지는 것을 방지하고, 확실하게 정상 데이타의 입력 및 래치를 행한다.

도 19는 입출력 회로(10)로 제공되는 데이타 DD와 출력 데이타 전송 지시 신호 DOT와의 관계를 도시한 도면이다. 판독 코맨드가 클럭 사이클 #1에서 제공되면, 이 클럭 사이클 #1부터, 센스 증폭기로부터 입출력 회로로의 데이타 전송이 시작된다. CAS 호출 시간이 3인 경우에는, 클럭 사이클 #3에서 입출력 회로(10)로 제공되는 데이타 DD가 확정 상태로 된다. 데이타 DD는 출력 데이타 전송 지시 신호 DOT가 H 레벨일 때에, 입출력 회로(10)에 포함되는 전달 게이트(10a)를 통해 전송되어 인버터로 구성되는 래치에 의해 래치된다. 따라서, CAS 호출 시간이 3인 경우에, 데이타 DD는, 2클럭 사이클 + t1의 경과 전에 확정 상태가 되는 것이 필요하게 된다. 시각 T0 (2클럭 사이클 + t1경과 시점, 단, CAS 호출 시간이 3일 때의 최소 클럭 사이클은 20ns로 하고 있다)보다도 후에, 데이타 DD가 확정상태로 되면, 이 확정 상태의 데이타는 이 클럭 사이클 #3에서 입력될 수는 없다.

한편, CAS 호출 시간이 2인 경우, 클럭 사이클 #2에서 출력 데이타 전송 지시 신호 DOT가 상승된다. 이 경우에는, 도 19에서 일점 쇄선으로 도시한 바와 같이, 데이타 DD는 출력 데이타 전송 지시 신호 DOT가 하강하는 시각 T1보다도 먼저 확정 상태로 되어 있을 필요가 있다. 따라서, CAS 호출 시간이 2인 경우, 센스 증폭기에서 래치된 데이타를 입출력 회로로 전송할 때까지의 시간은 15ns + t1로 할 필요가 있다. 여기서, CAS 호출 시간이 2인 경우의 최소 클럭 사이클은 15ns로 하고 있다.

도 19a에 도시한 바와 같이, 출력 데이타 전송 지시 신호 DOT가 단안정 펄스 발생 회로로부터 발생되고 있다. 출력 데이타 전송 지시 신호 DOT의 펄스폭 t1은 CAS 호출 시간의 값에 관계하지 않고 일정하다. 따라서, 동일한 동기형 반도체 기억 장치 내에서, 센스 증폭기에서 래치된 데이타를 동일한 경로를 통해 입출력 회로로 전송하는 동작을 행하는 경우, CAS 호출 시간이 2인 경우, CAS 호출 시간이 3인 경우보다도 보다 고속으로 데이타 전송을 행할 필요가 있다. 즉, CAS 호출 시간이 2인 경우의 센스 증폭기에서 래치된 데이타를 입출력 회로로 전송할 때까지의 시간에 대한 조건이 매우 엄격하게 된다고 하는 문제가 발생된다.

또한 이와 같은 CAS 호출 시간이 2인 경우, 출력 데이타 전송 지시 신호에 대하여 어느 정도 마진을 갖고 유효 데이타가 전송되고 있는지의 테스트를 행할 필요가 있지만, 이 경우 단순하게 외부 클럭 신호 extCLK의 동작 주파수를 변경하여 정상적인 데이타의 판독이 행해지는지를 볼 수 있을 뿐이고, 정확하게 이 출력 데이타 전송 지시 신호에 대하여 데이타 판독 마진을 판정하는 것은 불가능하다.

또한, 데이타 판독에 한하지 않고 동작 모드에 따라서 내부 동작 조건이 변화하는 경우, 적절한 펄스폭의 클럭 신호로 내부 회로를 정확하게 동작시킬 수 없다.

그렇기 때문에, 본 발명의 목적은 CAS 호출 시간의 값에 관계없이 여유를 갖고 정상 데이타의 판독을 행할 수 있는 동기형 반도체 기억 장치를 제공하는 것이다.

본 발명의 다른 목적은 출력 데이타 전송 지시 신호에 대하여 어느 정도의 마진을 갖고 데이타 판독을 행하고 있는지를 용이하게 판정할 수 있는 동기형 반도체 기억 장치를 제공하는 것이다.

본 발명의 또 다른 목적은 동작 환경에 관계 없이 정상적으로 데이타 판독을 행할 수 있는 동기형 반도체 기억 장치를 제공하는 것이다.

청구항 1에 따른 동기형 반도체 기억 장치는 외부 클럭 신호로부터 내부 클럭 신호를 생성하는 내부 클럭 생성 수단과, 이 내부 클럭 생성 수단에 결합되고 복수의 동작 모드 중의 1개의 동작 모드를 특정하는 동작 모드 특정 신호에 따라 내부 클럭 신호의 펄스폭을 설정하는 펄스폭 설정 수단을 구비한다.

청구항 2에 따른 동기형 반도체 기억 장치는 제1항의 장치가 또한 내부 클럭 신호의 제1 엣지에 응답하여 내부 데이타를 수신하며 또한 내부 클럭 신호의 제2 엣지에 응답하여 수신한 내부 데이타를 래치하는 래치 회로를 포함하고, 활성화시 내부 데이타를 장치 외부로 출력하는 출력 회로를 포함한다. 펄스폭 설정 수단은 내부 클럭 신호의 제1 엣지로부터 제2 엣지까지의 기간을 동작 모드 특정 신호에 따라 설정하는 수단을 포함한다.

도 1은 본 발명의 실시 형태 1에 따른 출력 데이타 전송 지시 신호 발생 회로의 구성을 개략적으로 도시한 도면.

도 2는 도 1에 도시한 회로의 동작을 도시한 신호 파형도.

도 3은 도 1에 도시한 판독 동작 전송 지시 신호 발생 회로를 이용했을 때의 데이타 판독 동작을 도시한 파형도.

도 4는 도 1에 도시한 동작 모드 지시 신호 발생부의 구성을 개략적으로 도시한 도면.

도 5는 도 4에 도시한 모드 설정 지시를 제공하는 외부 제어 신호의 타이밍을 도시한 도면.

도 6은 도 1에 도시한 동작 모드 지시 신호 발생부의 다른 구성예를 도시한 도면.

도 7은 본 발명의 실시 형태 2에서의 동기형 반도체 기억 장치의 동작을 도시한 흐름도.

도 8은 본 발명의 실시 형태 3에서의 내부 제어 신호 발생부의 구성을 개략적으로 도시한 도면.

도 9는 도 8에 도시한 회로의 동작을 도시한 타이밍차트도.

도 10은 본 발명의 실시 형태 3에 따른 내부 클럭 발생 회로의 구성을 개략적으로 도시한 도면.

도 11은 도 10에 도시한 내부 클럭 발생 회로의 동작을 도시한 타이밍차트도.

도 12는 본 발명의 실시 형태 3에서의 내부 클럭 발생 회로를 이용한 출력 데이타 전송 지시 신호 발생 회로의 구성을 개략적으로 도시한 도면.

도 13은 종래의 동기형 반도체 기억 장치의 전체의 구성을 개략적으로 도시한 도면.

도 14는 도13에 도시한 동기형 반도체 기억 장치의 동작을 도시한 타이밍차트도.

도 15는 종래 기술의 동기형 반도체 기억 장치의 데이타 판독부의 구성을 개략적으로 도시한 도면.

도 16은 도 15에 도시한 데이타 판독부의 동작을 도시한 타이밍차트도.

도 17은 도 15에 도시한 데이타 판독부의 동작을 도시한 타이밍차트도.

도 18의 (A)는 종래 기술의 출력 데이타 전송 지시 신호 발생 회로의 구성을 도시하고, 도 18의 (B)는 그 동작을 도시한 파형도.

도 19는 종래 기술의 동기형 반도체 기억 장치의 문제점을 설명하기 위한 도면.

〈도면의 주요 부분에 대한 부호의 설명〉

1 : 메모리셀 어레이

2 : 어드레스 버퍼

4 : 행 선택 회로

6 : 열 선택 회로

8 : 기록/판독 회로

10 : 입출력 회로

12 : 클럭 입력 버퍼

14 : 입력 버퍼

16 : 코맨드 디코더

18 : 행 계통 제어 회로

20 : 열 계통 제어 회로

20p, 20r : 지연 회로

20q, 20s : 3 상태 인버터 버퍼

20f : NAND 회로

20g : 인버터

30a, 30b : 레지스터 회로

32 : 모드 설정 제어 회로

35 : 코맨드 레지스터

36 : 디코더

122 : 호출 시간 카운터

123 : 버스트 길이 카운터

124 : 열 선택 제어 회로

126 : 판독 제어 회로

128 : 출력 제어 회로

128a : 셋트/리셋트 플립플롭

128b : 출력 데이타 전송 지시 신호 발생 회로

18a : 셋트/리셋트 플립플롭

220a : 호출 시간 카운터

220b : 셋트/리셋트 플립플롭

222a, 224a : 지연 회로

222b, 224b : 3상태 인버터 버퍼

226 : NAND 회로

228 : 인버터

230 : AND 회로

〈실시 형태 1〉

도 1은 본 발명의 실시 형태 1에 따른 동기형 반도체 기억 장치의 주요부의 구성을 도시한 도면이다. 도 1에서는, 출력 데이타 전송 지시 신호 DOT를 발생하는 부분의 구성만을 도시한다. 다른 구성은 도 13 및 도 15에 도시한 것과 동일하다. 도 1에서, 출력 데이타 전송 지시 신호 발생부는 내부 클럭 신호 intCLK를 지연 시간 Td1만큼 지연하는 지연 회로(20p)와, 모드 지시 신호 MODE1의 활성화시 작동 상태가 되고 지연 회로(20p)에서의 신호를 반전하여 출력하는 3 상태 인버터 버퍼(20q)와, 내부 클럭 신호 intCLK를 지연 시간 Td2만큼 지연하는 지연 회로(20r)와, 모드 지시 신호 MODE2의 활성화시 작동 상태가 되고 지연 회로(20r)의 출력 신호를 반전하여 출력하는 3 상태 인버터 버퍼(20s)와, 클럭 인에이블 신호 ENA와 내부 클럭 신호 intCLK와 3상태 인버터 버퍼(20q, 20s)의 한쪽 출력 신호를 수신하는 3입력 NAND 회로(20f)와, NAND회로(20f)의 출력 신호를 반전하여 출력 데이타 전송 지시 신호 DOT를 출력하는 인버터(20g)를 포함한다.

3 상태 인버터 버퍼(20q, 20s)는 비활성화시 출력 하이 임피던스 상태가 된다. 지연 회로(20r)가 갖는 지연 시간 Td2는 지연 회로(20p)가 갖는 지연 시간 Td1보다도 길다. 다음에, 도 1에 도시한 출력 데이타 전송 지시 신호 발생부의 동작을 도 2에 도시한 파형도를 참조하여 설명하기로 한다.

동작 모드 지시 신호 MODE1 및 MODE2 중 한쪽이 활성 상태로 되고, 다른쪽은 비활성 상태로 된다. 동작 모드 지시 신호 MODE1이 활성 상태로 된 경우, 3상태 인버터 버퍼(20q)가 인버터로서 동작하고, 3상태 인버터 버퍼(20s)는 출력 하이 임피던스 상태로 설정된다. 이 상태에서 출력 데이타 전송 지시 신호 DOT는 내부 클럭 intCLK의 상승에 동기하여 지연 회로(20p)가 갖는 지연 시간 Td1 동안 H 레벨이 된다. 여기서, 클럭 인에이블 신호 ENA는 활성 상태의 H 레벨이라고 가정하고 있다.

한편, 동작 모드 지시 신호 MODE2가 활성 상태로 되면, 이 출력 데이타 전송 지시 신호 DOT는 내부 클럭 신호 intCLK의 상승에 동기하여 지연 회로(20r)가 갖는 지연 시간 Td2 동안 H레벨이 된다. 따라서, 이 동작 모드 지시 신호 MODE1 및 MODE2를 CAS 호출 시간에 따라 설정함으로써, 출력 데이타 전송 지시 신호DOT의 펄스폭을 적당한 값으로 설정할 수 있고, 이하에 설명하는 바와 같이 입출력 회로에서 정확한 데이타의 판독을 행할 수 있다.

도 3은 데이타 판독시에서의 입출력 회로에 제공되는 데이타 DD와 출력 데이타 전송 지시 신호 DOT의 타이밍 관계를 도시한 파형도이다. 도 3에 도시한 데이타 판독 경로는 도 15에 도시한 데이타 판독 경로와 동일하다. 또한, 도 31에서는 CAS 호출 시간이 2로 설정되어 있는 경우의 동작이 도시된다.

클럭 사이클 0에서 판독 코맨드가 제공된다. CAS 호출 시간이 2인 경우, 다음 클럭 사이클 1에서 선택된 메모리 셀(센스 증폭기)의 데이타가 전달된다. 출력 데이타 전송 지시 신호 DOT는 내부 클럭 신호 intCLK의 상승에 동기하여 소정 시간 H 레벨이 된다. 출력 데이타 전송 지시 신호 DOT가 H 레벨인 동안 데이타 DD의 판독이 행해진다. 동작 모드 지시 신호 MODE1의 활성 상태일 때 출력 데이타 전송 지시 신호 DOT의 하강 타이밍이 데이타 DD가 확정 상태가 되는 것보다도 빠른 경우에는, 입출력 회로는 데이타의 판독을 각 클럭 사이클에서 행할 수 없다. 따라서, 이 동작 모드 지시 신호 MODE1가 설정되고 출력 데이타 전송 지시 신호 DOT가 유효 데이타 DD가 전송되기 전에 비활성 상태로 되는 경우, 클럭 사이클 1에서 전달된 데이타(0)는 다음 클럭 사이클 2에서 판독되어 래치된다. 따라서 이 경우, 유효 데이타는 클럭 사이클 2에서 외부로 출력되게 된다. 이 동작 조건에서는 CAS 호출 시간이 3으로 되고 CAS 호출 시간이 2의 조건에서 데이타의 판독을 행할 수 없다.

이 동작 모드 지시 신호 MODE1의 활성 조건하에서는 정확하게 데이타가 판독되지 않을 때, 동작 모드 지시 신호 MODE2를 활성 상태로 한다. 이 조건하에서는, 출력 데이타 전송 지시 신호 DOT의 펄스폭은 넓게 되고(Td2), 유효 데이타 DD가 도달할 때, 이 출력 데이타 전송 지시 신호 DOT는 아직 H 레벨에 있어 유효 데이타를 입출력 회로(10)에서 수신할 수 있게 된다. 따라서 각 클럭 사이클에서, 유효 데이타를 입출력 회로(10)에서 수신하고 또한 래치하여 출력 버퍼(10b)를 통해 출력할 수 있어, CAS 호출 시간이 2의 조건하에서도, 정확하게 데이타의 판독을 행할 수 있다. 따라서, 동작 상황에 따라 출력 데이타 전송 지시 신호의 펄스폭을 설정함으로써 정확한 데이타의 판독을 행하는 것이 가능해져 신뢰성이 높은 동기형 반도체 기억 장치를 실현할 수 있다.

도 4는 동작 모드 지시 신호 발생부의 구성을 개략적으로 도시한 도면이다. 도 4에서 동작 모드 지시 신호 발생부는 외부 단자 ETa 및 ETb에 제공된 데이타를 저장하기 위한 레지스터(30a, 30b)와, 레지스터(30a)의 입력 데이터를 반전하는 인버터(30c)와, 레지스터(30b)에 저장된 데이타를 반전하는 인버터(30d)와, 코맨드 디코더로부터 제공되는 동작 모드 설정 사이클 지시에 응답하여 활성화되고 동작 모드 설정 지시 신호 MST를 활성 상태로 구동하는 모드 설정 제어 회로(32)를 포함한다.

레지스터(30a) 및 인버터(30c)로부터, 동작 모드 지시 신호 MODE1 및 / MODE1이 출력된다. 레지스터(30b) 및 인버터(30d)로부터 동작 모드 지시 신호 MODE2 및/ MODE2가 각각 출력된다. 레지스터(30a, 30b)는 모드 설정 제어 회로(32)로부터의 동작 모드 설정 지시 신호의 활성화시 외부 단자 ETa 및 ETb에 제공된 신호를 판독하고 래치한다. 동작 모드 설정 지시 신호 MST의 비활성화시, 레지스터(30a 및 30b)는 그 저장 데이타를 래치한다. 외부 단자 ETa 및 ETb는 데이타 입력 단자이어도 좋고, 또한 어드레스 신호 입력 단자이어도 좋다.

도 5는 동작 모드 지시 신호의 설정을 행하기 위한 외부 제어 신호의 타이밍 관계를 도시한 도면이다. 도 5에서, 외부 클럭 신호 extCLK의 상승 엣지에서 행 어드레스 스트로브 신호/ RAS, 열 어드레스 스트로브 신호/ CAS, 및 기록 인에이블 신호/ WE를 모두 L레벨로 설정하고, 또한 어드레스 신호 AD의 특정한 비트를 소정의 값으로 설정한다. 이 조건에 의해 동작 모드 지시 신호 설정 사이클이 지정되고, 코맨드 디코더로부터의 동작 모드 설정 사이클 지시에 따라서 모드 설정 제어 회로(32)가 소정의 시간폭을 갖는 동작 모드 설정 지시 신호 MST를 활성 상태로 구동한다. 모드 설정 제어 회로(32)의 구성은 단순한 단안정 펄스 발생 회로면 좋다.

〈변경예〉

도 6은 동작 모드 지시 신호 발생부의 변경예의 구성을 개략적으로 도시한 도면이다. 도 6에서, 동작 모드 지시 신호 발생부는 코맨드 디코더로부터의 코맨드 레지스터 셋트 지시에 응답하여 활성화되고 외부 단자 ETc 및 ETd에 제공된 데이타를 저장하는 코맨드 레지스터(35)와, 코맨드 레지스터(35)에 저장된 데이타를 디코드하여 CAS 호출 시간 지시 신호 LT2, LT3, …을 출력하는 디코더(36)를 포함한다. CAS 호출 시간 지시 신호 LT2는, 활성화시, CAS 호출 시간이 2인 것을 도시하고, CAS 호출 시간 지시 신호 LT3는 활성화시, CAS 호출 시간이 3인 것을 도시한다.

코맨드 레지스터(35)는 외부 단자 ETc 및 ETd 각각 대응하여 설치되고 대응되는 외부 단자로부터의 데이타를 판독 래치하는 코맨드 레지스터 회로(35a, 35b)를 포함한다. 디코더(36)를 이용하는 것은, CAS 호출 시간이 1, 2, 3, 4 등의 값으로 설정될 수 있기 때문이며 2비트의 CAS 호출 시간 지시 정보를 디코드함으로써 이 CAS 호출 시간 지시를 위해서 필요하게 되는 코맨드 레지스터 회로의 수를 저감시킬 수 있기 때문이다.

코맨드 레지스터(35) 및 디코더(36)는 통상의 동기형 반도체 기억 장치에 설치되어 있고, 코맨드 레지스터 셋트 모드는 도 5에 도시한 타이밍 조건에 의해 설정된다. 이 CAS 호출 시간 지시 신호 LT2를 동작 모드 지시 신호 MODE2로서 이용하고, CAS 호출 시간 지시 신호 LT3은 동작 모드 지시 신호 MODE3으로서 이용한다. CAS 호출 시간 지시 신호를 동작 모드 지시 신호로서 이용함으로써 동작 모드 지시 신호 발생부가 불필요해지고, 장치 점유 면적의 증가를 억제할 수 있다.

이상과 같이, 본 발명의 실시 형태 1에 따르면, CAS 호출 시간 정보에 따라 출력 데이타 전송 지시 신호의 펄스폭을 조정하도록 구성했기 때문에, CAS 호출 시간의 값에 상관 없이 출력 데이타 전송 지시 신호 DOT의 펄스폭을 최적치로 설정할 수 있어 정확한 데이타 판독을 행할 수 있다.

〈실시 형태 2〉

도 7은 본 발명 실시 형태 2에서의 동기형 반도체 기억 장치의 테스트 동작을 도시하는 플로우도이다. 이 실시 형태 2에서는 도1에 도시한 출력 데이타 전송 지시 신호 발생부가 이용된다. CAS 호출 시간의 값에 상관 없이 통상 동작 모드에서는 동작 모드 지시 신호 MODE2가 활성 상태가 되고, 동작 모드 지시 신호 MODE1은 비활성 상태가 된다. 따라서, 도 1의 지연 회로(20r)가 갖는 지연 시간에 의해 출력 데이타 전송 지시 신호의 펄스폭이 결정된다. 다음에 본 발명의 실시 형태 2에 대해 도 7을 참조하여 설명하기로 한다.

우선, 테스트 모드 지시가 제공되는지의 여부를 판정한다(스텝 S1). 이 테스트 모드 지시는 앞서 도 5에 도시한 타이밍 관계에서 어드레스 신호 AD의 특정한 비트를 소정의 값으로 설정함으로써 지정된다. 테스트 모드가 지정되면, 동작 모드 지시 신호 MODE1을 활성화하고 동작 모드 지시 신호 MODE2를 비활성화한다(스텝 S2). 이에 따라, 출력 데이타 전송 지시 신호 DOT의 펄스폭은 통상 동작 모드시보다도 짧아진다.

이 상태에서, 동기형 반도체 기억 장치에 대해 테스트 데이타의 기록을 행 한 후, 기록된 데이타를 판독한다(스텝 S4). 테스트 데이타 판독시에서는, 통상 동작 모드시보다도 펄스폭이 짧은 출력 데이타 전송 지시 신호가 이용된다.

계속해서, 판독한 데이타를 기대치 데이타(기록한 테스트 데이타)와 비교하여, 그 논리가 일치하는지의 여부 판정이 행해진다(스텝 S6). 판독된 데이타가 기대치 데이타와 일치하고 있는 경우에는 정확한 판독이 행해지고 있고, 출력 데이타 전송 지시 신호 DOT의 펄스폭은 충분한 마진을 갖고 있다고 판정된다(스텝 S8). 한편, 판독 데이타가 기대치 데이타와 일치하지 않는 경우에는, 정확한 데이타의 판독 및 래치가 입출력 회로에서 행해지지 않는다고 판정되어 출력 데이타 전송 지시 신호의 마진이 불량이라고 판정된다(스텝 S10).

이러한 일련의 테스트 동작에 의해, 통상 동작시에서 이용되는 출력 데이타 전송 지시 신호 DOT의 펄스폭이 충분한 마진을 가졌는지의 여부를 용이하게 식별할 수 있다. 또한, 통상의 테스트 동작 시에서, 불량이 발생할 때, 그 불량 원인이 출력 데이타 전송 지시 신호의 마진 불량인지의 여부를 용이하게 식별할 수 있다.

또, 상술한 실시 형태 2의 설명에서는, CAS 호출 시간에 상관 없이 출력 데이타 전송 지시 신호의 펄스폭은 일정한 것으로 설명이 행해지고 있다. 그러나, 이 실시 형태 1과 실시 형태 2를 결합시켜 이용하여도 좋다. 즉, 출력 데이타 전송 지시 신호 DOT의 펄스폭은, AS 호출 시간에 따라서 설정하고 각 펄스폭마다 소정의 마진 만큼 짧은 지연을 제공하는 지연 회로를 설치하고, 마진 측정용 펄스 발생부를 설치한다. 이에 따라, 각 CAS 호출 시간에 대해서 정확하게 필요한 마진이 존재하는지의 여부를 식별할 수 있다.

이상과 같이, 본 발명의 실시 형태 2에 따르면, 테스트 동작 모드 시에 출력 데이타 전송 지시 신호의 펄스폭을 조정하도록 구성했기 때문에, 용이하게, 출력 데이타 전송 지시 신호의 펄스폭의 마진을 식별할 수 있고, 마진 불량 판정을 용이하게 행할 수 있음과 함께, 동기형 반도체 기억 장치의 신뢰성을 개선할 수 있다.

〈실시 형태 3〉

도 8은 도 13에 도시한 열 선택 회로, 판독 회로 및 입출력 회로의 동작을 제어하는 열 계통 제어 회로의 구성을 개략적으로 도시한 도면이다. 도 8에서, 열계통 제어 회로(20)는 코맨드 디코더(16)로부터의 판독 동작 지시 신호에 응답하여 소정의 폭을 갖는 단안정 펄스 신호를 발생하는 단안정 펄스 발생 회로(120)와, 단안정 펄스 발생 회로(120)로부터의 단안정에 응답하여 기동되고 내부 클럭 신호 intCLK에 따라 호출 시간 기간을 카운트하는 호출 시간 카운터(122)와, 호출 시간 카운터(122)의 카운트업 신호에 응답하여 기동되고 내부 클럭 신호 intCLK에 따라 버스트 장기간을 카운트하는 버스트 길이 카운터(123)와, 단안정 펄스 발생 회로(120)로부터의 단안정 펄스에 응답하여 기동되고 또한 버스트 길이 카운터(123)로부터의 소정의 출력에 응답하여 비활성화되고 활성화 동안 열 선택에 관계하는 동작을 행하는 열 선택 제어 회로(124)와, 호출 시간 카운터(122)로부터의 소정의 출력 신호에 응답하여 기동되, 또한 버스트 길이 카운터(123)의 소정의 출력 신호에 응답하여 비활성화되고 활성화시, 블럭 선택 신호 BS의 발생을 제어하는 판독 제어 회로(126)와, 호출 시간 카운터(122)의 카운트업 신호에 응답하여 활성화되고 또한 버스트 길이 카운터(123)의 카운트업 신호에 응답하여 비활성화되고 활성화시, 출력 허가 신호 OEM 및 출력 데이타 전송 지시 신호 DOT를 발생하는 출력 제어 회로(128)를 포함한다.

열 선택 제어 회로(124)는 도 15에 도시한 열/블럭 디코더 및 전치 증폭기의 활성화를 제어하는 타이밍을 제공한다. 열 선택 제어 회로(124)의 제어의 하에, 열/블럭 디코더가 외부 클럭 신호에 동기하여 디코드 동작을 행하고, 또한 전치 증폭기가 블럭 지시 신호에 따라 내부 클럭 신호에 동기하여 활성화된다.

판독 제어 회로(126)는 전치 증폭기에 의해 증폭된 데이타를 전달하는 블럭 선택 신호 BS의 발생을 제어한다. 판독 제어 회로(126)로부터 내부 클럭 신호 intCLK에 동기하여 블럭 선택 신호 BS가 출력된다. 블럭 선택 신호가 또한 메모리 블럭을 선택하는 경우(3 상태 인버터 버퍼가 각 전치 증폭기에 대응하여 설치되는 경우), 판독 제어 회로(126)는 메모리 블럭 지정 신호에 따라 3 상태 버퍼의 활성화를 내부 클럭 신호에 동기하여 행한다.

출력 제어 회로(128)는 호출 시간 카운터(122)의 카운트업 신호에 응답하여 셋트되고 또한 버스트 길이 카운터(123)의 카운트업 신호에 응답하여 리셋트되는 셋트/리셋트 플립플롭(128a)과, 셋트/ 리셋트 플립플롭(128a)으로부터 클럭 인에블 신호 ENA와 내부 클럭 신호 intCLK에 따라서 출력 데이타 전송 지시 신호 DOT를 출력하는 출력 데이타 전송 지시 신호 발생 회로(128b)를 포함한다. 셋트/ 리셋트 플립플롭(128a)은 또한 클럭 인에이블 신호 ENA와 동기한 출력 허가 신호 OEM을 출력한다. 다음에, 도 8에 도시한 열 계통 제어 회로(20)의 활성화 타이밍을 도 10에 도시한 타이밍차트를 참조하여 설명하기로 한다.

도 10에서, 클럭 사이클 0에서 판독 코맨드가 제공된다. 열 선택 제어 회로(124)는, 판독 코맨드에 따라 클럭 사이클 0에서 단안정 펄스 발생 회로(120)로부터의 단안정 펄스에 응답하여 활성 상태로 된다. 활성 상태의 기간은 버스트 길이 카운터(123)의 소정의 출력에 의해 결정된다. 이 열 선택 제어 회로(124)로는, 버스트 길이 카운터(123)에 판독 동작 지시 신호가 제공되고 나서 버스트 길이 기간 활성 상태로 되는 신호가 제공된다.

여기서, 호출 시간 카운터(122) 및 버스트 길이 카운터(123)는 시프트 레지스터로 구성되어 있고, 단안정 펄스 발생 회로(120)로부터의 단안정 펄스를 호출 시간 카운터(122)가 내부 클럭 신호 intCLK에 동기하여 전송하고 또한 버스트 길이 카운터(123)는 호출 시간 카운터(122)로부터의 카운트업 신호를 내부 클럭 신호 intCLK에 동기하여 전달하고 있다. 따라서, 이들 호출 시간 카운터(122) 및 버스트 길이 카운터(123)의 소정의 레지스터단의 출력을 선택함으로써 필요하게 되는 활성화 신호를 추출할 수 있다. 호출 시간 카운터(122)의 카운트업 신호는 호출 시간이 지정하는 클럭 사이클 이전의 클럭 사이클에서 활성 상태로 된다. 따라서, 도 9에서 도시한 바와 같이 열 선택 제어 회로(124)는 판독 코맨드가 제공된 클럭 사이클 0으로부터 버스트 길이 기간이 경과하는 클럭 사이클3까지의 기간 동안에 활성 상태로 되고, 클럭 사이클4에서, 비활성 상태로 된다.

판독 제어 회로(126)는 호출 시간 카운터(122)에 의해 활성화 개시 타이밍이 결정되고, 버스트 길이 카운터(123)에 의해 비활성화 개시 타이밍이 결정된다. 판독 제어 회로(126)는 CAS 호출 시간이 규정하는 클럭 사이클 보다도 2클럭 사이클 전의 사이클에서 활성화된다. 따라서 CAS 호출 시간이 2인 경우에는, 판독 제어 회로(126)는 판독 코맨드가 제공된 클럭 사이클 0에서 활성화되고, CAS 호출 시간이 3인 경우에는, 클럭 사이클 1에서 판독 제어 회로(126)가 활성화된다.

판독 제어 회로(126)는 버스트 길이 데이타의 최종 데이타가 출력되는 클럭 사이클에서 비활성화된다. 따라서 버스트 길이 카운터(123)의 최종 카운트업 신호 보다도 1단 전의 출력 신호를 선택하여 판독 제어 회로(126)로 제공한다. 즉, CAS 호출 시간이 2인 경우에는, 판독 제어 회로(126)는 클럭 사이클0부터 클럭 사이클3 동안에 활성 상태가 되고, 클럭 사이클4에서 비활성 상태로 복귀한다. 한편, CAS 호출 시간이 3인 경우에는, 판독 제어 회로(126)는 클럭 사이클1에서 활성화되고, 클럭 사이클4까지 활성 상태를 보유하고, 클럭 사이클5에서 비활성화된다.

출력 제어 회로(128)에 대해서는 호출 시간 카운터(122) 및 버스트 길이 카운터(123)의 각각의 카운트업 신호에 따라 활성 및 비활성이 행해진다. 클럭 인에이블 신호 ENA 및 출력 허가 신호 OEM은 CAS 호출 시간이 2일 때, 클럭 사이클1에서 활성화되고, 클럭 사이클4까지 활성 상태를 보유하고, 클럭 사이클5에서 비활성 상태가 된다. CAS 호출 시간이 3인 경우에는, 이들의 신호 ENA 및 OEM은 클럭 사이클2부터 클럭 사이클5까지 활성 상태를 보유하고, 클럭 사이클6에서 비활성화된다.

열 계통 제어 회로(20)에서는 전부 내부 클럭 신호 intCLK에 동기하여 동작하고 있다. 즉, 내부의 제어 신호의 활성화 타이밍은 내부 클럭 신호 intCLK의 상승을 트리거로서 이용하여 결정되어진다. 여기서, 열 선택 제어 회로(124), 판독 제어 회로(126)에서의 센스 증폭기로부터 입출력 회로에로 데이타 전송에 관계하는 부분에서도 내부 클럭신호 intCLK에 동기하여 내부 제어 신호를 발생한다. 따라서, 이러한 전송 동작시에서 우선 도 1에서 도시한 바와 같은 단안정 펄스 발생 회로를 이용하면 정확한 데이타 전송을 행할 수 있고, 또한 동작 상황에 따라 정확한 데이타의 전송 및 래치를 행할 수 있다.

도 10은 본 발명의 실시 형태 3에 따른 내부 클럭 발생부의 구성을 개략적으로 도시한 도면이다. 도 10에서, 행 계통 제어 회로(18)는 코맨드 디코더(16)로부터의 액티브 동작 지시 신호 φac의 활성화에 응답하여 셋트되고 또한 프리챠지 동작 지시 신호 φpr의 활성화에 응답하여 리셋트되는 셋트/리셋트 플립플롭(18a)을 포함한다. 셋트/리셋트 플립플롭(18a)으로부터, 행 계통 회로 활성화 신호 ACT가 출력된다. 행 계통 회로 활성화 신호 ACT가 활성 상태 동안에, 소정의 시퀀스로 비트선 프리챠지/이퀄라이즈의 정지, 워드선의 선택, 및 센스 증폭기의 활성화가 행해진다. 액티브 동작 지시 신호 φac는 단안정 펄스의 형태로 액티브 코맨드가 제공될 때 활성 상태로 되고, 프리챠지 동작 지시 신호 φpr는 프리챠지 코맨드가 제공될 때 단안정 펄스의 형태로 활성화된다.

내부 클럭 발생부는 프리챠지 동작 지시 신호 φpr를 CAS 호출 시간이 지정하는 클럭 사이클 기간만큼 지연하는 호출 시간 카운터(220a)와, 행 계통 회로 활성화 신호 ACT의 활성화에 응답하여 셋트되고 또한 호출 시간 카운터(220a)의 출력 신호의 활성화에 응답하여 리셋트되는 셋트/리셋트 플립플롭(220b)을 포함한다. 셋트/ 리셋트 플립플롭(220b)으로부터, 클럭 인에이블 신호 ENCLK가 출력된다.

내부 클럭 발생부는 또한, 내부 클럭 신호 intCLK를 소정 시간만큼 지연하는 지연 회로(222a)와, 동작 모드 지시 신호 MODEa의 활성화시 작동 상태로 되어 지연 회로(222a)의 출력 신호를 반전하는 3 상태 인버터 버퍼(222b)와, 내부 클럭 신호 intCLK를 소정 시간만큼 지연하는 지연 회로(224a)와, 동작 모드 지시 신호 MODEb의 활성화시 작동 상태로 되고 지연 회로(224a)의 출력 신호를 반전하는 3 상태 인버터 버퍼(224b)와, 클럭 인에이블 신호 ENCLK와 내부 클럭 신호 intCLK와 3 상태 인버터 버퍼(222b, 224b)의 한쪽의 출력 신호를 수신하는 3입력 NAND 회로(226)와, NAND 회로(226)의 출력 신호를 반전하여 내부 클럭 신호 φCLK를 출력하는 인버터(228)를 포함한다. 내부 클럭 신호 φCLK는 도 8에서, 출력 데이타 전송 지시 신호 발생 회로(DOT)를 제외한 열 계통 제어부로 제공된다. 이 때, 호출 시간 카운터, 버스트 길이 카운터, 열 선택 제어 회로 및 판독 제어 회로에서 내부 클럭 신호의 펄스폭이 임계적인(critical) 의미를 갖는 회로 부분으로 내부 클럭 신호 φCLK가 제공되도록 구성되어도 좋다.

다음에, 도 10에 도시한 내부 클럭 발생부의 동작을 도 11에 도시한 타이밍차트도를 참조하여 설명하기로 한다.

클럭 사이클 0에서 액티브 코맨드가 제공하면, 액티브 동작 지시 신호 φac가 소정 기간 H레벨의 활성 상태가 되고, 행 계통 제어 회로(18)에 포함되는 셋트/ 리셋트 플립플롭(18a)이 셋트되고, 행 계통 회로 활성화 신호 ACT가 활성 상태의 H레벨로 상승한다. 행 계통 회로 활성화 지시 신호 ACT의 활성화에 응답하여 셋트/리셋트 플립플롭(220b)이 셋트되고, 클럭 인에이블 신호 ENCLK가 마찬가지로 H레벨로 상승한다. 동작 모드 지시 신호 MODE(a) 및 MODE(b)의 한쪽편이 활성 상태로 설정되고, 다른쪽이 비활성 상태로 설정된다. 따라서, 이 클럭 인에이블 신호 ENCLK가 H레벨의 활성 상태로 되면, 내부 클럭 신호 intCLK의 상승에 동기하여 지연 회로(222a 또는 224a)가 갖는 지연 시간의 펄스폭을 갖는 내부 클럭 신호 φCLK가 출력된다.

클럭 사이클1 내지 5에서 판독 코맨드 또는 기록 코맨드가 제공되고, 데이타의 판독 또는 기록이 행해진다. 기록/ 판독에서는 내부 클럭 신호 φCLK에 동기하여 열 계통 제어 회로가 동작하고, 동작 모드에 따른 적당한 펄스폭을 갖는 내부 클럭 신호에 따라 정확한 데이타의 전송/기록을 행할 수 있다.

클럭 사이클(6)에서 프리챠지 코맨드가 제공되고, 프리챠지 동작 지시 신호 φpr가 소정 기간 H레벨의 활성 상태가 된다. 프리챠지 동작 지시 신호 φpr의 활성화에 응답하여 셋트/ 리셋트 플립플롭(18a)이 리셋트되고 행 계통 회로 활성화 지시 신호 ACT가 L레벨의 비활성 상태가 된다. 이 신호 ACT의 비활성화에 응답하여 행 계통 제어 회로는 행 선택 동작을 정지하고 선택 워드선의 비선택 상태의 구동, 센스 증폭기의 비활성화 및 비트선의 프리챠지/ 이퀄라이즈 동작을 순차 소정의 시퀀스로 실행 한다. 호출 시간 카운터(220a)의 출력 신호는 이 클럭 사이클(6)에서는 아직 활성 상태로는 되어 있지 않다. 따라서 클럭 인에이블 신호 ENCLK는 활성 상태를 보유하고 있다. 따라서, 이 동안에 내부 클럭 신호 φCLK에 동기하여 데이타의 판독을 판독 회로 및 출력 회로를 통해 행할 수 있다.

CAS 호출 시간이 2인 경우, 호출 시간 카운터(220a)로부터의 출력 신호가 클럭 사이클(8)에서 H레벨로 상승하고, 따라서 셋트/ 리셋트 플립플롭(220b)이 리셋트되고 클럭 인에이블 신호 ENCLK가 비활성 상태의 L레벨로 상승한다. 이에 따라, 내부 클럭 신호 φCLK의 발생이 정지된다. 클럭 사이클8에서는 이미 필요한 데이타의 판독이 완료한다. (CAS 호출 시간이 2이고, 프리챠지 코맨드가 제공되고나서 클럭 사이클6, 7에서 버스트 길이 데이타의 나머지 데이타는 판독된다.)

도 10에 도시한 바와 같이, 내부 클럭 발생부에서 동작 모드에 따라 내부 클럭 신호 φCLK의 펄스폭을 조정함으로써 데이타의 기록/ 판독에 관계하는 회로부분에서 데이타 전송이 엄격한 조건하에 놓여지는 임계적인 경로에서도 클럭 신호 φCLK의 펄스폭를 조정함으로써 여유를 갖고 데이타의 전송을 행할 수 있다.

〈변경예〉

도 12는 본 발명의 실시 형태 3의 변경예의 구성을 도시한 도면이다. 도 12에서, 출력 데이타 전송 지시 신호 발생 회로는 클럭 인에이블 신호 ENCLK와 내부 클럭 신호 φCLK와 출력 허가 신호 OEM을 수신하는 AND 회로(230)를 포함한다. AND 회로(230)는, 도 8에 도시한 출력 데이타 전송 지시 신호 발생 회로(128b)를 대신하여 이용된다. 도 12에 도시한 구성에서는 내부 클럭 신호 φCLK의 펄스폭은 동작 모드에 따라 조정되고 있다. 따라서, 열 계통 제어 회로(20)에서의 내부 클럭 신호 φCLK를 전부 동작 모드에 따라서 공통적으로 조정함으로써 내부 클럭 발생부의 구성 부품수를 저감하고 회로 점유 면적을 저감한다. 이 경우에서도, 데이타 전송 및 판독을 위한 클럭 펄스폭은 동작 모드에 따라 최적치로 설정할 수 있고 정확한 데이타 전송을 행할 수 있다.

또, 구성 부품수가 증가하지만 도 8에 도시한 열 선택 제어 회로, 판독 제어 회로 및 출력 제어 회로 각각에 대해서 펄스폭이 조정 가능한 내부 클럭 신호를 발생하는 회로가 설치되어도 좋다.

이 실시 형태 3에서도 동작 모드 지시 신호를 테스트 모드 지시 신호로 하면, 실시 형태 2와 마찬가지로 데이타 전달 경로에서의 내부 클럭 신호에 대한 마진을 측정할 수 있다. 내부 클럭 신호 φCLK는 행 선택 회로 활성화 지시 신호 ACT의 활성화 기간과 CAS 호출 시간 기간의 사이에서 발생하도록 구성했기 때문에 필요한 기간만 내부 클럭 신호 φCLK를 발생하여 열 계통 제어 회로로 제공할 수 있고 내부 클럭 신호 φCLK에 따라 동작하는 회로의 소비 전력을 저감할 수 있다.

이상과 같이, 본 발명의 실시 형태 3에 따르면 회로가 동작할 필요가 있는 기간만 내부 클럭 신호를 발생하고, 또한 이 내부 클럭 신호의 펄스폭을 동작 모드에 따라 변경하도록 구성하고 있기 때문에 소비 전력을 저감할 수 있고 또한 정확한 데이타 전송 동작을 행할 수 있다.

〈다른 적용예〉

상술된 설명에서는, 1비트씩 순차 1개의 메모리 블럭에서 연속적으로 데이타가 선택되어 판독되는 것으로 설명하고 있다. 그러나, 복수의 메모리 블럭에서 동시에 열이 선택 상태로 되고, 순차 전치 증폭기를 활성화하여 메모리 셀 데이타가 각 블럭으로부터 순차 판독되도록 구성하여도 좋다.

또한, 1개의 열 선택 동작으로 2비트의 메모리 셀 데이타를 래치하고, 순차 내부 클럭 신호에 따라 전달하는 「2비트 프리페치」 방식의 동기형 반도체 기억 장치여도 좋다.

또한, 동기형 반도체 기억 장치에서는 외부 클럭 신호에 동기하여 데이타의 입출력을 행하는 반도체 기억 장치여도 좋고, 판독시의 내부 데이타 전송이 내부 클럭 신호에 동기하여 행해지는 구성을 갖는 반도체 기억 장치여도 좋다.

이상과 같이, 본 발명에 의하면, 동작 상황에 따라 적당한 펄스폭을 갖는 내부 클럭 신호를 생성할 수 있고 정확한 데이타의 전송하고 특히 정확한 데이타의 판독을 행할 수 있다.

청구항 1에 따른 발명에 의하면, 동작 모드에 따라 내부 클럭 생성 수단의 출력하는 내부 클럭 신호의 펄스폭을 설정하고 있기 때문에 동작 상황에 따른 적당한 펄스폭을 갖는 내부 클럭 신호를 생성할 수 있다.

청구항 2에 따른 발명에 의하면, 출력 회로가 제공된 내부 데이타를 판독하는 기간을 결정하는 내부 클럭 신호의 폭을 동작 모드 특정 신호에 따라 설정하고 있고 정확하게 동작 모드에 따라 내부 데이타를 출력 회로에 판독하여 래치할 수 있다.

Claims

복수의 동작 모드로 동작 가능하고 또한 외부로부터 제공되는 소정의 폭을 갖는 외부 클럭 신호에 동기하여 데이타의 입출력을 행하는 동기형 반도체 기억 장치에 있어서,

상기 외부 클럭 신호로부터 내부 클럭 신호를 생성하는 내부 클럭 생성 수단, 및

상기 내부 클럭 생성 수단에 결합되고, 상기 복수의 동작 모드 중 하나의 동작 모드를 특정하는 동작 모드 특정 신호에 따라 상기 내부 클럭 신호의 펄스폭을 설정하는 펄스폭 설정 수단을 포함하는 동기형 반도체 기억 장치.
제1항에 있어서,

상기 내부 클럭 신호의 제1 엣지에 응답하여 내부 데이타를 수신하고 또한 상기 내부 클럭 신호의 제2 엣지에 응답하여 수신된 내부 데이타를 래치하는 래치회로를 포함하며, 활성화시 상기 내부 데이타를 장치 외부로 출력하기 위한 출력 회로를 더 포함하며, 상기 펄스폭 설정 수단은 상기 내부 클럭 신호의 상기 제1 엣지부터 상기 제2 엣지까지의 기간을 상기 동작 모드 특정 신호에 따라 설정하는 수단을 포함하는 동기형 반도체 기억 장치.
제1항에 있어서,

상기 내부 클럭 신호는 데이타 판독을 지시하는 판독 지시가 제공되면 동작하는 데이타 판독에 관계하는 회로부에 제공되는 동기형 반도체 기억 장치.