JP3703655B2 - タイミング信号発生回路 - Google Patents
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
Description
【０００１】
【発明の属する技術分野】
本発明は、タイミング信号の遅延調整を行うタイミング信号発生回路に関し、例えば、半導体集積回路内でのタイミング信号の遅延調整を対象とする。
【０００２】
【従来の技術】
半導体回路では一般に、入力された各信号をクロックに同期させて各種の処理を行う。このため、スタティックな回路のみを使用する場合は特に問題ないが、速度向上等のためにプリチャージ回路を使用する場合には、往々にして、プリチャージ期間とその後の評価期間のタイミングがクロックとずれてしまうことから、タイミング調整用の独自のタイミング信号が必要になる。
【０００３】
この種のタイミング信号を生成するタイミング信号発生回路の一つとして、図５に示すように、インバータチェーン５１を利用して遅延調整を行う回路が知られている。図５の回路では、インバータの接続段数を切り替えることで、遅延時間の調整を行う。
【０００４】
また、他のタイミング発生回路の一例として、ある回路Ａが他の回路Ｂの出力が確定するタイミングを必要とする場合、回路Ａのクリティカルパスと同等のダミー回路を設けて、タイミング信号を生成する回路が提案されている。
【０００５】
【発明が解決しようとする課題】
上述したタイミング信号発生回路を半導体チップ内に設ける場合には、トランジスタを組み合わせて回路を形成する。ところが、トランジスタを組み合わせたトランジスタ論理回路は、印加電圧が高いほど、また、温度が低いほど、高速に動作するため、上述したインバータチェーン５１の段数で遅延時間の調整を行うと、トランジスタの電圧特性や温度特性により、遅延時間が変化してしまう。
【０００６】
また、ダミー回路をインバータチェーン５１で構成する場合には、ダミー回路が模する対象回路（遅延対象回路）がトランジスタで同様に構成されていれば、トランジスタの電圧特性や温度特性は互いに相殺されるため、特に問題は起きない。しかしながら、インバータの接続段数が多い場合には、図６に示すように、出力信号のパルス幅が入力信号よりも狭くなってしまう。
【０００７】
一方、遅延対象回路の遅延要因が主に配線遅延（ＲＣ遅延）である場合、配線遅延は電圧や温度が変化してもトランジスタほどは遅延時間が変化しないため、ダミー回路の遅延量と遅延対象回路の遅延量とに誤差が生じてしまう。したがって、ある条件で遅延が一致するようにダミー回路内のインバータ段数を調整しても、電圧や温度が変化すると、場合によっては、ダミー回路の遅延時間が遅延対象回路の遅延時間よりも短くなり、いわゆる信号のレーシングが起きる。
【０００８】
信号のレーシングは、電圧や温度以外に、トランジスタを形成する際のプロセス条件によっても起こりうる。このため、インバータチェーン５１によりタイミング信号を生成する場合には、遅延対象回路の遅延要因が主に配線遅延であれば、タイミングにかなりのマージンをとる必要がある。
【０００９】
一方、遅延対象回路のクリティカルパスに基づいてダミー回路を生成し、ダミー回路の出力をタイミング信号として用いる場合、遅延対象回路とダミー回路は同じような傾向で遅延するため、インバータチェーン５１を用いてダミー回路を生成するよりも安定に動作する可能性が高い。ところが、ダミー回路の場合、クリティカルパスをそのまま模するため、意図的に遅延を調整するのが難しい。
【００１０】
図７はプロセッサ内部のオペランドバス上のオペランドと遅延クロックとのタイミング調整を行うタイミング信号発生回路のブロック図である。図７の回路は、遅延クロックラインＬ１に接続された複数のトライステートバッファ１ａ，１ｂ，１ｃと、オペランドバスＬ２に接続された複数のトライステートバッファ２ａ，２ｂ，２ｃと、各トライステートバッファ２ａ，２ｂ，２ｃの入力端子に接続された複数の演算器３ａ，３ｂ，３ｃと、遅延クロックラインＬ１上のクロックに同期させてオペランドバスＬ２上のオペランドを取り込んで演算する演算器３ｄとを備えている。
【００１１】
遅延クロックラインＬ１に接続された複数のトライステートバッファ１ａ，１ｂ，１ｃのうち、最も左側のトライステートバッファ１ａはクロック信号を出力し、その他のトライステートバッファ１ｂ，１ｃの出力は常にハイインピーダンス状態である。すなわち、最も左側のトライステートバッファ１ａ以外は、ダミー負荷を与えるためのダミー回路である。
【００１２】
図７の回路の場合、遅延対象回路のクリティカルパスの遅延時間に合わせて遅延クロックラインＬ１のトライステートバッファの段数を定めるため、遅延クロックの遅延時間を意図的に調整するのが難しい。
【００１３】
また、メモリ内のセンスアンプの動作タイミングを制御するタイミング信号発生回路の場合、メモリ内にはデータビット分のセンスアンプが設けられるため、タイミング信号発生回路の出力をバッファを介して各センスアンプに振り分けなければならない。このため、バッファを通過する分だけ信号が遅延してしまう。
【００１４】
本発明は、このような点に鑑みてなされたものであり、その目的は、回路を複雑化することなく、精度よくタイミング調整を行うことができるタイミング信号発生回路を提供することにある。
【００１５】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様によれば、遅延クロックライン上の遅延クロックに同期させて、オペランドバス上のオペランドを取り込んでその実行を行う演算器と、それぞれ異なるタイミングの前記遅延クロックを出力する複数の信号出力回路と、オペランドバス上のオペランドが確定した後に前記演算器が該オペランドの取り込みを行うように、いずれかの前記信号出力回路から出力された前記遅延クロックを選択して前記遅延クロックラインに供給するクロック遅延調整回路と、を備えることを特徴とするタイミング信号発生回路が提供される。
【００１６】
本発明では、複数の信号出力回路のいずれかを選択するだけでタイミング信号の遅延時間を調整できるため、簡易な回路で、かつ精度よく遅延時間の調整を行うことができる。また、オペランドバス上のオペランドが確定した後に演算器がオペランドの取り込みを行うようにタイミング信号の遅延調整を行うため、演算器の動作を安定化させることができる。
【００１７】
本発明では、対象回路のクリティカルパスに基づいて信号出力回路の選択を行うため、対象回路が正常動作するようにタイミング信号の遅延調整を行うことができる。
【００１９】
本発明では、トライステートバッファの制御端子を制御するだけでタイミング信号の遅延調整を行うことができるため、回路構成が簡略になる。
【００２３】
【発明の実施の形態】
以下、本発明に係るタイミング信号発生回路について、図面を参照しながら具体的に説明する。
【００２４】
（第１の実施形態）
図１は本発明に係るタイミング信号発生回路の第１の実施形態の概略構成を示すブロック図である。
【００２５】
図１のタイミング信号発生回路は、図７の回路と同様に、遅延クロックラインＬ１に接続された複数のトライステートバッファ１ａ，１ｂ，１ｃと、オペランドバスＬ２に接続された複数のトライステートバッファ２ａ，２ｂ，２ｃと、各トライステートバッファ２ａ，２ｂ，２ｃの入力端子に接続された複数の演算器３ａ，３ｂ，３ｃと、遅延クロックラインＬ１上の遅延クロックに基づいてワンショットパルスを生成するパルス生成回路４と、ワンショットパルスに同期させてオペランドバスＬ２上のオペランドを取り込んで演算を行う演算器３ｄとを備えている。
【００２６】
演算器３ｄは、ワンショットパルスがハイレベルのときにプリチャージ動作を行い、ローレベルのときに演算を行う。
【００２７】
遅延クロックラインＬ１に接続された各トライステートバッファ１ａ，１ｂ，１ｃの制御端子には、スイッチ５ａ，５ｂ，５ｃが接続されている。スイッチ５ａ，５ｂ，５ｃのいずれかが電源電圧端子に接続されると、対応するトライステートバッファはクロック信号を出力し、スイッチ５ａ，５ｂ，５ｃのいずれかが接地端子に接続されると、対応するトライステートバッファの出力はハイインピーダンスになる。
【００２８】
実際には、スイッチ５ａ，５ｂ，５ｃのうちいずれか一つのみが電源電圧端子に接続されて、その他のスイッチは接地端子に接続される。これらスイッチ５ａ，５ｂ，５ｃの切り替えにより遅延クロックの遅延時間の調整が行われる。この場合の遅延時間は、遅延クロックラインＬ１およびトライステートバッファの配線抵抗と配線容量とにより定まる。
【００２９】
また、遅延クロックラインＬ１上には、外部クロックＣＬＫがローレベルのときに遅延クロックラインＬ１をハイレベルに設定するトランジスタ６ａ，６ｂ，６ｃが設けられている。同様に、オペランドバスＬ２上にも、外部クロックＣＬＫがローレベルのときにオペランドバスＬ２をハイレベルに設定するトランジスタ７ａ，７ｂ，７ｃが設けられている。
【００３０】
図２は図１のタイミング信号発生回路のタイミング図である。以下、図２のタイミング図に基づいて、図１の回路の動作を説明する。
【００３１】
図１の演算器３ｄは、プリチャージロジックで構成されており、パルス生成回路４から出力されたワンショットパルスがハイレベルからローレベルに変化する時点でオペランドを内部に取り込む。このため、ワンショットパルスがハイレベルからローレベルに変化する時刻の前に、オペランドバスＬ２上のオペランドがすでに確定していなければならない。
【００３２】
図２（ａ）は図１のタイミング信号発生回路に外部から入力される外部クロックＣＬＫのタイミングを示している。オペランドバスＬ２上のオペランドは、図２（ｂ）の矢印ｙ１に示すように、電圧や温度等により遅延時間が変動する。また、遅延クロックラインＬ１に接続されたトライステートバッファ１ａがイネーブル状態のときは、演算器３ｄに入力される遅延クロックCLK1は図２（ｃ）のような波形になる。このとき、演算器３ｄに入力されるワンショットパルスＰ１は図２（ｄ）のような波形になる。
【００３３】
一方、遅延クロックラインＬ１上のトライステートバッファ１ｂがイネーブル状態のときは、演算器３ｄに入力される遅延クロックCLK2は図２（ｅ）のような波形になり、演算器３ｄに入力されるワンショットパルスＰ２は図２（ｆ）のような波形になる。
【００３４】
図２では、トライステートバッファ１ａからクロックが出力される場合のオペランド確定時刻から遅延クロックの立ち下がりまでのマージンを矢印ｙ２で表し、トライステートバッファ１ｂからクロックが出力される場合のオペランド確定時刻から遅延クロックの立ち下がりまでのマージンを矢印ｙ３で表している。
【００３５】
マージンｙ２，ｙ３は、遅延クロックラインＬ１のＲＣ遅延と、パルス生成回路４内の伝搬遅延とにより定まる。マージンｙ３の方がマージンｙ２よりも時間幅が短いため、マージンｙ３の時間幅で演算器３ｄが正常に演算を行うことができる場合には、スイッチ５ａ，５ｂ，５ｃを切り替えて、トライステートバッファ１ｂからクロックを出力させるのが望ましい。
【００３６】
このように、第１の実施形態では、遅延クロックラインＬ１に接続された複数のトライステートバッファ１ａ，１ｂ，１ｃのいずれかを任意に選択して遅延クロックの遅延時間の調整を行うようにしたため、演算器３ｄで演算を行うのに最適なタイミングのワンショットパルスを生成することができる。したがって、演算器３ｄにオペランドが入力されてからかなり経過した後にワンショットパルスが入力されるような不具合や、オペランドが確定する前にワンショットパルスが入力されるような不具合を防止できる。
【００３７】
また、第１の実施形態では、ダミー負荷を与えるために従来から設けられていたトライステートバッファ１ａ，１ｂ，１ｃで構成されたダミー回路を、タイミング信号発生用として流用するため、新たに部品を追加することなく、タイミング調整を行うことができ、コストアップを抑制できる。
【００３８】
（第２の実施形態）
第２の実施形態は、メモリセルアレイ内にダミー回路を設けてセンスアンプの駆動タイミングを調整するものである。
【００３９】
図３は本発明に係るタイミング信号発生回路の第２の実施形態の概略構成を示す図である。図３のタイミング信号発生回路は、メモリセルアレイ１１内に設けられる。メモリセルアレイ１１内には、複数のワード線Ｗ１〜Ｗｎとビット線Ｂ１〜Ｂｍが配設され、各ワード線Ｗ１〜Ｗｎおよびビット線Ｂ１〜Ｂｍには複数のメモリセルが接続されている。
【００４０】
縦横に隣接する複数のメモリセルは、セルブロック１２を構成しており、各セルブロックの間にはそれぞれ、ダミー回路１３ａ，１３ｂ，１３ｃが設けられている。これらダミー回路１３ａ，１３ｂ，１３ｃは、センスアンプ１７の駆動タイミングを設定するために用いられる。
【００４１】
なお、図３は、３つのダミー回路１３ａ，１３ｂ，１３ｃを設ける例を示しているが、ダミー回路の数には特に制限はない。
【００４２】
ダミー回路１３ａ，１３ｂのそれぞれは、対応するワード線に並列接続された複数のトランジスタ１４で構成される。また、ダミー回路１３ｃは、対応するビット線に並列接続された複数のトランジスタ１５で構成される。各ダミー回路内のトランジスタ１４，１５の個数は、セルブロック内のトランジスタの個数に合わせて設定される。
【００４３】
ダミー回路１３ａ，１３ｂ内のワード線は、通常のワード線と同様にデコーダ１６に接続され、デコーダ１６からの信号により、いずれか一つのダミー回路１３が選択される。例えば、図３のダミー回路１３ａは、メモリセルアレイ１１内で最も伝搬遅延時間の長い経路、すなわちクリティカルパスである。このダミー回路１３ａのワード線をハイレベルにしたときにダミー回路１３ａを通過したデータがセンスアンプ１７から正しく読み出せるように、センスアンプ１７の駆動タイミングの設定が行われる。
【００４４】
また、他のダミー回路１３ｂ内のワード線をハイレベルにしたときにもダミー回路を通過したデータがセンスアンプ１７から読み出せるように、センスアンプ１７の駆動タイミングの設定が行われる。
【００４５】
このように、第２の実施形態は、メモリセルアレイ１１内に複数のダミー回路１３ａ，１３ｂ，１３ｃを設け、各ダミー回路を通過したデータがいずれもセンスアンプ１７から正常に出力されるように、センスアンプ１７の駆動タイミングを定める。これにより、メモリセルアレイ１１内のどのメモリセルから読み出されたデータも、センスアンプ１７を介して正常に出力することができる。
【００４６】
（第３の実施形態）
第１の実施形態では、トライステートバッファに接続されたスイッチ５ａ，５ｂ，５ｃの選択を手動で行う例を説明したが、第３の実施形態は、スイッチ５ａ，５ｂ，５ｃの選択を自動制御するものである。
【００４７】
図４は本発明に係るタイミング信号発生回路の第３の実施形態の概略構成を示すブロック図である。図４では、図１と共通する構成部分には同一符号を付しており、以下では、相違点を中心に説明する。
【００４８】
図４のタイミング信号発生回路は、遅延クロックラインＬ１に接続された複数のトライステートバッファのいずれか一つを選択するレジスタ８を有する。レジスタ８の出力は、各トライステートバッファ１ａ，１ｂ，１ｃの制御端子にそれぞれ入力される。レジスタ８の出力がハイレベルのときに、対応するトライステートバッファはクロックを出力する。レジスタ８に設定される値は、例えば、不図示のプロセッサにより制御される。
【００４９】
このように、第３の実施形態は、レジスタ８の出力によりトライステートバッファのいずれか一つを任意に選択できるようにしたため、遅延クロックの遅延時間をプログラマブルに切り替え制御することができる。
【００５０】
【発明の効果】
以上詳細に説明したように、本発明によれば、タイミング信号線に接続された複数の信号出力回路のいずれか一つを選択してタイミング信号の遅延調整を行うため、簡易かつ精度よくタイミング調整を行うことができる。
【００５１】
特に、ダミー負荷を与えるために従来から設けられているダミー回路を信号出力回路として利用すれば、新たに部品を追加することなくタイミングの微調整を行うことができ、コストアップを抑制することができる。
【図面の簡単な説明】
【図１】本発明に係るタイミング信号発生回路の第１の実施形態の概略構成を示すブロック図。
【図２】図１のタイミング信号発生回路のタイミング図。
【図３】本発明に係るタイミング信号発生回路の第２の実施形態の概略構成を示す図。
【図４】本発明に係るタイミング信号発生回路の第３の実施形態の概略構成を示すブロック図。
【図５】従来のタイミング信号発生回路の概略構成を示すブロック図。
【図６】図５のタイミング図。
【図７】プロセッサ内部のオペランドバス上のオペランドと遅延クロックとのタイミング調整を行うタイミング信号発生回路のブロック図。
【符号の説明】
１ａ，１ｂ，１ｃ，２ａ，２ｂ，２ｃ トライステートバッファ
３ａ，３ｂ，３ｃ，３ｄ 演算器
４ パルス生成回路
【発明の属する技術分野】
本発明は、タイミング信号の遅延調整を行うタイミング信号発生回路に関し、例えば、半導体集積回路内でのタイミング信号の遅延調整を対象とする。
【０００２】
【従来の技術】
半導体回路では一般に、入力された各信号をクロックに同期させて各種の処理を行う。このため、スタティックな回路のみを使用する場合は特に問題ないが、速度向上等のためにプリチャージ回路を使用する場合には、往々にして、プリチャージ期間とその後の評価期間のタイミングがクロックとずれてしまうことから、タイミング調整用の独自のタイミング信号が必要になる。
【０００３】
この種のタイミング信号を生成するタイミング信号発生回路の一つとして、図５に示すように、インバータチェーン５１を利用して遅延調整を行う回路が知られている。図５の回路では、インバータの接続段数を切り替えることで、遅延時間の調整を行う。
【０００４】
また、他のタイミング発生回路の一例として、ある回路Ａが他の回路Ｂの出力が確定するタイミングを必要とする場合、回路Ａのクリティカルパスと同等のダミー回路を設けて、タイミング信号を生成する回路が提案されている。
【０００５】
【発明が解決しようとする課題】
上述したタイミング信号発生回路を半導体チップ内に設ける場合には、トランジスタを組み合わせて回路を形成する。ところが、トランジスタを組み合わせたトランジスタ論理回路は、印加電圧が高いほど、また、温度が低いほど、高速に動作するため、上述したインバータチェーン５１の段数で遅延時間の調整を行うと、トランジスタの電圧特性や温度特性により、遅延時間が変化してしまう。
【０００６】
また、ダミー回路をインバータチェーン５１で構成する場合には、ダミー回路が模する対象回路（遅延対象回路）がトランジスタで同様に構成されていれば、トランジスタの電圧特性や温度特性は互いに相殺されるため、特に問題は起きない。しかしながら、インバータの接続段数が多い場合には、図６に示すように、出力信号のパルス幅が入力信号よりも狭くなってしまう。
【０００７】
一方、遅延対象回路の遅延要因が主に配線遅延（ＲＣ遅延）である場合、配線遅延は電圧や温度が変化してもトランジスタほどは遅延時間が変化しないため、ダミー回路の遅延量と遅延対象回路の遅延量とに誤差が生じてしまう。したがって、ある条件で遅延が一致するようにダミー回路内のインバータ段数を調整しても、電圧や温度が変化すると、場合によっては、ダミー回路の遅延時間が遅延対象回路の遅延時間よりも短くなり、いわゆる信号のレーシングが起きる。
【０００８】
信号のレーシングは、電圧や温度以外に、トランジスタを形成する際のプロセス条件によっても起こりうる。このため、インバータチェーン５１によりタイミング信号を生成する場合には、遅延対象回路の遅延要因が主に配線遅延であれば、タイミングにかなりのマージンをとる必要がある。
【０００９】
一方、遅延対象回路のクリティカルパスに基づいてダミー回路を生成し、ダミー回路の出力をタイミング信号として用いる場合、遅延対象回路とダミー回路は同じような傾向で遅延するため、インバータチェーン５１を用いてダミー回路を生成するよりも安定に動作する可能性が高い。ところが、ダミー回路の場合、クリティカルパスをそのまま模するため、意図的に遅延を調整するのが難しい。
【００１０】
図７はプロセッサ内部のオペランドバス上のオペランドと遅延クロックとのタイミング調整を行うタイミング信号発生回路のブロック図である。図７の回路は、遅延クロックラインＬ１に接続された複数のトライステートバッファ１ａ，１ｂ，１ｃと、オペランドバスＬ２に接続された複数のトライステートバッファ２ａ，２ｂ，２ｃと、各トライステートバッファ２ａ，２ｂ，２ｃの入力端子に接続された複数の演算器３ａ，３ｂ，３ｃと、遅延クロックラインＬ１上のクロックに同期させてオペランドバスＬ２上のオペランドを取り込んで演算する演算器３ｄとを備えている。
【００１１】
遅延クロックラインＬ１に接続された複数のトライステートバッファ１ａ，１ｂ，１ｃのうち、最も左側のトライステートバッファ１ａはクロック信号を出力し、その他のトライステートバッファ１ｂ，１ｃの出力は常にハイインピーダンス状態である。すなわち、最も左側のトライステートバッファ１ａ以外は、ダミー負荷を与えるためのダミー回路である。
【００１２】
図７の回路の場合、遅延対象回路のクリティカルパスの遅延時間に合わせて遅延クロックラインＬ１のトライステートバッファの段数を定めるため、遅延クロックの遅延時間を意図的に調整するのが難しい。
【００１３】
また、メモリ内のセンスアンプの動作タイミングを制御するタイミング信号発生回路の場合、メモリ内にはデータビット分のセンスアンプが設けられるため、タイミング信号発生回路の出力をバッファを介して各センスアンプに振り分けなければならない。このため、バッファを通過する分だけ信号が遅延してしまう。
【００１４】
本発明は、このような点に鑑みてなされたものであり、その目的は、回路を複雑化することなく、精度よくタイミング調整を行うことができるタイミング信号発生回路を提供することにある。
【００１５】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様によれば、遅延クロックライン上の遅延クロックに同期させて、オペランドバス上のオペランドを取り込んでその実行を行う演算器と、それぞれ異なるタイミングの前記遅延クロックを出力する複数の信号出力回路と、オペランドバス上のオペランドが確定した後に前記演算器が該オペランドの取り込みを行うように、いずれかの前記信号出力回路から出力された前記遅延クロックを選択して前記遅延クロックラインに供給するクロック遅延調整回路と、を備えることを特徴とするタイミング信号発生回路が提供される。
【００１６】
本発明では、複数の信号出力回路のいずれかを選択するだけでタイミング信号の遅延時間を調整できるため、簡易な回路で、かつ精度よく遅延時間の調整を行うことができる。また、オペランドバス上のオペランドが確定した後に演算器がオペランドの取り込みを行うようにタイミング信号の遅延調整を行うため、演算器の動作を安定化させることができる。
【００１７】
本発明では、対象回路のクリティカルパスに基づいて信号出力回路の選択を行うため、対象回路が正常動作するようにタイミング信号の遅延調整を行うことができる。
【００１９】
本発明では、トライステートバッファの制御端子を制御するだけでタイミング信号の遅延調整を行うことができるため、回路構成が簡略になる。
【００２３】
【発明の実施の形態】
以下、本発明に係るタイミング信号発生回路について、図面を参照しながら具体的に説明する。
【００２４】
（第１の実施形態）
図１は本発明に係るタイミング信号発生回路の第１の実施形態の概略構成を示すブロック図である。
【００２５】
図１のタイミング信号発生回路は、図７の回路と同様に、遅延クロックラインＬ１に接続された複数のトライステートバッファ１ａ，１ｂ，１ｃと、オペランドバスＬ２に接続された複数のトライステートバッファ２ａ，２ｂ，２ｃと、各トライステートバッファ２ａ，２ｂ，２ｃの入力端子に接続された複数の演算器３ａ，３ｂ，３ｃと、遅延クロックラインＬ１上の遅延クロックに基づいてワンショットパルスを生成するパルス生成回路４と、ワンショットパルスに同期させてオペランドバスＬ２上のオペランドを取り込んで演算を行う演算器３ｄとを備えている。
【００２６】
演算器３ｄは、ワンショットパルスがハイレベルのときにプリチャージ動作を行い、ローレベルのときに演算を行う。
【００２７】
遅延クロックラインＬ１に接続された各トライステートバッファ１ａ，１ｂ，１ｃの制御端子には、スイッチ５ａ，５ｂ，５ｃが接続されている。スイッチ５ａ，５ｂ，５ｃのいずれかが電源電圧端子に接続されると、対応するトライステートバッファはクロック信号を出力し、スイッチ５ａ，５ｂ，５ｃのいずれかが接地端子に接続されると、対応するトライステートバッファの出力はハイインピーダンスになる。
【００２８】
実際には、スイッチ５ａ，５ｂ，５ｃのうちいずれか一つのみが電源電圧端子に接続されて、その他のスイッチは接地端子に接続される。これらスイッチ５ａ，５ｂ，５ｃの切り替えにより遅延クロックの遅延時間の調整が行われる。この場合の遅延時間は、遅延クロックラインＬ１およびトライステートバッファの配線抵抗と配線容量とにより定まる。
【００２９】
また、遅延クロックラインＬ１上には、外部クロックＣＬＫがローレベルのときに遅延クロックラインＬ１をハイレベルに設定するトランジスタ６ａ，６ｂ，６ｃが設けられている。同様に、オペランドバスＬ２上にも、外部クロックＣＬＫがローレベルのときにオペランドバスＬ２をハイレベルに設定するトランジスタ７ａ，７ｂ，７ｃが設けられている。
【００３０】
図２は図１のタイミング信号発生回路のタイミング図である。以下、図２のタイミング図に基づいて、図１の回路の動作を説明する。
【００３１】
図１の演算器３ｄは、プリチャージロジックで構成されており、パルス生成回路４から出力されたワンショットパルスがハイレベルからローレベルに変化する時点でオペランドを内部に取り込む。このため、ワンショットパルスがハイレベルからローレベルに変化する時刻の前に、オペランドバスＬ２上のオペランドがすでに確定していなければならない。
【００３２】
図２（ａ）は図１のタイミング信号発生回路に外部から入力される外部クロックＣＬＫのタイミングを示している。オペランドバスＬ２上のオペランドは、図２（ｂ）の矢印ｙ１に示すように、電圧や温度等により遅延時間が変動する。また、遅延クロックラインＬ１に接続されたトライステートバッファ１ａがイネーブル状態のときは、演算器３ｄに入力される遅延クロックCLK1は図２（ｃ）のような波形になる。このとき、演算器３ｄに入力されるワンショットパルスＰ１は図２（ｄ）のような波形になる。
【００３３】
一方、遅延クロックラインＬ１上のトライステートバッファ１ｂがイネーブル状態のときは、演算器３ｄに入力される遅延クロックCLK2は図２（ｅ）のような波形になり、演算器３ｄに入力されるワンショットパルスＰ２は図２（ｆ）のような波形になる。
【００３４】
図２では、トライステートバッファ１ａからクロックが出力される場合のオペランド確定時刻から遅延クロックの立ち下がりまでのマージンを矢印ｙ２で表し、トライステートバッファ１ｂからクロックが出力される場合のオペランド確定時刻から遅延クロックの立ち下がりまでのマージンを矢印ｙ３で表している。
【００３５】
マージンｙ２，ｙ３は、遅延クロックラインＬ１のＲＣ遅延と、パルス生成回路４内の伝搬遅延とにより定まる。マージンｙ３の方がマージンｙ２よりも時間幅が短いため、マージンｙ３の時間幅で演算器３ｄが正常に演算を行うことができる場合には、スイッチ５ａ，５ｂ，５ｃを切り替えて、トライステートバッファ１ｂからクロックを出力させるのが望ましい。
【００３６】
このように、第１の実施形態では、遅延クロックラインＬ１に接続された複数のトライステートバッファ１ａ，１ｂ，１ｃのいずれかを任意に選択して遅延クロックの遅延時間の調整を行うようにしたため、演算器３ｄで演算を行うのに最適なタイミングのワンショットパルスを生成することができる。したがって、演算器３ｄにオペランドが入力されてからかなり経過した後にワンショットパルスが入力されるような不具合や、オペランドが確定する前にワンショットパルスが入力されるような不具合を防止できる。
【００３７】
また、第１の実施形態では、ダミー負荷を与えるために従来から設けられていたトライステートバッファ１ａ，１ｂ，１ｃで構成されたダミー回路を、タイミング信号発生用として流用するため、新たに部品を追加することなく、タイミング調整を行うことができ、コストアップを抑制できる。
【００３８】
（第２の実施形態）
第２の実施形態は、メモリセルアレイ内にダミー回路を設けてセンスアンプの駆動タイミングを調整するものである。
【００３９】
図３は本発明に係るタイミング信号発生回路の第２の実施形態の概略構成を示す図である。図３のタイミング信号発生回路は、メモリセルアレイ１１内に設けられる。メモリセルアレイ１１内には、複数のワード線Ｗ１〜Ｗｎとビット線Ｂ１〜Ｂｍが配設され、各ワード線Ｗ１〜Ｗｎおよびビット線Ｂ１〜Ｂｍには複数のメモリセルが接続されている。
【００４０】
縦横に隣接する複数のメモリセルは、セルブロック１２を構成しており、各セルブロックの間にはそれぞれ、ダミー回路１３ａ，１３ｂ，１３ｃが設けられている。これらダミー回路１３ａ，１３ｂ，１３ｃは、センスアンプ１７の駆動タイミングを設定するために用いられる。
【００４１】
なお、図３は、３つのダミー回路１３ａ，１３ｂ，１３ｃを設ける例を示しているが、ダミー回路の数には特に制限はない。
【００４２】
ダミー回路１３ａ，１３ｂのそれぞれは、対応するワード線に並列接続された複数のトランジスタ１４で構成される。また、ダミー回路１３ｃは、対応するビット線に並列接続された複数のトランジスタ１５で構成される。各ダミー回路内のトランジスタ１４，１５の個数は、セルブロック内のトランジスタの個数に合わせて設定される。
【００４３】
ダミー回路１３ａ，１３ｂ内のワード線は、通常のワード線と同様にデコーダ１６に接続され、デコーダ１６からの信号により、いずれか一つのダミー回路１３が選択される。例えば、図３のダミー回路１３ａは、メモリセルアレイ１１内で最も伝搬遅延時間の長い経路、すなわちクリティカルパスである。このダミー回路１３ａのワード線をハイレベルにしたときにダミー回路１３ａを通過したデータがセンスアンプ１７から正しく読み出せるように、センスアンプ１７の駆動タイミングの設定が行われる。
【００４４】
また、他のダミー回路１３ｂ内のワード線をハイレベルにしたときにもダミー回路を通過したデータがセンスアンプ１７から読み出せるように、センスアンプ１７の駆動タイミングの設定が行われる。
【００４５】
このように、第２の実施形態は、メモリセルアレイ１１内に複数のダミー回路１３ａ，１３ｂ，１３ｃを設け、各ダミー回路を通過したデータがいずれもセンスアンプ１７から正常に出力されるように、センスアンプ１７の駆動タイミングを定める。これにより、メモリセルアレイ１１内のどのメモリセルから読み出されたデータも、センスアンプ１７を介して正常に出力することができる。
【００４６】
（第３の実施形態）
第１の実施形態では、トライステートバッファに接続されたスイッチ５ａ，５ｂ，５ｃの選択を手動で行う例を説明したが、第３の実施形態は、スイッチ５ａ，５ｂ，５ｃの選択を自動制御するものである。
【００４７】
図４は本発明に係るタイミング信号発生回路の第３の実施形態の概略構成を示すブロック図である。図４では、図１と共通する構成部分には同一符号を付しており、以下では、相違点を中心に説明する。
【００４８】
図４のタイミング信号発生回路は、遅延クロックラインＬ１に接続された複数のトライステートバッファのいずれか一つを選択するレジスタ８を有する。レジスタ８の出力は、各トライステートバッファ１ａ，１ｂ，１ｃの制御端子にそれぞれ入力される。レジスタ８の出力がハイレベルのときに、対応するトライステートバッファはクロックを出力する。レジスタ８に設定される値は、例えば、不図示のプロセッサにより制御される。
【００４９】
このように、第３の実施形態は、レジスタ８の出力によりトライステートバッファのいずれか一つを任意に選択できるようにしたため、遅延クロックの遅延時間をプログラマブルに切り替え制御することができる。
【００５０】
【発明の効果】
以上詳細に説明したように、本発明によれば、タイミング信号線に接続された複数の信号出力回路のいずれか一つを選択してタイミング信号の遅延調整を行うため、簡易かつ精度よくタイミング調整を行うことができる。
【００５１】
特に、ダミー負荷を与えるために従来から設けられているダミー回路を信号出力回路として利用すれば、新たに部品を追加することなくタイミングの微調整を行うことができ、コストアップを抑制することができる。
【図面の簡単な説明】
【図１】本発明に係るタイミング信号発生回路の第１の実施形態の概略構成を示すブロック図。
【図２】図１のタイミング信号発生回路のタイミング図。
【図３】本発明に係るタイミング信号発生回路の第２の実施形態の概略構成を示す図。
【図４】本発明に係るタイミング信号発生回路の第３の実施形態の概略構成を示すブロック図。
【図５】従来のタイミング信号発生回路の概略構成を示すブロック図。
【図６】図５のタイミング図。
【図７】プロセッサ内部のオペランドバス上のオペランドと遅延クロックとのタイミング調整を行うタイミング信号発生回路のブロック図。
【符号の説明】
１ａ，１ｂ，１ｃ，２ａ，２ｂ，２ｃ トライステートバッファ
３ａ，３ｂ，３ｃ，３ｄ 演算器
４ パルス生成回路
Claims (3)
- 遅延クロックライン上の遅延クロックに同期させて、オペランドバス上のオペランドを取り込んでその実行を行う演算器と、
それぞれ異なるタイミングの前記遅延クロックを出力する複数の信号出力回路と、
オペランドバス上のオペランドが確定した後に前記演算器が該オペランドの取り込みを行うように、いずれかの前記信号出力回路から出力された前記遅延クロックを選択して前記遅延クロックラインに供給するクロック遅延調整回路と、を備えることを特徴とするタイミング信号発生回路。 - 前記複数の信号出力回路は、タイミング調整を行う対象である対象回路に対応して設けられ、
前記クロック遅延調整回路は、前記対象回路のクリティカルパスの遅延時間に基づいて前記複数の信号出力回路のいずれか一つを選択することを特徴とする請求項１に記載のタイミング信号発生回路。 - 前記複数の信号出力回路のそれぞれは、制御端子の論理により、出力端子から信号を出力するか、あるいは出力端子をハイインピーダンス状態にするかを切り替えるトライステートバッファを有し、
前記クロック遅延調整回路は、前記制御端子の論理を切り替えることを特徴とする請求項１または２に記載のタイミング信号発生回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22757899A JP3703655B2 (ja) | 1999-08-11 | 1999-08-11 | タイミング信号発生回路 |
| US09/636,511 US6559694B1 (en) | 1999-08-11 | 2000-08-10 | Timing signal occurrence circuit |
| US10/390,926 US20030184351A1 (en) | 1999-08-11 | 2003-03-19 | Timing signal occurrence circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22757899A JP3703655B2 (ja) | 1999-08-11 | 1999-08-11 | タイミング信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001053592A JP2001053592A (ja) | 2001-02-23 |
| JP3703655B2 true JP3703655B2 (ja) | 2005-10-05 |
Family
ID=16863123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22757899A Expired - Fee Related JP3703655B2 (ja) | 1999-08-11 | 1999-08-11 | タイミング信号発生回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6559694B1 (ja) |
| JP (1) | JP3703655B2 (ja) |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57198592A (en) * | 1981-05-29 | 1982-12-06 | Hitachi Ltd | Semiconductor memory device |
| US4501002A (en) * | 1983-02-28 | 1985-02-19 | Auchterlonie Richard C | Offset QPSK demodulator and receiver |
| US5459693A (en) * | 1990-06-14 | 1995-10-17 | Creative Integrated Systems, Inc. | Very large scale integrated planar read only memory |
| US5732035A (en) * | 1990-06-14 | 1998-03-24 | Creative Integrated Systems, Inc. | Very large scale integrated planar read only memory |
| US5424996A (en) * | 1992-09-29 | 1995-06-13 | Hewlett-Packard Company | Dual transparent latch |
| JP2930168B2 (ja) * | 1992-10-09 | 1999-08-03 | シャープ株式会社 | 強誘電体メモリ装置の駆動方法 |
| JP3476231B2 (ja) * | 1993-01-29 | 2003-12-10 | 三菱電機エンジニアリング株式会社 | 同期型半導体記憶装置および半導体記憶装置 |
| KR0127240B1 (ko) * | 1994-04-30 | 1998-10-01 | 문정환 | 기억소자의 칼럼개시신호 발생장치 |
| JP3275554B2 (ja) * | 1994-08-09 | 2002-04-15 | ヤマハ株式会社 | 半導体記憶装置 |
| JPH09320286A (ja) * | 1996-05-24 | 1997-12-12 | Nec Corp | 半導体記憶装置 |
| US5923676A (en) * | 1996-12-20 | 1999-07-13 | Logic Vision, Inc. | Bist architecture for measurement of integrated circuit delays |
| JPH10228772A (ja) * | 1997-02-18 | 1998-08-25 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| JP3196824B2 (ja) * | 1997-07-16 | 2001-08-06 | 日本電気株式会社 | 強誘電体メモリ装置 |
| US6172925B1 (en) * | 1999-06-14 | 2001-01-09 | Transmeta Corporation | Memory array bitline timing circuit |
-
1999
- 1999-08-11 JP JP22757899A patent/JP3703655B2/ja not_active Expired - Fee Related
-
2000
- 2000-08-10 US US09/636,511 patent/US6559694B1/en not_active Expired - Fee Related
-
2003
- 2003-03-19 US US10/390,926 patent/US20030184351A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20030184351A1 (en) | 2003-10-02 |
| US6559694B1 (en) | 2003-05-06 |
| JP2001053592A (ja) | 2001-02-23 |
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Legal Events
| Date | Code | Title | Description |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050314 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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