KR100680330B1 - 메모리 장치에서 제어 신호 타이밍을 조정하는 방법 및 장치 - Google Patents

메모리 장치에서 제어 신호 타이밍을 조정하는 방법 및 장치 Download PDF

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Abstract

메모리 장치에서 제어 신호 타이밍을 외부적으로 인가된 시스템 클록 속도의 함수로서 선택적으로 조정하는 방법 및 장치가 개시된다. 상기 메모리 장치(40)는 시스템 클록 신호[SYSCLK]를 수신하고 그에 응답해서 속도 신호(SLOW〈0:1〉)를 생성하는 클록 감지 회로(10)를 포함한다. 상기 클록 감지 회로(10)는 복수의 직렬-접속된 시간-지연 회로들(14)을 포함하며, 상기 회로들을 통해 상기 시스템 클록 신호[SYSCLK]로부터 유도된 신호가 전파된다. 상기 클록 감지 회로(10)는 또한 복수의 래치 회로들(16)을 포함하며, 각각의 래치 회로는 상기 시간 지연 회로들(14) 각각에 결합되어 상기 각각의 시간 지연 회로(14)에 도달하는 신호의 값을 래치한다. 상기 메모리 장치(40)는 또한, 내부 메모리 제어 신호 및 상기 속도 신호(SLOW〈0:1〉)를 수신하고 그에 응답하여 상기 속도 신호값에 대응하는 시간 지연을 갖는 지연된 제어 신호를 생성하는 제어 신호 지연 회로(60)를 포함한다. 상기 제어 신호 지연 회로(60)는 복수의 직렬-접속된 시간-지연 회로들(62) 및 선택 회로(64)를 포함하며, 상기 선택 회로는, 상기 속도 신호(SLOW〈0:1〉)를 수신하고 그에 응답하여 선택된 수의 시간-지연 회로들을 통해 메모리 제어 신호를 라우팅한다.
클록 신호, 제어 신호, 제어 신호 타이밍 회로,클록 감지 회로, 제어 신호 지연 회로.

Description

메모리 장치에서 제어 신호 타이밍을 조정하는 방법 및 장치{Method and apparatus for adjusting control signal timing in a memory device}
본 발명은 일반적으로 반도체 메모리 장치들의 제어 신호 타이밍에 관한 것으로, 특히 그러한 메모리 장치들에서 제어 신호 타이밍을 선택적으로 조정하는 방법 및 장치에 관한 것이다.
반도체 메모리 장치들은 광범위한 적용분야들에서 사용된다. 이러한 메모리 장치들은 기록 동작이라 불리는 저장용 데이터를 수신하고 판독 동작이라 불리는 저장된 데이터를 메모리의 외부 장치들에 제공한다. 일반적으로, 상기 메모리 장치는 마이크로프로세서, 메모리 제어기, 또는 ASIC(application specific integrated circuit)와 같은, 외부 장치 또는 버스-마스터(bus-master)에 의해 버스 또는 복합 버스 시스템을 통해서 액세스된다. 버스는 메모리 장치 및 상기 메모리 장치를 액세스하는 버스-마스터 사이에서 어드레스, 데이터 및 제어 신호들을 전송한다.
스태틱 랜덤 액세스 메모리들(SRAMs)과 같은 오늘날의 많은 고속 메모리 장치들은 상기 SRAM을 액세스하는 버스-마스터의 능력 보다 큰 속도로 동작할 수 있다. 판독 동작에서, 예를들면, 상기 SRAM은 버스-마스터가 이러한 데이터를 검색하려할 때 보다 일찍 데이터를 제공한다. 다른 데이터가 버스 상에 잔류하는 동안 버스에서 상기 SRAM으로 부터 판독된 데이터가 구동되는 버스 콘텐션(bus contention)이 초래될 수 있다. 결과적으로, 2 개 이상의 장치들이 일부 대립되는 시간 기간동안 비교적 높은 전류를 소싱/싱킹(sourcing/sinking)하여, 래치업(latchup) 효과의 위험을 증가시키고, 시스템 전력 소비를 증가시키고, 전력 및 지상 소음을 증가시키고, 잠재적으로 오류 데이터값을 유발한다.
이러한 버스 콘텐션 문제들을 피하기 위해서, 고속 메모리들을 포함하는 시스템들의 설계자들은 연속적인 데이터 전송 동작들 사이에 이상적인 시간을 종종 삽입하여, 시스템의 속도를 최적 레벨 보다 현저히 낮게 감소시키고 있다. 또한, 시스템 설계자들은 종종 시스템 내에 포함된 여러 장치들의 속도 명세들을 매칭시킨다. 이와 같이, 시스템 설계자는 메모리 장치의 속도를 매칭하는데 너무 늦어서, 다른 구성성분들을 가진 시스템에서 쉽게 이용할 수 있고 저렴한 메모리 장치를 사용할 수 없다.
발명의 요약
본 발명에 따르면, 메모리 장치 같은 집적 회로의 제어 신호 타이밍을 선택적으로 조정하고, 클록 신호를 수신하고, 제어 신호를 생성하는 단계를 포함하는 내부 동작들을 실행하는 방법 및 장치가 제공된다. 클록 감지 회로는 클록 신호를 수신하고, 그에 응답하여 클록 신호의 주파수에 대응하는 값을 가진 속도 신호를 생성한다. 제어 신호 지연 회로는 제어 신호 및 속도 신호를 수신하고, 그에 응답하여 속도 신호값에 대응하는 제어 신호에 대한 시간-지연으로, 지연된 제어 신호를 생성한다.
제어 신호는 그 내부 동작들을 제어하고 메모리 장치 내부에서 생성된 다양한 제어 신호들 중 어느 것일 수 있다. 예를들면, 제어 신호는 메모리 장치 내에 포함된 데이터 출력 회로의 동작 타이밍을 제어하는 데이터 출력 제어 신호일 수 있다. 다른예로서, 제어 신호는 메모리 장치내의 어드레스된 위치에 액세스하는 타이밍을 제어하는 어드레스 선택 제어 신호일 수 있다.
클록 감지 회로는 복수의 직렬-접속된 시간-지연 회로들을 포함할 수 있으며, 이들 각각은, 그의 입력에서 신호를 수신하고, 그의 출력에서 대응하는 시간-지연 신호를 생성한다. 상기 클록 신호는 시간-지연 회로들 중 제 1 시간-지연 회로의 입력에서 수신된다. 클록 감지 회로는 복수의 래칭 회로들을 더 포함할 수 있으며, 이들 각각은 시간 지연 회로들의 각각과 결합되며 각각의 시간 지연 신호의 값을 래치한다. 속도 신호값들은 래치된 값들의 조합과 대응할 수 있다.
제어 신호 지연 회로는 복수의 시간 지연 회로들을 포함할 수 있으며, 이들 각각은 그의 입력에서 신호를 수신하고, 그의 출력에서 대응하는 시간-지연 신호를 생성하며, 제어 신호는 이들 회로들의 선택된 회로들을 통해 전파된다. 상기 제어 신호 지연 회로는 속도 신호를 수신하고 그에 응답하여 속도 신호의 값에 대응하는 선택된 수의 시간-지연 회로들을 통해 메모리 제어 신호를 라우팅(routing)하고, 상기 선택된 수는 속도 신호의 값에 대응한다.
클록 주파수를 감지하고, 그에 응답하여 메모리 장치 내의 제어 신호 타이밍을 조정함으로써, 유리하게는 메모리 장치의 속도는 시스템 내의 다른 구성성분들의 속도와 매칭하도록 조정될 수 있다. 본 발명의 실시예들에 따라서 성취된 많은 이점들 중에서, SRAM 장치는 SRAM 장치의 고속 액세스 시간동안 매우 느린 동작 속도를 갖는 시스템 내에 포함될 수 있다.
도 1은 본 발명의 실시예에 따른 클록 감지 회로를 부분 기능 블록도로 도시한 부분 논리 회로도.
도 2는 도 1의 클록 감지 회로에 포함된 지연 래치 회로를 도시하는 논리 회로도.
도 3은 본 발명의 실시예에 따른 조정 가능한 제어 신호 지연 회로를 갖는 메모리 장치를 도시한 기능 블록 회로도.
도 4는 도 3의 제어 신호 지연 회로를 부분 기능 블록도로 도시한 부분 논리 회로도.
도 5는 도 4의 제어 신호 지연 회로에 포함된 지연 상태 회로를 부분 기능 블록도로 도시하는 부분 논리 회로도.
도 6은 본 발명의 한 실시예에 따른 메모리 장치를 갖는 컴퓨터 시스템을 도시한 기능 블록도.
발명의 상세한 설명
다음은 메모리 장치에서 제어 신호 타이밍을 조정하는 방법 및 장치에 대한 설명이다. 이 설명에 있어서, 본 발명의 다양한 실시예들을 완전히 이해할 수 있게 하기 위하여 다소 상세히 기재되어 있다. 그러나, 기술분야의 당업자는 그러한 상세한 기재 없이 본 발명을 실시할 수도 있음이 명백할 것이다. 기타 다른 예들에 있어서, 널리 공지된 회로들, 회로 구성성분들, 및 제어 신호들 및 관련된 타이밍 프로토콜들은 본 발명의 다양한 실시예들의 설명을 불필요하게 복잡하게 하는 것을 방지하기 위하여 상세히 설명하거나 도시하지 않았다.
도 1은 본 발명의 실시예에 따르는 클록 감지 회로(10)를 도시한다. 클록 감지 회로(10)는 클록 신호 SYSCLK를 수신하고, 클록 신호의 주파수를 감지하며, 클록 신호의 주파수에 대응하는 값을 갖는 클록 속도 신호 SLOW<0:1>를 생성한다. 클록 신호 SYSCLK는 메모리 장치와 프로세서나 시스템 제어기나 다른 버스 마스터 간의 데이터 전송 동작들을 제어하는데 사용되는 것과 같은 시스템 클록 신호일 수 있다.
클록 감지 회로(10)는 SYSCLK의 1/2 주파수를 갖는 클록 신호 CLK를 응답으로 생성하는 토글(toggle) 또는 이분 회로(12)에서 클록 신호 SYSCLK를 수신한다. 다음으로 클록 신호 CLK는 신호 전송을 지연하는 광범위한 공지된 회로들 중 임의의 회로일 수도 있는 복수의 직렬-접속된 시간 지연 회로들(14)을 통해 라우팅된다. 시간 지연 회로(14)들은 동일한 구성일 수도 있고 거의 동일한 시간 지연을 제공할 수도 있다. 대안으로, 시간 지연 회로들(14)은 특정 회로 구현 및 생성된 신호 시간 지연에 있어 변할 수 있다. 하나 이상의 시간 지연 회로들(14)은 예컨대 클록 신호 CLK의 상승 에지에 응답해서 출력 신호 상태들을 리세트하도록 리세트 입력들(도시하지 않음)을 포함할 수 있다.
클록 감지 회로(10)는 또한 시간 지연 회로들(14)의 각각의 하나에 각각 연결되는 복수의 지연 래치 회로들(16)을 포함한다. 지연 래치 회로들(16) 각각은 시간 지연 회로들(14) 각각에 의해 출력되는 지연된 클록 신호를 수신하고 이 신호를 시간 지연 회로들의 다음 하나의 입력에 전해준다. 각각의 지연 래치 회로들(16)은 또한 비지연된 클록 신호 CLK 및 그의 상보적인
Figure 112005015153105-pct00001
를 수신하고, 이것은 시간 지연 회로(14)들 각각의 하나에 의해 출력되는 지연된 클록 신호의 값을 래치하도록 래치 제어 신호들로서 기능한다. 지연된 클록 신호의 래치된 값은 4라인 지연 신호 DELAY<0:3>의 일부로서 지연 래치 회로(16)의 래치된 출력에 제공된다. 필요에 따라, 지연 래치 회로(16)는 또한 신호값들을 직접 래치하고, 신호값들을 리세트하고, 및/또는 클록 신호 CLK의 상태와 무관한 지연 래치 회로들을 디스에이블(disable)하도록 래치, 리셋, 및/또는 디스에이블 입력들 및 관련된 내부 회로(도시하지 않음)를 포함할 수 있다.
지연된 클록 신호는 직렬의 시간 지연 회로들(14) 및 각각의 지연 래치 회로들(16)을 통해 전파되고, 시간 지연은 신호가 전파되는 시간 지연 회로들의 수에 의해 결정되기 때문에 점진적으로 더 커진다. 비지연된 클록 신호 CLK 및 그의 상보적인
Figure 112005015153105-pct00002
는 지연 래치 회로들(16) 각각에서 지연된 클록 신호의 상태를 래치하여, 지연된 클록 신호가 직렬의 시간 지연 회로들(14)을 통해 얼마나 멀리 전파되었는지를 나타낸다. 시간 지연 회로들(14) 중 제 1 시간 지연 회로에 의해 제공된 신호 전파 지연 및 클록 신호 SYSCLK의 고려된 주파수들이 주어지는 경우, 지연된 클록 신호의 하이(higt) 상태는 래칭 이전에 적어도 지연 래치 회로들(16)의 제 1 지연 래치 회로에 도달할 것이다. 그리고 지연 신호 DELAY<0:3>은 시간 지연 회로(14)를 통해 지연 클록 신호가 얼마나 멀리 전파되었나에 의존하여 4가지 가능한 값들(1000, 1100, 1110, 또는 1111)을 갖는다. 지연 회로 DELAY<0:3>은 도 1에 도시된 특정한 변환 논리 회로(18)를 채용하는 것에 의한 것과 같이 종래의 방식으로 2비트 클록 속도 신호 SLOW<0:1>로 변환된다.
아래에 상세히 설명되는 바와 같이, 지연 래치 회로들(16) 각각은 클록 신호 CLK 의 상승 에지에 응답하여 논리 로우 상태(또는 0)로 설정된 그의 지연 신호 출력을 갖는다. 클록 신호는 지연 래치 회로들(16) 및 직렬의 시간 지연 회로들(14)을 통해 전파하며, 지연 래치 회로들 각각은 클록 신호 CLK의 하강 에지에 응답하여 각각의 시간 지연 회로(14)의 출력 신호를 래치한다. 지연 회로의 성분 신호들(DELAY<0:3>) 각각은 클록 신호 CLK의 지연된 하이 상태가, 클록 신호 CLK의 하강 에지가 지연 래치에 적용될 때 대응하는 지연 래치 회로(16)에 도달하는 지의 여부에 따라서 하이 또는 로우가 된다. 클록 신호 CLK가 클록 신호 SYSCLK의 1/2의 주파수이기 때문에, 본 기술 분야에 통상의 지식을 가진자들은 지연 래치 회로들(16) 각각에 의해 래치된 신호가, 제 1 SYSCLK 펄스가 그 다음에 이어지는 SYSCLK 펄스 발생 시에 대응하는 지연 래치에 도달했는지의 여부를 나타내고 있음을 이해할 것이다. 제 1 시스템 클록 펄스가 시간 지연 회로들(14)을 통해 얼마나 멀리 전파되었는지을 래치함으로써, 시스템 클록 주파수의 기능적 치수가 달성되고, 산출된 속도 신호 SLOW<0:1>는 그 주파수에 역으로 대응하는 2진 수를 갖는다. 속도 신호 SLOW<0:1>는 데이터 액세스 및/또는 전송 동작들에 이용되는 다양한 제어 신호들의 타이밍을 조정하도록 이하에서 설명되는 바와 같이 적용될 수 있다.
도 1은 4개의 시간 지연 회로들(14) 및 4개의 관련된 지연 래치 회로들(16)을 도시하며, 본 기술 분야에 통상의 지식을 가진자들은 유리하게는 더 큰 수가 이용될 수 있음을 이해할 것이다. 현재의 바람직한 실시예에서는, 각각의 시간 지연 회로들과 함께, 8개의 지연 래치 회로들이 이용된다. 대응적으로 산출된 속도 신호 SLOW는 3비트 신호이다. 더 많은 수의 지연 래치 회로들 및 지연 시간 회로들을 이용함으로써, 클록 신호 주파수의 기능적 치수는 도 1에 도시된 특정 실시예에서 보다 더 특별하게 실현될 수 있다.
본 기술 분야의 통상의 지식을 가진자들은 상술한 클록 감지 회로(10)가 분질적으로 클록 신호 SYSCLK의 기간과 다양한 시간 구간들을 비교함을 이해할 것이다. 예를 들면, 기간이 시간 지연 회로들(14)의 제 1 시간 지연 회로에 의해 산출된 시간 지연보다 더 큰 경우, 지연 래치 회로들(16)의 각각의 제 1 시간 지연 회로는 논리 하이 상태 지연 신호를 래치하며, 상기 기간이 시간 지연 회로들(14)의 제 1 및 제 2 시간 지연 회로에 의해 산출된 시간 지연 보다 더 큰 경우, 지연 래치 회로들(16)의 각각의 제 1 및 제 2 지연 래치 회로는 논리 하이 상태 지연 신호를 각각 래치한다.
도 2는 도 1에 도시된 지연 래치 회로들(16) 중 하나의 많은 가능한 구현들 중 하나를 도시한다. 도시된 지연 래치 회로(16)는 전송 패스 게이트(transmit pass gate: 22) 및 리셋 패스 게이트(24)를 포함한다. 클록 신호 CLK가 논리 로우 상태를 갖고(그러므로,
Figure 112005015153105-pct00003
는 논리 하이 상태이다), 전송 패스 게이트(22)는 입력으로부터 출력을 분리시키며, 리셋 패스 게이트(24)는 접지 전위와 같은 논리 로우 상태로 지연 래치 회로(16)의 출력을 끌어당긴다. 클록 신호 CLK가 논리 하이 상태를 가질때(그러므로,
Figure 112005015153105-pct00004
는 논리 로우 상태이다), 전송 패스 게이트(22)는 지연 래치 회로(16)의 입력에서 출력으로 신호를 통과시킨다. 지연 래치 회로(16)는 또한, DELAY 신호로서 출력 신호의 상태를 래치하도록 클록 신호 CLK의 하강 에지에 응답하는 마스터 슬레이브 래치(26;master-slave latch)를 포함한다.
래치(26)는 종래의 구성으로 인버터들 및 패스 게이트들로부터 형성된다. 제 1 및 제 2 인버터들(28,29) 및 제 1 패스 게이트(30)는 마스터 래치(31)를 형성한다. 제 3 및 제 4 인버터들(32,33) 및 제 2 패스 게이트(34)는 슬레이브 래치(35)를 형성한다. 제 3 패스 게이트(36)는 마스터 래치(31)와 슬레이브 래치(35)사이에 결합되어, 마스터 래치로부터 슬레이브 래치를 선택적으로 접속 또는 분리한다. 제 4 패스 게이트(38)는 마스터 래치(31)의 입력과 결합되어, 마스터 래치에 지연 래치 회로(16)의 출력 신호를 선택적으로 전송한다. 클럭 신호 CLK가 논리 하이 상태일 때, 제 2 패스 게이트(34) 및 제 4 패스 게이트(38)는 턴온되는 반면, 제 1 패스 게이트(30) 및 제 3 패스 게이트(36)는 오프된다. 따라서, 슬레이브 래치(35)는 마스트 래치(31)로부터 분리되며, 슬레이브 래치의 피드백 루프가 폐쇄되어, 그 이전의 상태를 래치한다. 마스터 래치(31)의 피드백 루프는 개방되고, 마스터 래치의 출력은 단순히 지연 래치 회로(16)의 출력 신호의 상보적인 것에 뒤따른다. 클록 신호 CLK가 논리 로우 상태로 천이될 때, 패스 게이트들(30,34,36,38)의 온 또는 오프 상태들이 스위칭된다. 이어서 마스터 래치(31)는 지연 래치 회로(16)에 의해 산출된 출력 신호로부터 단절되며, 마스트 래치 피드백 루프는 폐쇄되어, 클록 신호 CLK의 하강 에지 직전에 지연 래치 회로 출력 신호의 보수를 래치한다. 이 래치된 신호 상태는 슬레이브 래치(35)로 패스 게이트(36)에 의해 통과된다. 슬레이브 래치(35)의 피드백 루프가 개방되어 있으면, 그 출력은 따라서 마스트 래치(31)에 의해 래치된 신호의 보수를 뛰따른다. 따라서, 논리 하이로부터 논리 로우 상태로부터 클록 신호 CLK의 천이시에, DELAY 신호의 논리 상태는 클록 신호의 천이에 선행하는 지연 래치 회로(16)에 의해 산출된 출력 신호의 논리 상태와 동일한 값을 취한다.
도 3은 도 1의 클록 감지 회로(10)에 의해 산출된 속도 신호 SLOW<0:1>를 이용하는 다수의 가능한 응용들 중 하나를 도시한다. 도 3은 메모리 셀 어레이(42)를 포함하며 메모리 제어 회로(44)에 의해 산출된 복수의 내부 제어 신호들에 따라 동작하는 메모리 장치(40)를 도시한다. 메모리 장치(40) 외부의 장치는, 기록-인에이블(
Figure 112005015153105-pct00005
), 출력 인에이블(
Figure 112005015153105-pct00006
), 칩 인에이블(
Figure 112005015153105-pct00007
)과 같은 잘 알려진 신호들을 포함하는, 메모리 제어 회로(44)에 공통 신호들을 인가한다. 메모리제어 회로(44)는 또한, 시스템 클록 신호 SYSCLK를 수신한다. 본 기술 분야의 통상의 지식을 가진자들은 도시된 제어 신호들 각각이 복수의 관련된 제어 신호들 자체를 나타낼 수 있고, 추가의 잘 알려진 제어 신호들이 메모리 장치(40)의 특정 형태(SRAM, 동기 DRAM 등의 여부)에 의존하여 포함될 수 있음을 이해할 것이다.
어드레스 ADDR은 어드레스 버스(46) 상의 메모리 장치(40)에 적용된다. 어드레스 ADDR은 SRAM의 경우에서와 같이, 단일의 적용된 어드레스일 수 있고, 또는 DRAM의 경우에서와 같이, 시간 다중된 어드레스(time-multiplexed address)일 수 있다. 메모리 제어 회로(44)에 의해 제공된 하나 이상의 제어 신호들에 응답하여, 어드레스 회로(48)는 어드레스(ADDR)를 디코딩하고, 메모리 셀 어레이(42) 내의 대응 위치들을 선택하여, 이 위치들에 대한 액세스를 개시한다. 이 기술분야에 공지되어 있는 바와 같이, 도시된 어드레스 회로(48)는 메모리 장치 형태에 대해 특정한 다양한 기능적인 구성요소들을 포함한다. 예를 들어, 어드레스 회로(48)는, 특정 메모리 장치 형태에 적합한 활성화 및 어드레스 선택 회로와 함께, 어드레스 버스트 카운터(address burst counter) 및 멀티플렉서 회로를 포함할 수 있다.
메모리 제어 회로(44)에 의해 제공된 하나 이상의 제어 신호들에 응답하여, 기록 회로(50)는 메모리 셀 어레이(42) 내의 어드레스된 위치들에 데이터를 기록한다. 이 기술분야의 당업자는, 도시된 기록 회로(50)가 메모리 장치 형태에 대해 특정한 다양한 기능 구성요소들을 포함한다는 것을 알고 있다. 예를 들어, 기록 회로(50)는 바이트 인에이블 회로(byte enable circuitry) 및 기록 드라이버 회로를 포함할 수 있다. 메모리 제어 회로(44)에 의해 제공된 하나 이상의 제어 신호들에 응답하여, 판독 회로(52)는 메모리 셀 어레이(42) 내의 어드레스 위치들에 저장된 데이터를 검색한다. 이 기술분야의 당업자는, 도시된 판독 회로(52)가 메모리 장치 형태에 대해 특정한 다양한 기능 회로 구성요소들을 포함한다는 것을 알고 있다. 예를 들어, 판독 회로(52)는 감지 증폭기 회로 및 I/O 게이팅 회로를 포함할 수 있다.
메모리 제어 회로(44)에 의해 제공된 하나 이상의 제어 신호들에 응답하여, 데이터 입력 및 데이터 출력 회로들(54, 56)은 각각 메모리 장치(40)에 및 메모리 장치(40)로부터 데이터(D, Q)를 입력 및 출력하기 위해 데이터 버스(58)에 선택적으로 접속된다. 데이터 입력 회로(54)는 데이터 버스(58)로부터 데이터를 수신하여, 메모리 셀 어레이(42) 내의 어드레스된 위치에 저장하기 위해 기록 회로(50)에 제공한다. 데이터 출력 회로(56)는 판독 회로(52)에 의해 검색된 데이터를 수신하여, 이 데이터를 데이터 버스(58)를 통해 외부 장치들에 제공한다. 이 기술분야의 당업자는 도시된 데이터 입력 및 출력 회로들(54, 56)이 버퍼링 및 레지스터 회로와 같은 다양한 기능 회로 구성요소들을 포함할 수 있다는 것을 알고 있다.
본 발명의 실시예에 따르면, 조정 가능한 제어 신호 지연 회로(60)가 메모리 장치(40) 내에 포함된다. 도 3의 특정한 도시에 있어서, 제어 신호 지연 회로(60)는 메모리 제어 회로(44)와 데이터 출력 회로(56)를 연결한다. 제어 신호 지연 회로(60)는 속도 신호(SLOW<0:1>)를 수신하여, 이 속도 신호의 특정 값에 대응하는 제어 신호의 시간 지연을 조정한다. 일 예로서, 판독 회로(52)로부터 데이터 출력 회로(56)로의 데이터 전송 타이밍은 출력 회로로 판독 데이터를 클록하는 내부적으로 발생된 데이터 클록 신호의 타이밍을 조정함으로써 제어될 수 있다. 다른 예로서, 제어 신호 지연 회로(60)는, 데이터 버스(58)에 대한 로우 임피던스 접속의 타이밍을 선택적으로 제어하기 위해, 데이터 출력 회로(56)에 인가된 내부적으로 발생된 출력 인에이블 신호의 타이밍을 선택적으로 조정할 수 있다. 물론, 이 기술분야의 당업자는, 제어 신호 지연 회로(60)가 메모리 장치(40) 내의 매우 다양한 제어 신호들의 타이밍을 조정하는데 사용될 수 있고, 도시된 데이터 출력 회로(56)와 관련되지 않을 수 있다는 것을 인식할 것이다.
도 4는 제어 신호 지연 회로(60)의 가능한 일 실시예를 도시한다. 제어 신호 지연 회로(60)에 대한 신호 입력은 복수의 시간-지연 스테이지들(62) 중 선택된 수의 시간-지연 스테이지와 패스 게이트(pass gate)(61)를 통과한 후에 출력되며, 상기 선택된 수는 속도 신호(SLOW<0:1>)의 값에 의해 결정된다. 논리 회로(64)는 속도 신호(SLOW<0:1>)의 다양한 구성요소들의 신호 상태를 샘플링하고, 각각 대응하는 지연 제어 및 상보적인 신호들(DELAYn 및
Figure 112005015153105-pct00008
)을 시간-지연 스테이지들에 인가한다. 또한, 시간-지연 스테이지들(62) 각각은 지연-n-마이너스-1 입력 DELAYnm1(delya-n-minus-1 input DELAYnm1)에서 바로 전 시간-지연 스테이지에 인가된 지연 제어 신호를 수신한다. 이하 상세히 설명될 바와 같이 이 신호들의 상태들에 따라, 시간-지연 스테이지들 각각은 다음 두가지 중 한가지를 행한다. 즉, 후속 시간-지연 스테이지들을 바이패스하도록 출력(OUT)에 입력 신호를 직접 통과시키거나, 또는, 입력 신호를 지연시켜 이 신호를 시간-지연 스테이지들(62)의 다음의 입력(IN)에 제공하도록 지연 출력(DELAYOUT)에 통과시킨다. 속도 신호(SLOW<0:1>)의 십진 값이 0, 1, 2 또는 3인지의 여부에 따라, 제어 신호 지연 회로(60)에 대한 신호 입력은 대응하여, 시간-지연 스테이지들(62) 중 제 1 시간-지연 스테이지에 의해 전혀 지연되지 않거나, 시간-지연 스테이지들 중 제 1 시간-지연 스테이지에 의해 지연되거나, 시간-지연 스테이지들 중 제 1 및 제 2 시간-지연 스테이지에 의해 지연되거나, 또는 시간-지연 스테이지들 중 제 1, 제 2 및 제 3 시간-지연 스테이지에 의해 지연될 것이다.
도 1과 관련하여 설명된 바와 같이, 이 기술분야의 당업자는, 클록 신호(SYSCLK)의 주파수는 더 높은 특이성(higher specificity)에 의해 기능적으로 측정될 수도 있으며, 제어 신호들의 타이밍은 대응하여 조정될 수 있다는 것을 인식할 것이다. 상기 설명된 바와 같이, 본 바람직한 실시예는 3비트 속도 신호(SLOW)를 제공하는 회로를 포함한다. 따라서, 제어 신호 지연 회로(60)는 도 4에 도시된 3개의 시간-지연 스테이지들(62) 대신 7개의 시간-지연 스테이지들을 포함할 수 있다.
도 5는 시간-지연 스테이지(62)의 가능한 한 구현을 도시한다. 지연 제어 및 상보적인 신호(DELAYn 및
Figure 112005015153105-pct00009
)는 각각 입력 패스 게이트(70)와 지연 출력 패스 게이트(72)에 인가된다. 시간-지연 회로(74)는 입력 패스 게이트(70)와 지연 출력 패스 게이트(72) 사이에 연결된다. 시간-지연 회로(74)는 신호 전송을 지연시키기 위한 다양한 공지된 회로들 중 임의의 하나일 수도 있다. DELAYn의 논리 상태가 하이(high)(및 그에 따른 상보적인 신호(
Figure 112005015153105-pct00010
)가 로우(low))이면, 패스 게이트들(70, 72)은 인에이블되고, 시간-지연 스테이지(62)에 대한 신호 입력은 시간-지연 회로(74)를 통해 라우팅되어 지연된 출력 신호(DELAYOUT)로서 제공된다.
DELAYn의 논리 상태가 로우라면(및 그에 따른 상보적인
Figure 112005015153105-pct00011
는 하이), 그 패스 게이트(70, 72)는 디스에이블된다. NAND 게이트(78) 및 인버터(80)로 이루어진 논리 회로는 출력 패스 게이트(76)를 선택적으로 인에이블 또는 디스에이블한다. DELAYn의 논리 상태가 로우이고 DELAYnm1의 논리 상태가 하이이면, 출력 패스 게이트(76)는 시간 지연 스테이지(62)에 대한 신호 입력을 시간 지연 없이 출력에 직접적으로 라우팅하도록 인에이블된다. DELAYn의 논리 상태가 로우이고 DELAYnm1의 논리 상태가 로우이면, 패스 게이트(76)가 디스에이블된다. 요약하면, (i)DELAYn이 하이이면, 시간 지연 상태(62)에 대한 신호 입력은 시간 지연 회로(74)를 통해 라우팅되어, 지연된 출력 신호(DELAYOUT)로서 제공되고, (ii) DELAYn이 로우이고 DELAYnm1이 하이면, 시간 지연 스테이지에 대한 신호 입력은 출력(OUT)에 (지연없이) 라우팅되고, (iii) DELAYn이 로우이고 DELAYnm1이 로우이면, 시간 지연 스테이지를 통한 신호 경로는 시간 지연 스테이지와 함께 존재하지 않으며, 이어서, 도 4를 참조하여 상술한 바와 같이 바이패스된다.
도 6은 본 발명에 따라 구성된 메모리 장치(100)를 포함하는 컴퓨터 시스템(90)을 도시하는 기능적인 블록도이다. 예컨대, 도 3을 참조하여 상술한 메모리 장치(100)와 유사한 구성일 수 있다. 컴퓨터 시스템(90)은 원하는 계산들 및 업무들을 완수하기 위해 소프트웨어를 실행하는 것과 같은 기능들을 수행하기 위한 컴퓨터 회로(92)를 포함한다. 컴퓨터 회로(92)는 도시된 바와 같이, 적어도 하나의 프로세서(도시되지 않음) 및 메모리 장치(100)를 포함한다. 데이터 입력 장치(94)는 조작자가 수동으로 데이터를 입력하게 하도록 컴퓨터 회로(92)에 연결된다. 데이터 입력 장치들(94)의 예들은 키보드 및 포인팅 장치를 포함한다. 데이터 출력 장치(96)는 컴퓨터 회로에 의해 발생된 데이터를 조작자에게 제공하기 위해 컴퓨터 회로(92)에 연결된다. 데이터 출력 장치(96)의 예들은 프린터 및 비디오 디스플레이 유닛을 포함한다. 데이터 저장 장치(98)는 데이터를 저장하고 및/또는 외부 저장 매체로부터 데이터를 검색하기 위해 컴퓨터 회로(92)에 연결된다. 저장 장치들(98) 및 관련 저장 매체의 예들은 하드 및 플로피 디스크들을 수용하는 드라이브들, 자기 테이프 레코더들, 및 CD-ROM 드라이브들을 포함한다.
본 발명의 특정한 실시예들이 도시의 목적으로 상술되었지만, 본 발명의 정신 및 범위로부터 벗어나지 않고 다양한 수정들이 이루어질 수 있는 것으로 이해될 것이다. 일예로서, 다수의 대안적인 회로 실시들은 상세히 기술된 지연 래치 회로들(16) 및 시간 지연 스테이지(62)와 기능적으로 대체될 수도 있다. 실제로, 당업자들은 다수의 적절한 회로들이 메모리 장치 또는 다른 집적 회로 내의 제어 신호 타이밍의 선택적인 조정을 실시하기 위해 적응되고 조합될 수 있다는 것을 이해할 것이다. 따라서, 본 발명은 개시된 실시예에 의해 제한되지 않으며, 대신에, 본 발명의 범위는 첨부된 청구의 범위에 의해 결정된다.

Claims (33)

  1. 삭제
  2. 클록 신호를 수신하고, 제어 신호를 생성하는 단계를 포함하는 내부 동작들을 실행하는 집적 회로에서의 제어 신호 타이밍 회로에 있어서,
    상기 클록 신호를 수신하고, 그에 응답하여 상기 클록 신호의 주파수에 대응하는 값을 갖는 속도 신호를 생성하도록 동작가능한 클록 감지 회로로서, 상기 클록 감지 회로는:
    복수의 직렬-접속된 시간-지연 회로들로서, 각각의 시간-지연 회로는 그의 입력에서 신호를 수신하고 그의 출력에서 대응하는 시간-지연된 신호를 생성하도록 동작가능하며, 상기 클록 신호는 상기 시간-지연 회로들 중 제 1 시간-지연 회로의 입력에서 수신되는, 상기 복수의 직렬-접속된 시간-지연 회로들과;
    복수의 래칭 회로들로서, 각각의 래칭 회로는 상기 시간 지연 회로들 각각에 결합되고 상기 각각의 시간-지연된 신호의 값을 래치하도록 동작가능한 상기 복수의 래칭 회로들을 포함하는, 상기 클록 감지 회로; 및
    상기 제어 신호 및 상기 속도 신호를 수신하도록 동작가능한 제어 신호 지연 회로를 포함하고,
    상기 제어 신호 타이밍 회로는 속도 신호값에 대응하는 시간-지연값만큼 상기 제어 신호에 대해 시간-지연되는 지연된 제어 신호를 응답으로 생성하는, 제어 신호 타이밍 회로.
  3. 제 2 항에 있어서,
    상기 클록 신호는 상기 클록 신호의 제 1 에지에 응답해서 상기 시간-지연 회로들 중 제 1 시간-지연 회로에 입력되고, 상기 래칭 회로들 각각은 상기 클록 신호의 제 2 에지에 응답해서 각각의 시간-지연된 신호값을 래치하는, 제어 신호 타이밍 회로.
  4. 제 2 항에 있어서,
    상기 속도 신호값은 래치된 시간-지연된 신호값들의 조합과 대응하는, 제어 신호 타이밍 회로.
  5. 제 2 항에 있어서,
    상기 속도 신호는 멀티-비트 디지털 신호(multi-bit digital signal))이며, 각각의 비트는 상기 래치된 시간-지연된 신호값들의 각각의 하나에 대응하는 값을 갖는, 제어 신호 타이밍 회로.
  6. 제 2 항에 있어서,
    상기 제어 신호 지연 회로는,
    복수의 시간-지연 회로들로서, 각각의 시간-지연 회로는 그의 입력에서 신호를 수신하고 그의 출력에서 대응하는 시간-지연된 신호를 생성하도록 동작가능한 상기 복수의 시간-지연 회로들; 및
    상기 속도 신호를 수신하고, 상기 속도 신호의 값에 대응하는 선택된 수의 상기 시간-지연 회로들을 통해 상기 제어 신호를 라우팅(routing)하도록 동작가능한 지연 선택 회로를 포함하는, 제어 신호 타이밍 회로.
  7. 제 6 항에 있어서,
    상기 속도 신호는 멀티-비트 디지털 신호인, 제어 신호 타이밍 회로.
  8. 외부 장치에 데이터를 전송하고 그리고 외부 장치로부터 데이터를 전송받도록 동작가능한 메모리 장치로서, 데이터 전송 동작들의 타이밍을 제어하는 클록 신호를 수신하는 상기 메모리 장치에 있어서,
    데이터를 저장하도록 동작가능한 메모리 어레이;
    상기 외부 장치로부터 데이터를 수신하도록 동작가능한 데이터 입력 회로;
    상기 외부 장치에 데이터를 제공하도록 동작가능한 데이터 출력 회로;
    상기 메모리 어레이 및 상기 데이터 입력 및 출력 회로들과 결합되고, 상기 메모리 어레이에 저장하기 위해 상기 데이터 입력 회로에서 상기 메모리 어레이로 데이터를 전송하도록 동작가능하며, 또한 상기 메모리 어레이에 저장된 데이터를 상기 데이터 출력 회로에 전송하도록 동작가능한 어레이 액세스 회로;
    각각의 제어 신호가 동작을 제어하기 위해, 상기 어레이 액세스, 데이터 입력 및 데이터 출력 회로들 중 대응하는 하나에 각각 인가되는 복수의 제어 신호들을 생성하도록 동작가능한 메모리 제어 회로;
    상기 클록 신호를 수신하고, 그에 응답하여 상기 클록 신호의 주파수에 대응하는 값을 갖는 속도 신호를 생성하도록 동작가능한 클록 감지 회로로서, 상기 클록 감지 회로는:
    복수의 직렬-접속된 시간-지연 회로들로서, 각각의 시간-지연 회로는 그 입력에서 신호를 수신하고 그 출력에서 대응하는 시간-지연된 신호를 생성하도록 동작가능하며, 상기 클록 신호는 상기 클록 신호의 제 1 에지에 응답해서 상기 시간-지연 회로들 중 제 1 시간-지연 회로에 입력되는, 상기 복수의 직렬-접속된 시간-지연 회로들과;
    복수의 래칭 회로들로서, 각각의 래칭 회로는 상기 시간-지연 회로들의 각각의 하나에 결합되며, 상기 클록 신호의 제 2 에지에 응답해서 각각의 시간-지연된 신호의 값을 래치하도록 동작가능한 상기 복수의 래칭 회로들을 포함하는, 상기 클록 감지 회로를 포함하는, 상기 클록 감지 회로; 및
    상기 메모리 제어 회로와, 상기 액세스 어레이, 데이터 입력 및 데이터 출력 회로들 중 하나와의 사이에 결합되는 제어 신호 지연 회로로서, 상기 속도 신호를 수신하고 그에 응답하여 상기 액세스 어레이, 데이터 입력 및 데이터 출력 회로들 중 하나에 인가되는 상기 제어 신호들 중 하나를 지연하도록 동작가능한 상기 제어 신호 지연 회로를 포함하는, 메모리 장치.
  9. 제 8 항에 있어서,
    상기 어레이 액세스 회로는,
    어드레스를 수신하고, 그에 응답하여 상기 메모리 어레이 내의 대응하는 위치에 액세스를 개시하도록 동작가능한 어드레스 회로;
    상기 데이터 입력 회로로부터의 데이터를 상기 메모리 어레이 내의 액세스된 위치로 전송하기 위한 기록 회로와;
    상기 메모리 어레이 내의 상기 액세스된 위치에 저장된 데이터를 상기 데이터 출력 회로에 전송하기 위한 판독 회로를 포함하는, 메모리 장치.
  10. 삭제
  11. 제 8 항에 있어서,
    상기 제어 신호 지연 회로는,
    복수의 시간-지연 회로들로서, 각각의 시간-지연 회로는 그 입력에서 신호를 수신하고 그 출력에서 대응하는 시간-지연된 신호를 생성하도록 동작가능한 상기 복수의 시간-지연 회로들; 및
    상기 속도 신호를 수신하고, 상기 속도 신호의 값에 대응하는 선택된 수의 시간-지연 회로들을 통해 상기 제어 신호를 라우팅하도록 동작가능한 지연 선택 회로를 포함하는, 메모리 장치.
  12. 제 8 항에 있어서,
    상기 어레이 액세스, 데이터 입력 및 데이터 출력 회로들 중 하나는 상기 데이터 출력 회로이며, 상기 제어 신호들 중 하나는 데이터 출력 제어 신호인, 메모리 장치.
  13. 제 12 항에 있어서,
    상기 데이터 출력 제어 신호는 상기 메모리 어레이에 저장된 데이터를 상기 데이터 출력 회로로 클로킹하기 위한 데이터 클록 신호인, 메모리 장치.
  14. 제 12 항에 있어서,
    상기 데이터 출력 제어 신호는 출력 인에이블 신호이며, 상기 데이터 출력 회로는 응답으로 상기 외부 장치에 낮은 임피던스 접속을 제공하는, 메모리 장치.
  15. 삭제
  16. 삭제
  17. 컴퓨터 시스템에 있어서,
    데이터 입력 장치;
    데이터 출력 장치; 및
    상기 데이터 입력 및 출력 장치들과 결합되고, 클록 신호를 수신하는 메모리 장치를 구비하는 컴퓨터 회로를 포함하며,
    상기 메모리 장치는,
    데이터를 저장하도록 동작가능한 메모리 어레이;
    상기 메모리 어레이에 대한 액세스를 제어하는 복수의 제어 신호들을 생성하도록 동작가능한 메모리 제어 회로; 및
    상기 메모리 제어 회로와 결합되고, 상기 클록 신호 및 상기 제어 신호들 중 하나를 수신하도록 동작가능한 제어 신호 타이밍 회로로서, 상기 클록 신호의 주파수에 대응하는 시간-지연량만큼 상기 제어 신호들 중 하나를 지연시키는 상기 제어 신호 타이밍 회로를 포함하고,
    상기 제어 신호 타이밍 회로는,
    상기 클록 신호를 수신하고, 그에 응답하여 상기 클록 신호의 주파수에 대응하는 값을 갖는 속도 신호를 생성하도록 동작가능한 클록 감지 회로로서, 상기 클록 감지 회로는:
    복수의 제 1 시간-지연 회로들로서, 상기 시간-지연 회로 각각은 그의 입력에서 신호를 수신하고 그의 출력에서 대응하는 시간-지연된 신호를 생성하도록 동작가능하며, 상기 클록 신호는 상기 클록 신호의 제 1 에지에 응답해서 상기 복수의 제 1 시간-지연 회로들 중 제 1 시간-지연 회로에 입력되고, 상기 클록 신호가 상기 복수의 제 1 시간-지연 회로들 중 일련의 그 밖의 다른 시간-지연 회로들을 통해 순차적으로 전파하는, 상기 복수의 제 1 시간-지연 회로들과;
    복수의 래칭 회로들로서, 각각의 래칭 회로는 상기 복수의 제 1 시간-지연 회로들 중 각각의 하나와 결합되고, 이에 의해 생성된 각각의 시간-지연된 신호의 값을 상기 클록 신호의 제 2 에지에 응답해서 래치하도록 동작가능한 상기 복수의 래칭 회로들을 포함하는, 상기 클록 감지 회로;
    복수의 제 2 시간-지연 회로들로서, 각각의 시간-지연 회로는 그의 입력에서 신호를 수신하고 그의 출력에서 대응하는 시간-지연된 신호를 생성하도록 동작가능한 상기 복수의 제 2 시간-지연 회로들; 및
    상기 속도 신호를 수신하고, 그에 응답하여, 상기 복수의 제 2 시간-지연 회로들에서 선택된 수의 상기 시간-지연 회로들을 통해 상기 제어 신호를 라우팅하도록 동작가능한 지연 선택 회로로서, 상기 선택된 수는 상기 속도 신호의 값에 대응하는, 상기 지연 선택 회로를 포함하는, 컴퓨터 시스템.
  18. 제 17 항에 있어서,
    상기 컴퓨터 회로와 결합된 데이터 저장 장치를 더 포함하는, 컴퓨터 시스템.
  19. 클록 신호를 수신하고, 그에 응답해서 상기 클록 신호의 주파수에 대응하는 값을 갖는 속도 신호를 생성하도록 동작가능한 클록 속도 감지 회로에 있어서,
    복수의 시간-지연 회로들로서, 각각의 시간-지연 회로는 그의 입력에서 신호를 수신하고 그의 출력에서 대응하는 시간-지연된 신호를 생성하도록 동작가능하며, 상기 클록 신호는 상기 시간-지연 회로들 중 제 1 시간-지연 회로의 입력에서 수신되고, 상기 시간-지연 회로들 중 그밖의 다른 시간-지연 회로들을 통해 순차적으로 전파하는, 상기 복수의 시간-지연 회로들과;
    복수의 래칭 회로들로서, 각각의 래칭 회로는 상기 시간-지연 회로들 중 각각의 하나와 결합되고, 각각의 시간-지연된 신호의 값을 래치하도록 동작가능한, 상기 복수의 래칭 회로들을 포함하는, 클록 속도 감지 회로.
  20. 제 19 항에 있어서,
    상기 클록 신호는 상기 클록 신호의 제 1 에지에 응답해서 상기 시간-지연 회로들 중 제 1 시간-지연 회로에 입력되고, 상기 래칭 회로들 각각은 상기 클록 신호의 제 2 에지에 응답해서 상기 각각의 시간-지연된 신호값을 래치하는, 클록 속도 감지 회로.
  21. 제 19 항에 있어서,
    상기 속도 신호값은 래치된 시간-지연된 신호값들의 조합과 대응하는, 클록 속도 감지 회로.
  22. 제 19 항에 있어서,
    상기 속도 신호는 래치된 시간-지연된 신호값들의 조합과 대응하는 값을 갖는 멀티-비트 디지털 신호인, 클록 속도 감지 회로.
  23. 삭제
  24. 삭제
  25. 클록 신호를 수신하고, 제어 신호를 생성하는 단계를 포함하는 내부 동작들을 실행하는 집적 회로에서의 제어 신호 지연 회로에 있어서,
    복수의 시간-지연 회로들로서, 각각의 시간-지연 회로는 그의 입력에서 신호를 수신하고 그의 출력에서 대응하는 시간-지연된 신호를 생성하도록 동작가능한, 상기 복수의 시간-지연 회로들; 및
    상기 클록 신호의 주파수에 대응하는 선택된 수의 상기 시간-지연 회로들을 통해 상기 제어 신호를 라우팅하도록 동작가능한 지연 선택 회로로서, 상기 클록 신호의 주파수에 대응하는 값을 갖는 멀티-비트 디지털 클록 속도 신호를 수신하고, 그에 응답하여, 상기 제어 신호가 라우팅되는 상기 시간-지연 회로들을 선택하는 상기 지연 선택 회로를 포함하는, 제어 신호 지연 회로.
  26. 클록 신호를 수신하고, 제어 신호를 생성하는 단계를 포함하는 내부 동작들을 실행하는 집적 회로에서의 상기 제어 신호의 타이밍을 제어하는 방법에 있어서,
    일련의 시간-지연 회로들을 통해 상기 클록 신호를 전파하고, 상기 클록 신호가 주어진 시간 구간에서 전파되는 상기 시간-지연 회로들의 수를 결정함으로써 상기 클록 신호의 주파수를 감지하는 단계;
    상기 제어 신호를 수신하는 단계; 및
    상기 클록 신호의 감지된 주파수에 대응하는 양만큼 상기 제어 신호를 지연시키는 단계를 포함하는, 제어 신호 타이밍 제어 방법.
  27. 제 26 항에 있어서,
    상기 클록 신호의 주파수를 감지하는 단계는 상기 클록 신호의 주파수에 대응하는 값을 갖는 속도 신호를 생성하는 단계를 포함하고, 상기 제어 신호를 지연시키는 단계는 상기 속도 신호값에 대응하는 시간 지연을 선택하는 단계를 포함하는, 제어 신호 타이밍 제어 방법.
  28. 제 26 항에 있어서,
    상기 제어 신호를 지연시키는 단계는,
    상기 클록 신호의 주파수에 대응하는 수의 시간-지연 회로들을 선택하는 단계; 및
    상기 선택된 수의 시간-지연 회로들을 통해 상기 제어 신호를 전파하는 단계를 포함하는, 제어 신호 타이밍 제어 방법.
  29. 삭제
  30. 제 26 항에 있어서,
    상기 클록 신호의 주파수를 감지하는 단계는 상기 클록 신호가 전파되는 상기 시간-지연 회로들의 수에 대응하는 값을 갖는 속도 신호를 생성하는 단계를 더 포함하고, 상기 제어 신호를 지연시키는 단계는 상기 속도 신호값에 대응하는 시간 지연을 선택하는 단계를 포함하는, 제어 신호 타이밍 제어 방법.
  31. 클록 신호의 주파수를 감지하는 방법에 있어서,
    상기 클록 신호의 기간을 복수의 시간 구간들과 비교하는 단계;
    상기 클록 신호의 기간이 초과하는 상기 시간 구간들 각각에 대해, 복수의 구간 표시 신호들 중 각각의 하나를 생성하는 단계; 및
    구간 표시 신호들의 조합에 대응하는 값을 갖는 클록 속도 신호를 생성하는 단계를 포함하는, 클록 신호의 주파수 감지 방법.
  32. 제 31 항에 있어서,
    상기 클록 신호의 기간을 복수의 시간 구간들과 비교하는 단계는,
    일련의 시간-지연 회로들을 통해 상기 클록 신호를 전파하는 단계; 및
    상기 클록 신호가 주어진 시간 구간에서 전파되는 상기 시간-지연 회로들의 수를 결정하는 단계를 포함하는, 클록 신호의 주파수 감지 방법.
  33. 제 31 항에 있어서,
    상기 클록 속도 신호를 생성하는 단계는 멀티-비트 신호를 생성하는 단계를 포함하고, 각각의 비트가 구간 표시 신호 값들 중 각각의 하나와 대응하는 값을 갖는, 클록 신호 주파수 감지 방법.
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