JP2006120186A - 半導体集積回路およびそれを用いた画像処理システム - Google Patents

Abstract

【課題】連想メモリの動作周波数がシステムＬＳＩの動作周波数よりも遅い場合に、システムクロックを２系統設けたり、遅いシステムクロックに同期しなければならない動作制約を回避して、スループットの向上を図れる回路方式を提供する。
【解決手段】ＬＳＩ（１０１）の内部クロック（Φ１）をダウンコンバートするクロック制御回路（１０３）を設け、遅くした制御信号を用いて連想メモリ回路（１０２）を動作させる制御方式を提供する。
【選択図】図１

Description

この発明は、半導体集積回路に関し、特にシステムクロック（高速なＬＳＩ内部クロック）を低い周波数に変換（ダウンコンバート）して記憶回路、具体的には連想メモリ（ＣＡＭ：Content Addressable Memory）回路を制御する回路およびそれを用いた画像処理システムに関する。

従来、連想メモリを内蔵したシステムＬＳＩ（大規模半導体集積回路）が提供されている。その種の従来のシステムＬＳＩとして、システムクロックからＣＡＭ制御タイミング信号を生成する構成がある（例えば、特許文献１参照）。

特開平６−３４９２８４号公報

従来は、システムクロック周波数が、連想メモリの内部動作周波数と同程度（125MHz〜250MHz程度）であったため、システムクロックを使って問題なく連想メモリの入出力信号の制御が可能であった。
しかしながら、近年、スループット性能の向上のため、システムクロックが高周波化（500MHz）している。その一方で、検索制御信号は依然として125MHzである。検索制御の動作周波数は、メモリセル電流に依存する部分が大きいため、周辺論理部に対して高速化が容易ではないことによる。

上記特許文献１の図２が開示する構成では、システムクロックが高速化した場合、一致線ノード（２４）をクロック信号（２６）でラッチ回路（２２）に取り込むことが出来なくなる。これは、一致線ノード（２４）の立下り時間の応答が遅く、システムクロックに追従出来なくなるためである。

図５は、本発明の提案に先立って発明者らが自ら検討した画像処理用ＬＳＩの構成である。図６は、そのタイミングチャートを示す。５００ＭＨｚのＬＳＩクロックΦ１を、４分の１分周した１２５ＭＨｚのクロックΦ２として、ＣＡＭマクロを制御する。Φ１の１の立ち上がりから、１１１テーブル検索を始める。この時、ＣＡＭマクロを制御する、ＳＥＡＲＣＨイネーブル信号を、分周クロックにて取り込む。Φ１の５の立ち上がり、すなわち、分周クロックの２サイクル目の立ち上がりを受けて、アドレス出力制御信号を発生する。ここから１１２判定・処理を行う。この処理は、２サイクルで終了するが、次にＣＡＭマクロの制御が行えるのは、Φ１の９の立ち上がり、すなわち、分周クロックの３サイクル目の立ち上がりである。ここで、再度、ＳＥＡＲＣＨイネーブル信号を取り込み、１１３テーブル更新を行う。その結果、検索処理に必要なサイクル数は、１２サイクルとなる。この構成では、システムクロックを単純に４分の１分周してそれを内部クロックとするので、システムクロックからの制約を受けることとなり、テーブル検索からテーブル更新までに必要なサイクル数がシステム側からの要求で所与のものとなっている場合などに、単位サイクル当たりのイネーブル取り込み回数が十分に得られず、以て高速化が十分に図れないという問題があった。

本発明の代表的なものの一例を示せば以下の通りである。
即ち、連想メモリ回路と、前記連想メモリ回路の入出力信号を制御する制御信号の動作周波数とＬＳＩ内部クロックの動作周波数が異なる場合に、そのタイミングを調整する制御回路とで半導体集積回路を構成する。

上記した手段によれば、高速なシステムクロックにて動作する半導体集積回路において、より低速に動作する連想メモリ回路を、タイミングを調整する制御回路を用いてダウンコンバートしたクロックを用いて制御することで、システムクロックからの制約を受けることなく、高速化を図ることが出来る。

上記手段による発明の代表的な効果は、スループット性能の向上である。

以下、本発明の実施例を図面を用いて詳細に説明する。

図１は本発明を適用した半導体集積回路装置の一例であるシステムＬＳＩの第一の実施例を示したものである。本実施例のクロック制御回路が搭載されたシステムＬＳＩ１０１上には、ひとつのＣＡＭマクロ１０２が搭載されている。本実施例は、例えば画像処理用ＬＳＩに適用されるものである。

図１において、１０３は連想メモリマクロ１０２ａを制御するクロック制御回路であり、１０３は１０２に内蔵されている。この構成による効果は、ＬＳＩ上の実装工数を低減できることであり、また、１０３と１０２ａのタイミング調整が容易となる点にある。外部ピンであるクロックΦ０、１０４、１０５、１０６の各信号は、１０３と接続している。外部ピンから１０３の間に、バッファを挿入しても良い。１０３は、外部ピン１０４，１０５、１０６をクロックΦ１に同期して取り込み、１０２ａを制御する制御信号を生成する。この際、生成される信号はＬＳＩ内部クロックΦ１の周波数(500MHz)から低い周波数(250MHz/125MHz)へと変換される。アドレス入力制御、データ入力制御、アドレス出力制御、データ出力制御の各信号は、１０３から１０２ａに接続している。また、１０２ａには、アドレス入力、アドレス出力、データ入力、データ出力の各ピンが接続している。

図４は、１０２ａ連想メモリマクロの構成図である。アドレス入力は、バッファを介してＦＦ１０に接続している。ＦＦ１０はアドレス入力制御にて制御され、ＦＦ１０の出力はデコーダ回路に接続している。データ入力は、バッファを介してＦＦ１１に接続している。ＦＦ１１はデータ入力制御にて制御され、ＦＦ１１の出力は入力制御回路に接続している。デコーダ回路と入力制御回路は、ＣＡＭアレイに接続する。ＣＡＭアレイは、出力制御回路とエンコーダ回路に接続する。出力制御回路の出力はＦＦ１２に接続され、ＦＦ１２はデータ出力制御にて制御される。ＦＦ１２の出力は、バッファを介しデータ出力される。エンコーダ回路の出力はＦＦ１３に接続され、ＦＦ１３はアドレス出力制御にて制御される。ＦＦ１３の出力は、バッファを介しアドレス出力される。
具体的な動作について説明する。読み出し動作の場合、アドレスが入力され、アドレス入力制御信号によって、ＦＦ１０に取り込まれる。取り込まれたアドレスは、デコーダによってＣＡＭアレイの所望のメモリセルを選択する信号となる。選択されたメモリセルの保持情報を、出力制御回路によって読み出し、データ出力制御信号によって、ＦＦ１２に取り込まれる。ＦＦ１２が取り込んだデータを、データ出力から出力する。

書き込み動作の場合、アドレスの取り込みは、読み出し動作と同様である。これに平行して、書き込みデータの取り込みを行う。書き込みデータは、データ入力から入力され、データ入力制御信号によって、ＦＦ１１に取り込まれる。アドレス入力によって選択されたメモリセルに対して、入力制御回路を介してデータが書き込まれる。

検索動作の場合、ＣＡＭアレイが保持している情報と、入力される検索データとの比較を行う。検索データは、データ入力から入力され、データ入力制御信号によってＦＦ１１に取り込まれる。取り込まれたデータは、入力制御回路を介して、ＣＡＭアレイに伝達する。伝達された検索データは、ＣＡＭアレイ内のすべての保持情報との比較を行う。比較の結果は、エンコーダ回路に入力され、エンコードされた結果を、アドレス出力制御信号によって、ＦＦ１３に取り込み、アドレス出力として出力される。

図３は、１０３クロック制御回路の構成例を示す構成図である。入力信号として、ＲＥＡＤイネーブル信号、ＷＲＩＴＥイネーブル信号、ＳＥＡＲＣＨイネーブル信号およびクロックΦ１があり、出力として、アドレス入力制御、アドレス出力制御、データ入力制御、データ出力制御がある。フリップフロップＦＦ１、ＦＦ２、ＦＦ３は、ＲＥＡＤイネーブル信号とデータ出力制御の間にシリアルに接続されている。ＦＦ４は、ＷＲＩＴＥイネーブル信号に接続している。ＦＦ５、ＦＦ６、ＦＦ７、ＦＦ８、ＦＦ９は、ＳＥＡＲＣＨイネーブル信号とアドレス出力制御の間に、シリアルに接続されている。ＲＥ１とＷＥ１のＯＲ論理を取った信号が、アドレス入力制御であり、ＷＥ１とＳＥ１のＯＲ論理を取った信号がデータ入力制御である。

具体的に、各イネーブル信号が入力された場合の動作について説明する。原則として、各イネーブル信号は、排他制御されたものでなくてはならない。ＲＥＡＤイネーブル信号が入力される場合、クロックΦ１によってＦＦ１に取り込まれる。ＲＥＡＤイネーブル信号は、通常“０”の状態であり、読み出し動作を行うとき、“１”が入力される。“１”が入力される期間は、Φ１の1サイクルのクロックで、ＦＦ１が取り込むことができる時間である。また、読み出し動作は、２５０ＭＨｚであるため、ＲＥＡＤイネーブル信号は、Φ１の２サイクル以上、間を空けて入力されなければならない。ＦＦ１の出力ＲＥ１は、クロックΦ１の周波数５００ＭＨｚの期間、すなわち２００ｐｓ程度の幅を持つ信号となり、アドレス入力制御信号となって出力される。また、ＲＥ１は、シリアル接続されたＦＦ２、ＦＦ３に連続して取り込まれ、アドレス入力制御信号の立ち上がりから、２サイクル後にデータ出力制御信号となって出力される。この信号の幅も、２００ｐｓ程度である。

ＷＲＩＴＥイネーブル信号が入力された場合、クロックΦ１によってＦＦ４に取り込まれる。ＷＲＩＴＥイネーブル信号は、通常“０”の状態であり、書き込み動作を行うとき、“１”が入力される。“１”が入力される期間は、Φ１の1サイクルのクロックで、ＦＦ４が取り込むことができる時間である。また、書き込み動作は、２５０ＭＨｚであるため、ＷＲＩＴＥイネーブル信号は、Φ１の２サイクル以上、間を空けて入力されなければならない。ＦＦ４の出力ＷＥ１は、クロックΦ１の周波数５００ＭＨｚの期間、すなわち２００ｐｓ程度の幅を持つ信号となり、アドレス入力制御信号およびデータ入力制御信号となって出力される。

ＳＥＡＲＣＨイネーブル信号が入力された場合、クロックΦ１によってＦＦ５に取り込まれる。ＳＥＡＲＣＨイネーブル信号は、通常“０”の状態であり、検索動作を行うとき、“１”が入力される。“１”が入力される期間は、Φ１の1サイクルのクロックで、ＦＦ５が取り込むことができる時間である。また、検索動作は、１２５ＭＨｚであるため、ＳＥＡＲＣＨイネーブル信号は、Φ１の４サイクル以上、間を空けて入力されなければならない。ＦＦ５の出力ＳＥ１は、クロックΦ１の周波数５００ＭＨｚの期間、すなわち２００ｐｓ程度の幅を持つ信号となり、データ入力制御信号となって出力される。また、ＳＥ１は、シリアル接続されたＦＦ６、ＦＦ７、ＦＦ８、ＦＦ９に連続して取り込まれ、データ入力制御信号の立ち上がりから、４サイクル後にアドレス出力制御信号となって出力される。この信号の幅も、２００ｐｓ程度である。

１０３クロック制御回路は、ＦＦをシリアル接続することで、各制御信号の所望のタイミングを確保している。この方式は、ＦＦのレイアウト配置場所を集中させることで、比較的容易に、所望のタイミングを確保することが可能である。また、制御する記憶回路の動作周波数が変更となった場合でも、シリアル接続するＦＦの段数を調整することで、容易に対応することが出来る。また、各制御信号は、ＦＦの取り込みを制御する制御信号であり、取り込みが可能なセットアップ時間およびホールド時間を確保する必要がある。これら時間を確保するための調整回路として、遅延回路を挿入する方法がある。遅延回路とは、インバータ回路を偶数個、シリアル接続したもので良い。

図７は、クロック制御回路で制御する画像処理用ＬＳＩの概略構成図である。ＬＳＩ１０１には、ＣＡＭマクロ１０２とそれを制御する画像処理論理が内蔵されている。また、１０２には、クロック制御回路１０３が内蔵されている。１０３および画像処理論理は、内部クロックΦ１によって制御される。次に、画像処理システムのＣＡＭマクロを用いる制御例を示す。まず、ＣＡＭマクロにて１１１テーブル検索を４サイクルで行い、その結果を画像処理論理部にて、１１２判定・処理する。さらに、ＣＡＭマクロにて１１３テーブル更新を４サイクルで行う。判定・処理は、最低２サイクルで行うが、システムによっては、任意にサイクルを広げることができるものである。

図８は、図７のＬＳＩにおける、クロック制御回路を用いた場合のタイムチャートを示す。Φ１の１の立ち上がりから、１１１テーブル検索を始める。この時、ＣＡＭマクロを制御する、ＳＥＡＲＣＨイネーブル信号を、Φ１の１の立ち上がりで取り込む。次に、Φ１の５の立ち上がりを受けて、アドレス出力制御信号を発生する。ここから１１２判定・処理を行う。この処理は、２サイクルで終了するので、１１３テーブル更新を、Φ１の７の立ち上がりでＳＥＡＲＣＨイネーブル信号を取り込み、開始する。その結果、検索処理に必要なサイクル数は、１０サイクルとなり、図５の方式に比べ、２サイクルの短縮が可能であり、スループットの向上を図ることが出来る。

図２は、第２の実施例を示したものである。本実施例のクロック制御回路が搭載されたシステムＬＳＩ１０１上には、複数のＣＡＭマクロ１０２が搭載されている。本実施例は、例えばＩＰｖ６のような、検索ビット幅の大きなネットワーク用ＬＳＩに適用されるものである。この場合、ひとつのクロック制御回路１０３を用いて、複数のＣＡＭマクロを制御することを行い、スループットの向上に加えて、チップ面積の低減を図ることが出来る。

図２において、１０３はＣＡＭマクロ１０２を制御するクロック制御回路であり、１０３はＬＳＩ上に配置される。制御する１０２の数が多いほど、面積効率が上がる。外部ピンであるクロックΦ０、１０４、１０５、１０６の各信号は、１０３と接続している。外部ピンから１０３の間に、バッファを挿入しても良い。１０３は、外部ピン１０４，１０５、１０６をクロックΦ１に同期して取り込み、連想メモリマクロ１０２ａを制御する制御信号を生成する。生成されたアドレス入力制御、アドレス出力制御、データ入力制御、データ出力制御の各信号は、１０３から１０２ａに、ＬＳＩ上のバス配線を介して接続している。また、１０２ａには、それぞれのアドレス入力、アドレス出力、データ入力、データ出力の各ピンが接続している。

以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、図１におけるクロック制御回路は、図３のような構成のものに限定されず同一機能を有する回路であればどのようなものであっても良い。
また、第一の実施例のクロック制御回路を内蔵したＣＡＭマクロ１０２と、第二の実施例のクロック制御回路をチップ上に配置し複数の連想メモリを制御する方式を組み合わせた構成とすることも可能である。これによって、動作周波数の異なるＣＡＭマクロを同一ＬＳＩ上に持つ場合でも、対応することが出来る。

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である連想メモリを内蔵した半導体集積回路に適用した場合について説明したが、この発明はそれに限定されるものではなく、ＲＡＭあるいはＲＯＭ等他のメモリを内蔵した半導体集積回路にも利用することができる。

本発明を適用したシステムＬＳＩの構成図である。 複数の連想メモリマクロを制御する場合の構成図である。 図１のクロック制御回路の構成例を示す構成図である。 図１の連想メモリマクロの構成図である。 分周クロックにて制御する画像処理用ＬＳＩの概略構成を示すブロック図である。 図５のタイミングチャート図である。 クロック制御回路を用いた本発明を適用した場合の画像処理用ＬＳＩの概略構成を示すブロック図である。 図７のタイミングチャート図である。

符号の説明

１０１…システムＬＳＩ
１０２…ＣＡＭマクロ
１０２ａ…連想メモリマクロ
１０３…クロック制御回路
１０４…ＲＥＡＤイネーブル信号
１０５…ＷＲＩＴＥイネーブル信号
１０６…ＳＥＡＲＣＨイネーブル信号。

Claims (30)

1. 記憶回路と、
   前記記憶回路の入出力信号を制御する制御信号の動作周波数とシステムクロックの動作周波数とが異なる場合に、前記システムクロックに対する前記制御信号のタイミングを調整する制御回路と
   を具備して成ることを特徴とする半導体集積回路。
2. 請求項１において、
   前記記憶回路は、メモリセルに保持されているデータと入力される検索データとを、前記メモリセルを含む少なくとも１つのメモリセルについて比較し、一致したデータに対応するアドレスの情報および一致したことを示す情報の少なくとも一方を出力する連想メモリ回路であることを特徴とする半導体集積回路。
3. 請求項２において、
   前記連想メモリ回路は、書き込み動作および読み出し動作を行うよう構成され、前記書き込み動作および読み出し動作のメンテナンス動作の動作周波数と検索動作の動作周波数とは互いに異なることを特徴とする半導体集積回路。
4. 請求項３において、
   前記メンテナンス動作の動作周波数は250MHzであり、前記検索動作の動作周波数は125MHzであることを特徴とする半導体集積回路。
5. 請求項１において、
   前記入出力信号は、アドレスと検索データとを含んで成ることを特徴とする半導体集積回路。
6. 請求項５において、
   前記アドレスは書き込みおよび読み出しの少なくとも一方の対象となるメモリセルのアドレスであり、前記検索データは書き込みデータと共通であることを特徴とする半導体集積回路。
7. 請求項５において、
   前記制御信号は、検索、書き込み、および読み出しの少なくとも１つの動作を制御するイネーブル信号であることを特徴とする半導体集積回路。
8. 請求項７において、
   前記イネーブル信号は、前記検索データを取り込むための検索制御信号であることを特徴とする半導体集積回路。
9. 請求項７において、
   前記イネーブル信号は、前記アドレスおよび前記検索データを取り込むための書き込み制御信号であることを特徴とする半導体集積回路。
10. 請求項７において、
    前記イネーブル信号は、前記アドレスを取り込むための読み出し制御信号であることを特徴とする半導体集積回路。
11. 請求項１において、
    前記制御信号の動作周波数は前記システムクロックの動作周波数より低いことを特徴とする半導体集積回路。
12. 請求項１において、
    前記タイミングは、前記入出力信号を前記制御信号で前記記憶回路に取り込むセットアップ時間およびホールド時間の少なくとも一方を含むことを特徴とする半導体集積回路。
13. 請求項１２において、
    前記制御回路は、前記制御信号の動作周波数と前記システムクロックの動作周波数とが異なる場合に、前記セットアップ時間および前記ホールド時間の少なくとも一方を確保することを特徴とする半導体集積回路。
14. 請求項１３において、
    前記制御回路は、クロックに同期した調整幅を有するフリップフロップ回路を含んで成ることを特徴とする半導体集積回路。
15. 請求項１３において、
    前記制御回路は、所望の調整時間を達成するためのディレイ回路を含んで成ることを特徴とする半導体集積回路。
16. 入力信号が入力される入力端子と、
    出力信号が出力される出力端子と、
    前記入力端子からの前記入力信号に対応する情報を記憶し、記憶している情報から所定の条件を満たす情報に対応する信号を前記出力信号として前記出力端子へ出力する記憶回路と、
    第１の制御信号が入力される制御端子と、
    システムクロックが入力されるクロック端子と、
    前記システムクロックに対する前記第１の制御信号のタイミングを変換して前記記憶回路の前記入力信号の入力動作および前記出力信号の出力動作の少なくとも一方を制御する第２の制御信号を生成する制御回路と
    を具備して成り、
    前記記憶回路は連想メモリマクロを内蔵して構成され、前記連想メモリマクロは前記入力端子および前記出力端子と電気的に接続され、
    前記制御回路は、前記制御端子、前記クロック端子、および前記連想メモリマクロと電気的に接続され、
    前記システムクロックに基づき前記第１の制御信号から前記第２の制御信号を生成し、生成された第２の制御信号に基づいて前記入力動作および前記出力動作の少なくとも一方を制御することを特徴とする半導体集積回路。
17. 請求項１６において、
    前記制御回路は前記記憶回路に内蔵されていることを特徴とする半導体集積回路。
18. 請求項１７において、
    前記制御回路が内蔵された前記記憶回路を複数具備し、該複数の記憶回路が単一半導体チップに集積化されて成ることを特徴とする半導体集積回路。
19. 請求項１８において、
    前記制御回路から該制御回路を内蔵する前記記憶回路へ与えられる前記第２の制御信号は、前記複数の記憶回路の間で互いに異なることを特徴とする半導体集積回路。
20. 請求項１７において、
    前記入力端子はアドレス入力端子およびデータ入力端子を含んで成り、前記出力端子はアドレス出力端子およびデータ出力端子を含んで成り、
    前記制御端子は読み出しイネーブル端子、書き込みイネーブル端子、および検索イネーブル端子を含んで成り、
    前記入力信号はアドレス入力信号およびデータ入力信号を含み、前記情報はアドレスおよびデータを含み、前記出力信号はアドレス出力信号およびデータ出力信号を含み、
    前記第１の制御信号は読み出しイネーブル信号、書き込みイネーブル信号、および検索イネーブル信号を含み、前記第２の制御信号はアドレス入力制御信号、アドレス出力制御信号、データ入力制御信号、およびデータ出力制御信号を含み、
    前記アドレス入力制御信号は前記読み出しイネーブル信号および前記書き込みイネーブル信号に基づいて生成され、前記アドレス出力制御信号は前記検索イネーブル信号に基づいて生成され、前記データ入力制御信号は前記書き込みイネーブル信号および前記検索イネーブル信号に基づいて生成され、前記データ出力制御信号は前記読み出しイネーブル信号に基づいて生成され、
    前記アドレス入力信号は前記アドレス入力制御信号に基づいて前記アドレス入力端子から前記連想メモリマクロへ入力され、前記アドレス出力信号は前記アドレス出力制御信号に基づいて前記連想メモリマクロから前記アドレス出力端子へ出力され、前記データ入力信号は前記データ入力制御信号に基づいて前記データ入力端子から前記連想メモリマクロへ入力され、前記データ出力信号は前記データ出力制御信号に基づいて前記連想メモリマクロから前記データ出力端子へ出力されることを特徴とする半導体集積回路。
21. 請求項１６において、
    前記制御回路は前記記憶回路の外部に設けられ、かつ、前記記憶回路と共に単一の半導体チップに集積化され、かつ、前記記憶回路と電気的に接続されていることを特徴とする半導体集積回路。
22. 請求項２１において、
    前記記憶回路と同様の構成を有する他の記憶回路を更に具備し、該他の記憶回路が前記記憶回路と共に単一半導体チップに集積化されて成ることを特徴とする半導体集積回路。
23. 請求項２２において、
    前記他の記憶回路は前記制御回路と同様の構成を有する他の制御回路を内蔵して構成されていることを特徴とする半導体集積回路。
24. 請求項２３において、
    前記制御回路から該制御回路に電気的に接続された前記記憶回路へ与えられる前記第２の制御信号と前記他の制御回路から該他の制御回路を内蔵する前記他の記憶回路へ与えられる前記第２の制御信号とは、互いに異なることを特徴とする半導体集積回路。
25. 請求項２２において、
    前記他の記憶回路は前記制御回路と電気的に接続され、かつ、前記制御回路を前記記憶回路と共用することを特徴とする半導体集積回路。
26. 請求項２２において、
    前記他の記憶回路は前記制御回路と同様の構成を有する他の制御回路と電気的に接続され、該他の制御回路は、前記記憶回路、前記他の記憶回路、および前記制御回路と共に単一の半導体チップに集積化されていることを特徴とする半導体集積回路。
27. 請求項２６において、
    前記制御回路から該制御回路に電気的に接続された前記記憶回路へ与えられる前記第２の制御信号と前記他の制御回路から該他の制御回路に電気的に接続された前記他の記憶回路へ与えられる前記第２の制御信号とは、互いに異なることを特徴とする半導体集積回路。
28. 請求項２１において、
    前記入力端子はアドレス入力端子およびデータ入力端子を含んで成り、前記出力端子はアドレス出力端子およびデータ出力端子を含んで成り、
    前記制御端子は読み出しイネーブル端子、書き込みイネーブル端子、および検索イネーブル端子を含んで成り、
    前記入力信号はアドレス入力信号およびデータ入力信号を含み、前記情報はアドレスおよびデータを含み、前記出力信号はアドレス出力信号およびデータ出力信号を含み、
    前記第１の制御信号は読み出しイネーブル信号、書き込みイネーブル信号、および検索イネーブル信号を含み、前記第２の制御信号はアドレス入力制御信号、アドレス出力制御信号、データ入力制御信号、およびデータ出力制御信号を含み、
    前記アドレス入力制御信号は前記読み出しイネーブル信号および前記書き込みイネーブル信号に基づいて生成され、前記アドレス出力制御信号は前記検索イネーブル信号に基づいて生成され、前記データ入力制御信号は前記書き込みイネーブル信号および前記検索イネーブル信号に基づいて生成され、前記データ出力制御信号は前記読み出しイネーブル信号に基づいて生成され、
    前記アドレス入力信号は前記アドレス入力制御信号に基づいて前記アドレス入力端子から前記連想メモリマクロへ入力され、前記アドレス出力信号は前記アドレス出力制御信号に基づいて前記連想メモリマクロから前記アドレス出力端子へ出力され、前記データ入力信号は前記データ入力制御信号に基づいて前記データ入力端子から前記連想メモリマクロへ入力され、前記データ出力信号は前記データ出力制御信号に基づいて前記連想メモリマクロから前記データ出力端子へ出力されることを特徴とする半導体集積回路。
29. 画像処理論理回路と、
    前記画像処理論理回路と電気的に接続され、前記画像処理論理回路の出力を記憶し、記憶している情報を出力して前記画像処理論理回路に与えるよう構成された記憶回路と、
    前記記憶回路の入出力信号を制御する制御信号の動作周波数とシステムクロックの動作周波数とが異なる場合に、前記システムクロックに対する前記制御信号のタイミングを調整する制御回路と
    を具備して成ることを特徴とする画像処理システム。
30. 請求項２９において、
    前記記憶回路は、メモリセルに保持されている画像データと入力される検索画像データとを、前記メモリセルを含む少なくとも１つのメモリセルについて比較し、一致した画像データに対応するアドレスの情報および一致したことを示す情報の少なくとも一方を出力する連想メモリ回路であることを特徴とする画像処理システム。

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