JP4540191B2 - 画像処理装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、1走査線単位に画像データに対する演算を行う画像プロセッサとしての演算部と、1走査線単位に書き込みおよび読み出しが可能な記憶部を有する画像処理装置に関するものである。
【0002】
【従来の技術】
図1は、従来の画像処理装置の基本構成を示すブロック図であり、図2は、図1の画像処理装置のタイミングチャートである。
【0003】
この画像処理装置10は、図1に示すように、1走査線単位にデータ演算する演算部13と、1走査線単位に書き込みおよび読み出し可能な記憶部14と、選択信号SL1に応じて演算部13の出力データまたは記憶部14からの読み出しデータを出力するセレクタ15とにより構成されている。
【0004】
また、演算部13は、たとえば複数のプロセッサ・エレメント(PE)を並列に配置し、各々の命令に応じて複数のPEに同一の処理を並列的に実行させるSIMD( Single-Instruction Multiple-Data) 型の画像DSP(Digital SignalProsessor)により構成される。
【0005】
このような構成を有する画像処理装置10においては、1走査線分の入力画像ISIMが、外部クロックと同じ周波数のクロックに同期して演算部13あるいは記憶部14に導かれる。
演算部13または記憶部14から出力される中間処理データT13またはT14は記憶部14または演算部13へフィードバックされる。
演算部13で所定の演算処理を受けた画像データS13、または記憶部14から読み出された画像データS14は、セレクタ15を介し、外部クロックと同じ周波数のクロックに同期して出力される。
【0006】
【発明が解決しようとする課題】
しかしながら、上述した従来の画像処理装置においては、画像の走査線単位で処理する演算部13、記憶部14等のデータ転送に、画像データを外部に対して入出力するためのクロックを使用していたため、プロセッサが高速に動作できる場合でも低速で使用され、処理能力を最大限に利用することができないという不利益がある。さらに、演算部13および記憶部14は、入出力画像S11,S13,S14に加えて、フィードバックされる中間処理データT13およびT14を入出力する必要があるため、演算部13および記憶部14の入出力端子が増加してしまう不利益がある。
【0007】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、外部との入出力が低速の場合でも内部を高速で動作させることができ、処理能力を最大限に引き出すことが可能な画像処理装置を提供することにある。さらに、演算部13および記憶部14の入出力端子を最小限にした画像処理装置を提供することにある。
【0008】
【課題を解決するための手段】
上記目的を達成するため、本発明は、1走査線単位で画像データの演算処理を行う演算部と、1走査線単位で画像データの書き込みおよび読み出しが可能な記憶部とを有する画像処理装置であって、1走査線分の画像データを蓄積可能で、入力画像データを入力画像データの転送速度で書き込み、書き込んだ画像データを入力画像データの転送速度より高速に読み出すことが可能な少なくとも一つの入力ラインメモリと、少なくとも上記入力ラインメモリから読み出された画像データを上記演算部または記憶部に入力させる転送部と、上記演算部または記憶部から出力された画像データのうちのいずれかを選択するセレクタと、1走査線分の画像データを蓄積可能で、上記セレクタで選択された画像データを入力画像データの転送速度より高速で書き込み、所定の速度で1走査線単位に画像データを読み出すことが可能な少なくとも一つの出力ラインメモリとを有し、上記演算部と上記記憶部は入力画像データの転送速度より高速で1走査線の画像データを受け取り、所定の処理の後、入力画像データの転送速度より高速で処理結果を出力する。
【0009】
また、本発明では、上記転送部は、第1選択信号に応じて上記入力ラインメモリから読み出された画像データまたは上記記憶部から出力された画像データのいずれかを選択して上記演算部に入力させる第1セレクタと、第2選択信号に応じて上記入力ラインメモリから読み出された画像データまたは上記演算部から出力された画像データのいずれかを選択して上記記憶部に入力させる第2セレクタとを有し、上記第1選択信号および第2選択信号は、上記演算部と上記記憶部が入力画像データと出力画像データを転送しない時間領域に、上記演算部と上記記憶部の間で中間処理データを交換するように供給される。
【0010】
また、本発明では、データを出力するブロックのリードイネーブル信号と、そのデータを入力するブロックのライトイネーブル信号を単一の信号として生成するタイミング発生器を有し、上記入力ラインメモリおよび上記記憶部の少なくとも一方は、上記リードイネーブル信号を受けてデータを出力するブロックとして機能し、上記記憶部または上記演算部は、上記ライトイネーブル信号を受けてデータを入力するブロックとして機能し、データを入力するブロックとしての上記記憶部または上記演算部は、データ出力ブロックとデータ入力ブロック間の遅延を補正するためにライトイネーブル信号を当該遅延分だけ遅延させることが可能なライトイネーブル遅延器を有する。
【0011】
また、本発明では、複数のデータ出力ブロックからのデータを単一のデータ入力ブロックが入力する場合、それぞれのデータ出力ブロックとデータ入力ブロック間の遅延を整えるために、それぞれのデータ出力ブロックにリードイネーブル遅延器を有する。
【0012】
また、本発明では、上記入力ラインメモリと上記演算部および上記記憶部間の転送速度、並びに上記出力ラインメモリと上記演算部と上記記憶部の間の転送速度と、上記演算部の演算速度と、上記記憶部の記憶速度が、それぞれ異なる。
【0013】
また、本発明では、入力ラインメモリを複数有し、各入力ラインメモリへの入力画像データがそれぞれ非同期であり、上記記憶部が各入力ラインメモリに対応して設けられた入力バッファを複数有し、上記記憶部が、1つの入力ラインメモリへの入力画像データの走査線に他の入力ラインメモリから対応する入力バッファに入力された他の入力画像データを同期させて出力する。
【0014】
また、本発明では、出力ラインメモリを複数有し、各出力ラインメモリからの出力画像データがそれぞれ非同期であり、上記記憶部が各出力ラインメモリに対応して設けられた出力バッファを複数有し、上記記憶部が、1つの出力バッファから各出力バッファから入力画像データの走査線に同期した画像データを対応する出力ラインメモリに出力し、他の出力バッファから入力画像データの走査線に非同期の画像データを対応する出力ラインメモリに出力する。
【0015】
また、本発明では、上記入力ラインメモリから上記記憶部に入力される走査線と、上記演算部と上記記憶部の間で交換される中間処理データの走査線と、上記演算部または上記記憶部から上記出力ラインメモリへ出力されるデータの走査線が、互いに同期していない。
【0016】
また、本発明では、上記演算部が入力画像データの画素を間引く。
【0017】
また、本発明では、上記演算部が入力画像データの画素に対する補間処理を行う。
【0018】
また、本発明では、上記演算部と上記記憶部に加えて、1走査線単位で画像データを処理する処理部を少なくとも一つ有し、上記入力ラインメモリからの入力データ、上記演算部と上記記憶部の間で交換される中間処理データまたは上記出力ラインメモリへ出力されるデータを必要な回数処理する。
【0019】
また、本発明では、上記処理部が複数の係数セットを備え、当該処理部を複数回使用する場合に使用する係数セットを変更する。
【0020】
また、本発明では、上記処理部がマトリクス演算部を含み、上記マトリクス演算部は切り替えにより、「3×3」のマトリックス演算と、3個の三次多項式演算を行う。
【0021】
また、本発明では、上記入力ラインメモリの容量を超えた画素を有する走査線に係る画像データを入力する場合、上記入力ラインメモリの容量を超えた画素数の走査線を所定の画素数以下の複数のデータブロックに分割して、その走査線に係る画像データを上記入力ラインメモリに連続して書き込み、書き込み開始から所定の時間経過後走査線の一部を読み出し、さらに所定時間読み出しを停止した後再び走査線の残りの部分を読み出すことを繰り返す入力手段を有する。
【0022】
また、本発明では、上記複数のブロックに分割されたデータに対する処理を行った後、その処理結果を上記出力ラインメモリに書き込み、書き込みが開始されてから所定時間後に前記複数のブロックを連続して読み出すことにより元どおり一本の走査線として出力する出力手段を有する。
【0023】
また、本発明では、上記入力手段は、上記読み出し停止期間中に読み出しアドレスを戻し、読み出したデータブロックの最終部分を次回読み出すデータブロックの最初の部分に重複して読み出す。
【0024】
また、本発明では、上記出力手段は、複数のブロックに分割されたデータを処理した後、その処理結果を上記出力ラインメモリに書き込む際、上記重複部分は書き込まず、書き込みが開始されてから所定時間後に上記複数のブロックを連続して読み出すことにより元どおり重複の無い一本の走査線として出力する。
【0025】
また、本発明では、上記演算部は、画素毎または走査線毎に書き込み実行/停止を任意の周期に設定したライトイネーブル信号を出力し、このライトイネーブル信号により上記演算部、上記記憶部または上記出力ラインメモリの書き込みを制御することにより画像の縮小を行う。
【0026】
また、本発明では、上記演算部は、画素毎または走査線毎に読み出し実行/停止を任意の周期に設定したリードイネーブル信号を出力し、このリードイネーブル信号により上記入力ラインメモリまたは上記記憶部の読み出しを制御することにより画像の拡大を行う。
【0027】
本発明によれば、入力部と出力部に、それぞれ1走査線分の画像データを蓄積可能なラインメモリ(入力ラインメモリと出力ラインメモリ)が配置される。
そして、入力画像データを入力画像データの転送速度で入力ラインメモリに書き込み、入力ラインメモリに書き込まれた画像データを入力画像データの転送速度より高速に読み出して演算部または記憶部に転送する。
演算部と記憶部は入力画像データの転送速度より高速で1走査線の画像データを受け取り、所定の処理の後、高速で処理結果を出力する。
演算部または記憶部から出力された画像データをセレクタで選択し、入力画像データの速度より高速にで出力ラインメモリに書き込み、所定の速度で出力ラインメモリから1走査線単位に出力画像データを読み出す。
【0028】
【発明の実施の形態】
第1実施形態
図3は、本発明に係る画像処理装置の第1の実施形態を示すブロック図である。また、図4は、図3の画像処理装置のタイミングチャートである。
【0029】
本第1の実施形態に係る画像処理装置20は、図3に示すように、クロック発生器21、タイミング発生器22、入力ラインメモリ23、出力ラインメモリ24、演算部25、記憶部26、およびセレクタ27,28,29を有している。
そして、セレクタ27(第1セレクタ)とセレクタ28(第2セレクタ)により転送部が構成される。
【0030】
クロック発生器21は、外部クロック(たとえば数十MHz)EXCKよりn倍の周波数、たとえば数百MHzの内部クロックINTCKを発生し、入力ラインメモリ23の読み出し系、出力ラインメモリ24の書き込み系、演算部25の入出力系、記憶部26の読み出し系および書き込み系、並びに各セレクタ27〜29に供給する。
【0031】
タイミング発生器22は、所定のタイミング信号を生成し、入力ラインメモリ23の読み出し系、演算部25の読み出し系、および記憶部26の読み出し系に所定にリードイネーブル信号reとして供給し、また演算部25の入力系、記憶部26の書き込み系、および出力ラインメモリの書き込み系にライトイネーブル信号weとして供給する。
【0032】
入力ラインメモリ23は、1走査線分の画像データを蓄積可能で、1走査線分の入力画像ISIMを、水平同期信号Hsync間(1水平同期期間)に内部クロックINTCKより低速(たとえば数十MHz)の外部クロックEXCKに同期して書き込む。
また、入力ラインメモリ23は、タイミング発生器22によりリードイネーブル信号reを受けて、外部クロックEXCKより高速のクロック発生器21で発生された内部クロックINTCKに同期して1走査線分の画像データを読み出し、信号S23としてセレクタ27および28に供給する。
【0033】
出力ラインメモリ24は、1走査線分の画像データを蓄積可能で、演算部25の出力画像データまたは記憶部26から読み出された1走査線分の画像データを、セレクタ29を介して信号S29として、外部クロックEXCKより高速のクロック発生器21で発生された内部クロックINTCKに同期して書き込む。
また、出力ラインメモリ24は、内部クロックINTCKより低速(たとえば数十MHz)の外部クロックEXCKに同期して1走査線分の画像データを出力画像OSIMとして読み出す。
【0034】
演算部25は、たとえば複数のPEを並列に配置し、各々の命令に応じて複数のPEに同一の処理を並列的に実行させるSIMD型の画像DSPにより構成され、入力系にタイミング発生器22によるライトイネーブル信号weを受けて、高速のクロック発生器21で発生された内部クロックINTCKに同期して、入力ラインメモリ23または記憶部26から読み出された1走査線分の画像データをセレクタ27を介し信号S27として受け取り、たとえば畳み込み演算等の所定の処理を行い、処理結果を内部クロックINTCKに同期して出力する。
【0035】
記憶部26は、1走査線単位に書き込みおよび読み出し可能で、書き込み系にタイミング発生器22によるライトイネーブル信号weを受けて、高速のクロック発生器21で発生された内部クロックINTCKに同期して、入力ラインメモリ23から読み出されたまたは演算部25から出力された1走査線分の画像データを、セレクタ28を介し信号S28として受け取って書き込み、また、読み出し系にタイミング発生器22によるリードイネーブル信号reを受けて、高速のクロック発生器21で発生された内部クロックINTCKに同期して、1走査線分の画像データを信号S26として読み出しセレクタ27および29に出力する。
【0036】
セレクタ27は、図示しない制御系により選択信号SL21に応じて、入力ラインメモリ23または記憶部26から読み出された1走査線分の画像データのうちの一方を選択し信号S27として演算部25に出力する。
【0037】
セレクタ28は、図示しない制御系により選択信号SL22に応じて、入力ラインメモリ23から読み出されまたは演算部25から出力された1走査線分の画像データのうちの一方を選択し信号S28として、記憶部26に出力する。
【0038】
セレクタ29は、図示しない制御系により選択信号SL23に応じて、演算部25から出力されまたは記憶部26から読み出された1走査線分の画像データのうちの一方を選択し信号S29として、出力ラインメモリ24に出力する。
【0039】
また、本実施形態においては、図4(c),(d)に示すように、演算部25と記憶部26が入力画像データと出力画像データを転送しない時間領域に、演算部25と記憶部26の間で中間処理データを交換するように、すなわち図4(c)に示すように、入力ラインメモリ23の画像データが書き込まれてから信号S23として読み出されるまでの間、図4(d)に示すように、演算部25と記憶部26間でデータ転送を行うように、セレクタ27,28に対して選択信号SL21,SL22が供給される。
【0040】
さらに、本実施形態においては、1つのタイミング発生器22で発生したタイミング信号をリードイネーブル信号reおよびライトイネーブル信号weとして入力ラインメモリ23、記憶部26、演算部25、出力ラインメモリ24に供給するが、データ転送時の遅延分を考慮して、書き込み側あるいは、読み出し側および書き込み側の両者に遅延分を補正するためめの可変遅延器が設けられる。
その例を図5および図6に示す。
【0041】
図5は、入力ラインメモリ23から読み出した1走査線分の画像データを、記憶部26に転送する場合の受信側の記憶部26に可変遅延器261を設けた例を示す図である。
すなわち、図5の例は、データを出力するブロックである入力ラインメモリ23のリードイネーブル信号reと、そのデータを入力するブロックである記憶部26のライトイネーブル信号weを、単一のタイミング発生器22で発生し、データ出力ブロックとデータ入力ブロック間の遅延Nを補正するために、ヂータ入力ブロックである記憶部26にライトイネーブル可変遅延器261を備える。
【0042】
この場合、入力ラインメモリ23から読み出した1走査線分の画像データを、記憶部26に転送するとNクロックの遅延があるものとして、可変遅延器261に対して供給されるライトイネーブル信号weを図示しない制御系の指示によりN遅延させて記憶部26の書き込み系に入力させる。
【0043】
図6は、入力ラインメモリ23から読み出した1走査線分の画像データ、および記憶部26から読み出した画像データを、演算部25に転送する場合の転送側の入力ラインメモリ23および記憶部26に可変遅延器231、262をそれぞれ設け、受信側の演算部25にも可変遅延器251を設けた例を示す図である。
すなわち、図6の例は、複数のデータ出力ブロックである入力ラインメモリ23と記憶部26からのデータを単一のデータ入力ブロックである演算部25が入力する場合、それぞれのデータ出力ブロックとデータ入力ブロック間の遅延を整えるために、それぞれのデータ出力ブロックである入力ラインメモリ23および記憶部26にリードイネーブル可変遅延器231,261を備え、データ入力ブロックである演算部25にライトイネーブル可変遅延器251を備える。
【0044】
この場合、入力ラインメモリ23から読み出した1走査線分の画像データを、演算部25に転送するとMクロックの遅延があるものとし、記憶部26から読み出した1走査線分の画像データを、演算部25に転送するとNクロックの遅延があるものとして、可変遅延器231に対して供給されるリードイネーブル信号reを図示しない制御系の指示によりNクロック分だけ遅延させて入力ラインメモリ23の読み出し系に供給し、可変遅延器262に対して供給されるリードイネーブル信号reをMクロックだけ遅延させて記憶部26の読み出し系に入力させる。そして、演算部25の可変遅延器251に供給されるライトイネーブル信号weをM+Nクロック分だけ遅延させて演算部25の入力系に入力させる。
【0045】
次に、上記構成による動作を説明する。
まず、入力ラインメモリ23において、1走査線分の入力画像ISIMが、水平同期信号Hsync間(1水平同期期間)に内部クロックINTCKより低速(たとえば数十MHz)の外部クロックEXCKに同期して書き込まれる。
入力ラインメモリ23に書き込まれた画像データは、所定時間経過後、たとえば次の水平同期信号Hsyncの入力直前に、タイミング発生器22によりリードイネーブル信号reを受けて、外部クロックEXCKより高速のクロック発生器21で発生された内部クロックINTCKに同期して読み出され、信号S23としてセレクタ27および28に供給される。
【0046】
セレクタ27には、図示しない制御系により選択信号SL21が供給され、セレクタ27では、選択信号SL21に応じて入力ラインメモリ23または記憶部26から読み出された1走査線分の画像データのうちの一方が選択されて信号S27として演算部25に出力される。
同様に、セレクタ28には、図示しない制御系により選択信号SL22が供給され、セレクタ28では、選択信号SL22に応じて、入力ラインメモリ23から読み出されまたは演算部25から出力された1走査線分の画像データのうちの一方が選択されて、信号S28として、記憶部26に出力される。
【0047】
そして、入力ラインメモリ23の画像データが書き込まれてから信号S23として読み出されるまでの間、演算部25と記憶部26間でデータ転送を行うように、セレクタ27,28に対して選択信号SL21,SL22が供給される。これにより、演算部25と記憶部26が入力画像データと出力画像データを転送しない時間領域に、演算部25と記憶部26の間で中間処理データが交換される。
【0048】
演算部25では、可変遅延器251で所定時間遅延されたタイミング発生器22によるライトイネーブル信号weが入力系に供給され、高速のクロック発生器21で発生された内部クロックINTCKに同期して、入力ラインメモリ23または記憶部26から読み出された1走査線分の画像データがセレクタ27を介し信号S27として供給される。そして、演算部25においては、たとえば畳み込み演算等の所定の処理が行われて、その処理結果が内部クロックINTCKに同期してセレクタ28および29に出力される。
【0049】
記憶部26では、書き込み系にタイミング発生器22によるライトイネーブル信号weがたとえば可変遅延器261で所定時間遅延されて書き込み系に入力され、高速のクロック発生器21で発生された内部クロックINTCKに同期して、入力ラインメモリ23から読み出されたまたは演算部25から出力された1走査線分の画像データが、セレクタ28を介し信号S28として受け取られて書き込まれる。
また、記憶部26では、可変遅延器262で所定時間遅延された読み出し系にタイミング発生器22によるリードイネーブル信号reを受けて、高速のクロック発生器21で発生された内部クロックINTCKに同期して、1走査線分の画像データが信号S26として読み出されて、セレクタ27および29に出力される。
【0050】
セレクタ29には、図示しない制御系により選択信号SL23が供給され、セレクタ29では、供給された選択信号SL23に応じて、演算部25から出力されまたは記憶部26から読み出された1走査線分の画像データのうちの一方が選択され、信号S29として、出力ラインメモリ24に出力される。
【0051】
出力ラインメモリ24においては、演算部25の出力画像データまたは記憶部26から読み出された1走査線分の画像データが、セレクタ29を介して信号S29として、外部クロックEXCKより高速のクロック発生器21で発生された内部クロックINTCKに同期して書き込まれる。
そして、出力ラインメモリ24では、内部クロックINTCKに同期して書き込まれた1走査線分の画像データが、内部クロックINTCKより低速(たとえば数十MHz)の外部クロックEXCKに同期して、出力画像OSIMとして読み出される。
【0052】
以上説明したように、本第1の実施形態によれば、1走査線単位で画像データの演算処理を行う演算部25と、1走査線単位で画像データの書き込みおよび読み出しが可能な記憶部26とを有する画像処理装置において、入力部と出力部に、それぞれ1走査線分の画像データを蓄積可能な入力ラインメモリ23と出力ラインメモリ24を配置し、入力画像データを入力画像データの転送速度で入力ラインメモリ23に書き込み、入力ラインメモリに書き込まれた画像データを入力画像データの転送速度よりn倍高速に読み出して、演算部25または記憶部26に送出し、演算部25と記憶部26はn倍の速度で1走査線の画像データを受け取り、所定の処理の後、n倍の速度で処理結果を出力し、演算部25または記憶部26から出力された画像データをセレクタ29で選択し、n倍の速度で出力ラインメモリ24に書き込み、所定の速度で出力ラインメモリ24から1走査線単位に出力画像データを読み出すように構成したので、外部との入出力が低速の場合でも装置内部を高速で動作させることができ、プロセッサ能力を最大限に引き出すことが可能となる利点がある。
【0053】
また、演算部25と記憶部26が入力画像データと出力画像データを転送しない時間領域に、演算部25と記憶部26の間で中間処理データを交換することが可能となる。
さらに、演算部25および記憶部26の前にデータセレクタ27および28を配置することにより、演算部25および記憶部26の入力端子を削減している。演算部25および記憶部26から出力する出力画像データと中間処理データは、それぞれ同一の出力端子から出力されるので、演算部25および記憶部26の出力端子も削減されている。
さらに、データを出力するブロックとしての入力ラインメモリ23のリードイネーブル信号reと、そのデータを入力するブロックとしての演算部25および記憶部26のライトイネーブル信号weを、単一のタイミング発生器22で発生し、データ出力ブロックとデータ入力ブロック間の遅延を補正するために、データ入力ブロックとしての演算部25および記憶部26にライトイネーブル遅延器251および261を備え、また、複数のデータ出力ブロックとしての入力ラインメモリ23および記憶部26からのデータを単一のデータ入力ブロックとしての演算部25または記憶部26が入力する場合、それぞれのデータ出力ブロックとデータ入力ブロック間の遅延を整えるために、それぞれのデータ出力ブロックにリードイネーブル遅延器231,262およびライトイネーブル遅延器251を備えることから、画像処理装置20内でのデータ転送を効率よく、高精度に行うことができる。
【0054】
第2実施形態
図7は、本発明に係る画像処理装置の第2の実施形態を示すブロック図である。
【0055】
本第2の実施形態が上述した第1の実施形態と異なる点は、入出力ラインメモリと演算部と記憶部の間の転送速度と、演算部の演算速度と、記憶部の記憶速度が、それぞれ異なるように構成したことにある。
【0056】
具体的には、本第2の実施形態に係る画像処理装置20Aは、演算部25Aを入力バッファ252、出力バッファ253、および演算回路254により構成し、記憶部26Aを入力バッファ263、出力バッファ264、および記憶回路265により構成し、各入力バッファ252、263および出力バッファ253、264は、クロック発生器21(図7には図示せず)で生成した内部クロックINTCKに同期して画像データの入出力を行い、演算回路254と記憶回路265を内部クロックINTCKと異なる周波数の内部クロックCKcal 、CKmemに同期して演算動作、および記憶動作を行うにように構成されている。
ただし、内部クロックCKcal 、CKmem の周波数は、外部クロックEXCKの周波数より高い値に設定される。
【0057】
なお、図7においては、一部の回路を図示していないが、その他の構成、および作用は第1の実施形態と同様である。
【0058】
本第2の実施形態によれば、上述した第1の実施形態の効果と同様の効果を得ることができる。
【0059】
第3実施形態
図8は、本発明に係る画像処理装置の第3の実施形態を示すブロック図である。
【0060】
本第3の実施形態が上述した第2の実施形態と異なる点は、記憶部が入力バッファを複数(本第3の実施形態では2)備え、これに対応して第2の入力ラインメモリを設け、第1の入力ラインメモリ23−1から記憶部26Bの第1の入力バッファ263−1に入力される第1の入力画像ISIM1、演算部25Bと記憶部26Bの間で交換される中間処理データまたは演算部25Bまたは記憶部26Bから出力ラインメモリ24へ出力されるデータの走査線と同期していない第2の入力画像ISIM2を第2の入力ラインメモリ23−2から記憶部26Bの第2の入力バッファ263−2に入力させて、出力バッファ264から出力する段階で第2の画像を第1の画像に同期させるように構成したことにある。
【0061】
なお、図8においては、一部の回路を図示していないが、その他の構成、および作用は第2の実施形態と同様である。
ただし、演算部25Bの演算回路254、記憶部26Bの記憶回路265のクロックとしては、第2の実施形態のように内部クロックCKcal 、CKmem を用いてもよいし、内部クロックINTCKを用いてもよい。
【0062】
本第3の実施形態によれば、上述した第1および第2の実施形態の効果と同様の効果を得ることができる。
加えて、本第3の実施形態によれば、たとえば第1の入力画像ISIM1が放送局からの画像データで、第2の入力画像ISIM2がビデオ録画された画像のの再生データで、両画像を同一のディスプレイに表示させる場合等に有効である。
【0063】
第4実施形態
図9は、本発明に係る画像処理装置の第4の実施形態を示すブロック図である。
【0064】
本第4の実施形態が上述した第2の実施形態と異なる点は、記憶部が出力バッファを複数(本第4の実施形態では2)備え、これに対応して第2の出力ラインメモリを設け、演算部25Cと記憶部26Cの間で交換される中間処理データまたは入力ラインメモリ23から演算部25Cまたは記憶部26Cへ入力されるデータ、演算部25Cまたは記憶部26Cから第1の出力ラインメモリ24−1へ入力されるデータの走査線と同期していない第2の画像データを、第2の出力ラインメモリ264−2を介して第2の出力画像OSIM2として出力するように構成したことにある。
【0065】
なお、図9においては、一部の回路を図示していないが、その他の構成、および作用は第2の実施形態と同様である。
ただし、演算部25Cの演算回路254、記憶部26Cの記憶回路265のクロックとしては、第2の実施形態のように内部クロックCKcal 、CKmem を用いてもよいし、内部クロックINTCKを用いてもよい。
【0066】
本第3の実施形態によれば、上述した第1および第2の実施形態の効果と同様の効果を得ることができる。
加えて、本第4の実施形態によれば、たとえば第1の画像データが高品質のHDTV用のデータである場合に、この画像をビデオ装置で録画する場合には、たとえばNTSC方式の標準方式(SD方式)のデータに変換して出力する必要があることから、このような場合等に有効な構成である。
この場合、演算部25Cの一部において、HDTV方式からSD方式へのいわゆるダウンコンバートが行われ、変換後のデータが記憶部26Cの第2の出力バッファ264−2から出力される。
【0067】
第5実施形態
図10は、本発明に係る画像処理装置の第5の実施形態を示すブロック図である。
【0068】
本第5の実施形態は、上述した第3および第4の実施形態に係る構成を含むように構成されている。
すなわち、第2の入力ラインメモリ23−2と第2の出力ラインメモリ24−2を設け、さらに記憶部26Dに第2の入力バッファ263−2と第2の出力バッファ264−2を設けている。
【0069】
この場合、入力ラインメモリから記憶部26Dに入力される走査線と、演算部25Dと記憶部26Dの間で交換される中間処理データの走査線と、演算部25Dまたは記憶部26Dから出力ラインメモリへ出力されるデータの走査線が、互いに同期していない場合等に有効である。
【0070】
本第5に実施形態によれば、上述した第3および第4の効果と同様の効果を得ることができる。
【0071】
第6実施形態
図11は、本発明に係る画像処理装置の第6の実施形態を示すブロック図である。また、図12は、図11の画像処理装置のタイミングチャートである。
【0072】
本第6の実施形態に係る回路構成は、基本的には図3に示す第1の実施形態の場合と同様であるが、図12(e)に示すように、演算部25Eおよび記憶部26Eの出力画像データの一走査線中の画素数が、図12(c)に示す入力ラインメモリ23の出力画像データS23より少なくなっている点が第1の実施形態の場合と異なる。
【0073】
この場合、演算部25Eにおいて、圧縮等の画素の間引き処理が行われる。
なお、図11においては、一部の回路を図示していないが、その他の構成、および作用は第1の実施形態と同様である。
第6の実施形態は入力画像に比して出力画像の画素数が減少する圧縮の例だが、逆に画素数が増加する拡大の場合も同様である。
【0074】
本第6の実施形態によれば、上述した第1の実施形態の効果と同様の効果を得ることができる。
【0075】
第7実施形態
図13は、本発明に係る画像処理装置の第7の実施形態を示すブロック図である。また、図14は、図13の画像処理装置のタイミングチャートである。
【0076】
本第7の実施形態に係る回路構成は、基本的には図3に示す第1の実施形態の場合と同様であるが、図14(e)に示すように、演算部25Fおよび記憶部26Fの出力画像データの走査線数が、図14(c)に示す入力ラインメモリ23の出力画像データS23より多くなっている点が第1の実施形態の場合と異なる。
【0077】
この場合、演算部25Fにおいて、入力画像の走査線に対する走査線の補間処理が行われる。
【0078】
たとえばテレビジョンやビデオ機器等で扱われる画像信号はインターレース信号であるが、インターレース信号は、画像中に細かい横線があるとちらつきが生じる。
これに対して、コンピュータ用の信号として用いられるプログレッシブ信号では、そのようなことがない。
したがって、近年、テレビジョン受像機でもインターレース信号からプログレッシブ信号に変換を行い、プログレッシブで表示を行うことから、インターレース信号からプログレッシブ信号に変換(IP変換)する必要がある場合に有効である。
演算部25Eは、インターレース信号のデータが存在しないラインについて、現フレームのデータと、1フレームあるいは2フレーム前のデータとを比較して動き検出を行って、補間データを作成し、この補間データに基づいてインターレース信号からプログレッシブ信号に変換する。
【0079】
第7の実施形態は入力画像に比して出力画像の走査線数が増加する拡大の例だが、逆に走査線数が減少する圧縮の場合も同様である。
なお、図13においては、一部の回路を図示していないが、その他の構成、および作用は第1の実施形態と同様である。
【0080】
本第7の実施形態によれば、上述した第1の実施形態の効果と同様の効果を得ることができる。
【0081】
第8実施形態
図15は、本発明に係る画像処理装置の第8の実施形態を示すブロック図である。また、図16は、図15の画像処理装置のタイミングチャートである。
【0082】
本第8の実施形態に係る画像処理装置20Gは、第1の実施形態に係る画像処理装置における1走査線単位で画像データを処理する演算部25や記憶部26に加えて、他の処理部、具体的には、統計処理部30、マトリクス演算部31を有し、入力ラインメモリ23からの入力データ、演算部25Gと記憶部26Gの間で交換される中間処理データまたは出力ラインメモリ24へ出力されるデータを必要な回数処理するように構成されている。
【0083】
統計処理部30は、最小値、最大値、平均を求める等の演算や、輝度のヒストグラムを作成する処理等を行う。ヒストグラムでは、明るい部分や暗い部分の分布を把握でき、そのデータは、演算部25Gの処理等に用いられる。
【0084】
マトリクス演算部31は、色の3原色に係る信号R(赤),G(緑),B(青)と輝度信号Y、色差信号CR ,CB 間の変換のための周知のマトリクス演算等を行う。
【0085】
また、処理部としては、他にいわゆるαブレンィングを行うブレンディング部や画像切り替え部などが設けられる。
このような処理部は、複数の係数セットを備え、たとえば同じ処理部を複数回使用する場合に使用する係数セットを変更する。
【0086】
本第8の実施形態に係るマトリクス演算部31は、切り替えにより、「3×3」のマトリックス演算と、3個の三次多項式演算を行うことができる。
【0087】
図17は、本発明に係るマトリクス演算部31の要部構成を示す回路図である。
この回路は、3つの入力D,E,Fを受けて、3つの出力X,Y,Zを得るように構成されている。
【0088】
具体的には、9個の乗算器301〜309、9個の加算器310〜318、および17個のセレクタ319〜335を有している。
【0089】
乗算器301は入力Dと係数C00とを乗算し、乗算器302は入力Dとセレクタ320の出力とを乗算し、乗算器303は入力Dとセレクタ322の出力とを乗算する。
同様に、乗算器304は入力Eと係数C01とを乗算し、乗算器305は入力Dとセレクタ325の出力とを乗算し、乗算器306は入力Eとセレクタ327の出力とを乗算する。
乗算器307は入力Fと係数C02とを乗算し、乗算器308は入力Fとセレクタ330の出力とを乗算し、乗算器309は入力Fとセレクタ332の出力とを乗算する。
【0090】
加算器310は乗算器301の出力とセレクタ319の出力とを加算し、加算器311は乗算器302の出力とセレクタ321の出力とを加算し、加算器312は乗算器303の出力とセレクタ323の出力とを加算する。
加算器313は乗算器304の出力とセレクタ324の出力とを加算し、加算器314は乗算器305の出力とセレクタ326の出力とを加算し、加算器315は乗算器306の出力とセレクタ328の出力とを加算する。
加算器316は乗算器307の出力とセレクタ329の出力とを加算し、加算器317は乗算器308の出力とセレクタ331の出力とを加算し、加算器318は乗算器309の出力とセレクタ333の出力とを加算する。
【0091】
セレクタ319は「0」側を選択時には0を、「1」側を選択時には係数C10を加算器310に出力する。セレクタ320は「0」側を選択時には係数C10を、「1」側を選択時には加算器310の出力を乗算器302に出力する。セレクタ321は「0」側を選択時には0を、「1」側を選択時には係数C20を加算器311に出力する。セレクタ322は「0」側を選択時には係数C20を、「1」側を選択時には加算器311の出力を乗算器303に出力する。セレクタ323は「0」側を選択時には0を、「1」側を選択時には係数C30を加算器312に出力する。
【0092】
セレクタ324は「0」側を選択時には加算器310の出力を、「1」側を選択時には係数C11を加算器313に出力する。セレクタ325は「0」側を選択時には係数C11を、「1」側を選択時には加算器313の出力を乗算器305に出力する。セレクタ326は「0」側を選択時には加算器311の出力を、、「1」側を選択時には係数C21を加算器314に出力する。セレクタ327は「0」側を選択時には係数C21を、「1」側を選択時には加算器314の出力を乗算器306に出力する。セレクタ328は「0」側を選択時には加算器312の出力を、「1」側を選択時には係数C31を加算器315に出力する。
【0093】
セレクタ329は「0」側を選択時には加算器313の出力を、「1」側を選択時には係数C12を加算器316に出力する。セレクタ330は「0」側を選択時には係数C12を、「1」側を選択時には加算器316の出力を乗算器308に出力する。セレクタ331は「0」側を選択時には加算器314の出力を、、「1」側を選択時には係数C22を加算器317に出力する。セレクタ332は「0」側を選択時には係数C22を、「1」側を選択時には加算器317の出力を乗算器309に出力する。セレクタ333は「0」側を選択時には加算器315の出力を、「1」側を選択時には係数C32を加算器318に出力する。
【0094】
セレクタ334は、「0」側を選択時には加算器316の出力を、「1」側を選択時には加算器312の出力を、出力Xとして出力する。
セレクタ335は、「0」側を選択時には加算器317の出力を、「1」側を選択時には加算器315の出力を、出力Yとして出力する。
そして、加算器318の出力が出力Zとなる。
【0095】
以上の構成を有するマトリクス演算部31において、各セレクタ319〜335が「0」側を選択時には次の出力X,Y,Zが得られる。
【0096】
【数1】
X=C00*D+C01*E+C02*F
Y=C10*D+C11*E+C12*F
Z=C20*D+C21*E+C22*F
【0097】
また、各セレクタ319〜335が「1」側を選択時には次の出力X,Y,Zが得られる。
【0098】
【数2】
【0099】
このような演算は、いわゆるγ変換処理に有効である。
【0100】
本第8の実施形態によれば、上述した第1の実施形態の効果と同様の効果を得ることができることはもとより、各処理ブロックは複数の係数セットを持ち、処理する毎に係数セットを変更可能であることから、多種多様な処理を実現できる利点がある。
【0101】
第9実施形態
図18は、本発明に係る画像処理装置の第9の実施形態を示すブロック図である。
【0102】
本第9の実施形態に係る回路構成は、基本的には図3に示す第1の実施形態の場合と同様であるが、入力ラインメモリの容量(たとえば1280画素)を超えたP画素(たとえば1930画素)を有する走査線に係る画像データを入力する場合に、入力ラインメモリにおけるデータの書き込み、読み出し方法、並びに出力ラインメモリにおかるデータのデータの書き込み、読み出し方法が異なる。
【0103】
図19は、この入力ラインメモリの容量を超えたP画素の画像データを入力する場合の入力ラインメモリと出力ラインメモリのデータ書き込み、読み出し方法を説明するための図である。
【0104】
このように、入力ラインメモリの容量を超えた画素を有する走査線に係る画像データを入力する場合、図19(f)に示すように、その走査線に係る画像データを入力ラインメモリ23Hに連続して書き込み、書き込み開始から所定の時間経過後(t0)、走査線に係る画像データの一部を読み出し、さらに所定時間読み出しを停止した後再び走査線の残りの部分を読み出すことを繰り返す。
すなわち、入力ラインメモリ23Hの容量を超えた画素数の走査線を所定の画素数以下の複数のデータブロックに分割して演算部25Hまたは記憶部26Hに導く。
【0105】
また、複数のブロックに分割された画像データを演算部25H、記憶部26Hあるいはその他の処理部で処理した後、図19(g)に示すように、その処理結果を出力ラインメモリ24Hに書き込み、書き込みが開始されてから所定時間後(t1)に複数のブロックを連続して読み出す。
これにより、元どおり一本の走査線として出力することができる。
【0106】
本第9の実施形態によれば、上述した第1の実施形態の効果と同様の効果を得られることはもとより、1走査線上の画素数がプロセッサが処理できる画素数を超過する場合は、1 走査線上の画素数を複数の処理可能な大きさのデータパケットに分割し、処理でき、また処理後データパケットを連結して出力することができる利点がある。
第9の実施形態では、1走査線を2ヶのデータパケットに分割したが、3ヶ以上のデータパケットに分割することにより、プロセッサで処理可能な画素数に比して1走査線上の画素数が3倍以上の画像を処理することができる。
【0107】
第10実施形態
図20および図21は、本発明に係る画像処理装置の第10の実施形態を説明するための図である。
【0108】
本第10の実施形態は上述した第9の実施形態の入出力ラインメモリに対する画像データの書き込み、読み出し方法を改良したものである。
【0109】
第9の実施形態に場合には、入力ラインメモリの容量を超えた画素を有する走査線に係る画像データを入力する場合、その走査線に係る画像データを入力ラインメモリ23Hに連続して書き込み、書き込み開始から所定の時間経過後(t0)、走査線に係る画像データの一部を読み出し、さらに所定時間読み出しを停止した後再び走査線の残りの部分を読み出すことを繰り返すが、本第10の実施形態においては、図20に示すように、この読み出し停止期間中に読み出しアドレスを戻す。
そして、読み出したデータブロックの最終部分を次回読み出すデータブロックの最初の部分に重複して読み出す(オーバーラップさせて読み出す)。
具体的には、図20に示すように、本来のデータブロック長をw超過して入力ラインメモリからデータを読み出し、読み出し停止期間に2wアドレスを戻す。
【0110】
また、第9の実施形態の場合には、複数のブロックに分割された画像データを演算部25H、記憶部26Hあるいはその他の処理部で処理した後、その処理結果を出力ラインメモリ24Hに書き込み、書き込みが開始されてから所定時間後(t1)に複数のブロックを連続して読み出すが、本第10の実施形態においては、図21に示すように、処理結果を出力ラインメモリ24Hに書き込む際、前記重複部分は書き込まないように処理し、書き込みが開始されてから所定時間後に複数のブロックを連続して読み出すことにより、元どおり重複の無い一本の走査線として出力する。
【0111】
本第10の実施形態によれば、上述した第9の実施形態の効果に加えて、1走査線を複数のデータパケットに分割しても連続したデータとして処理することが可能となる利点がある。
【0112】
第11実施形態
図22は、本発明に係る画像処理装置の第11の実施形態を示すブロック図である。
【0113】
本第11の実施形態が、前述した第1の実施形態と異なる点は、ライトイネーブル信号weおよびリードイネーブル信号reを専用のタイミング発生回路を用いて生成する代わりに、演算部25Iにおいてプログラムに従ってソフトにより任意のタイミングを生成して、たとえば記憶部26Iに供給するようにしたことにある。
【0114】
図23および図24は、演算部25Iより記憶部26Iに所望のタイミングに設定されたライトイネーブル信号weを供給する場合を説明するための図である。
【0115】
ライトイネーブル信号weは、図23に示すように、演算部25Iから記憶部26Iの書き込み系に供給されるが、このときのライトイネーブル信号weは、図24(d)に示すように、画素毎または走査線毎に書き込み実行/停止(アクティブと非アクティブ)とを任意の周期で断続的に繰り返すように生成される。
このように制御されたライトイネーブル信号weを使用して演算部25I、記憶部26Iまたは出力ラインメモリ24Hの書き込みを制御することにより画像の縮小を行うことが可能となる。
【0116】
たとえばアスペクト比が16:9のディスプレイに4:3対応の画像を表示する場合には、画像全体が横方向に広がったように表示されることから、このような場合に、中央部に相当する領域を書き込む際に、アクティブと非アクティブとを繰り返す周期を短くして画素を多く間引くことにより、中央部の横方向への広がりを抑止することができる等の利点がある。
【0117】
図25および図26は、演算部25Iより記憶部26Iに所望のタイミングに設定されたリードイネーブル信号reを供給する場合を説明するための図である。
【0118】
リードイネーブル信号reは、図25に示すように、演算部25Iから記憶部26Iの読み出し系に供給されるが、このときのリードイネーブル信号reは、図26(e)に示すように、画素毎または走査線毎に書き込み実行/停止(アクティブと非アクティブ)とを任意の周期で断続的に繰り返すように生成される。
このように制御されたリードイネーブル信号reを使用して入力ラインメモリ23Iまたは記憶部26Iの読み出しを制御することにより画像の拡大を行うことが可能となる。
【0119】
本第11の実施形態によれば、上述した第1の実施形態の効果に加えて、画像の縮小、拡大を任意に行うことができる利点がある。
【0120】
【発明の効果】
以上説明したように、本発明によれば、外部との入出力が低速の場合でも装置内部を高速で動作させることにより、最高のプロセッサ能力を引き出すことが可能になる。これにより、プロセッサ内の処理ブロックを複数回使用することができるようになり、回路規模の増大を防止できる。
【0121】
また各処理ブロックは複数の係数セットを持ち、処理する毎に係数セットを変更して多種多様な処理を実現できる利点がある。
【0122】
また、1走査線上の画素数がプロセッサが処理できる画素数を超過する場合は、1 走査線上の画素数を複数の処理可能な大きさのデータパケットに分割して処理でき、また処理後データパケットを連結して出力することができる。
さらに、1走査線を複数のデータパケットに分割した場合、そのデータパケット間の境界にオーバーラップ部分を付加することから、1走査線を複数のデータパケットに分割しても連続データとして処理することができる。
【0123】
また、同期していない複数の画像を入出力することができる。
更には、演算部および記憶部の入出力端子の数の増加を防止することができる。
【図面の簡単な説明】
【図1】従来の画像処理装置の基本構成を示すブロック図である。
【図2】図1の画像処理装置のタイミングチャートである。
【図3】本発明に係る画像処理装置の第1の実施形態を示すブロック図である。
【図4】図3の画像処理装置のタイミングチャートである。
【図5】入力ラインメモリから読み出した1走査線分の画像データを、記憶部に転送する場合の受信側の記憶部にライトイネーブル用可変遅延器を設けた例を示す図である。
【図6】入力ラインメモリから読み出した1走査線分の画像データ、および記憶部から読み出した画像データを、演算部に転送する場合の転送側の入力ラインメモリおよび記憶部にリードイネーブル用可変遅延器をそれぞれ設け、受信側の演算部にもライトイネーブル用可変遅延器を設けた例を示す図である。
【図7】本発明に係る画像処理装置の第2の実施形態を示すブロック図である。
【図8】本発明に係る画像処理装置の第3の実施形態を示すブロック図である。
【図9】本発明に係る画像処理装置の第4の実施形態を示すブロック図である。
【図10】本発明に係る画像処理装置の第5の実施形態を示すブロック図である。
【図11】本発明に係る画像処理装置の第6の実施形態を示すブロック図である。
【図12】図11の画像処理装置のタイミングチャートである。
【図13】本発明に係る画像処理装置の第7の実施形態を示すブロック図である。
【図14】図13の画像処理装置のタイミングチャートである。
【図15】本発明に係る画像処理装置の第8の実施形態を示すブロック図である。
【図16】図15の画像処理装置のタイミングチャートである。
【図17】本発明に係るマトリクス演算部の要部構成を示す回路図である。
【図18】本発明に係る画像処理装置の第9の実施形態を示すブロック図である。
【図19】第9の実施形態に係る入力ラインメモリの容量を超えた画素の画像データを入力する場合の入力ラインメモリと出力ラインメモリのデータ書き込み、読み出し方法を説明するための図である。
【図20】本発明に係る画像処理装置の第10の実施形態を説明するための図である。
【図21】本発明に係る画像処理装置の第10の実施形態を説明するための図である。
【図22】本発明に係る画像処理装置の第11の実施形態を示すブロック図である。
【図23】第11の実施形態において演算部より記憶部に所望のタイミングに設定されたライトイネーブル信号weを供給する場合を説明するための図である。
【図24】第11の実施形態において演算部より記憶部に所望のタイミングに設定されたライトイネーブル信号weを供給する場合を説明するためのタイミングチャートである。
【図25】第11の実施形態において演算部より記憶部に所望のタイミングに設定されたリードイネーブル信号reを供給する場合を説明するための図である。
【図26】第11の実施形態において演算部より記憶部に所望のタイミングに設定されたリードイネーブル信号reを供給する場合を説明するためのタイミングチャートである。
【符号の説明】
20、20〜20I…画像処理装置、21…クロック発生器、22…タイミング発生器、23、23A〜23I,23−1,23−2…入力ラインメモリ、24、24A〜24I,24−1,24−2…出力ラインメモリ、25、25A〜25I…演算部、26、26A〜26I…記憶部26、27〜29、32,33…セレクタ、30…統計処理部、31…マトリクス演算部、231,251,261,262…可変遅延器、252…入力バッファ、254…出力バッファ、254…演算回路、263,263−1,263−2…入力バッファ、264,264−1,264−2…出力バッファ、265…記憶回路、301〜309…乗算器、310〜318…加算器、319〜335…セレクタ。
Claims (18)
- 1走査線単位で画像データの演算処理を行う演算部と、1走査線単位で画像データの書き込みおよび読み出しが可能な記憶部とを有する画像処理装置であって、
1走査線分の画像データを蓄積可能で、入力画像データを入力画像データの転送速度で書き込み、書き込んだ画像データを入力画像データの転送速度より高速に読み出すことが可能な少なくとも一つの入力ラインメモリと、
少なくとも上記入力ラインメモリから読み出された画像データを上記演算部または記憶部に入力させる転送部と、
上記演算部または記憶部から出力された画像データのうちのいずれかを選択するセレクタと、
1走査線分の画像データを蓄積可能で、上記セレクタで選択された画像データを入力画像データの転送速度より高速で書き込み、所定の速度で1走査線単位に画像データを読み出すことが可能な少なくとも一つの出力ラインメモリと、
1走査線単位で画像データを処理する、少なくとも1つの処理部と、
を更に有し、
上記演算部と上記記憶部は入力画像データの転送速度より高速で1走査線の画像データを受け取り、所定の処理の後、入力画像データの転送速度より高速で処理結果を出力し、
上記処理部が、上記入力ラインメモリからの入力データ、上記演算部と上記記憶部の間で交換される中間処理データまたは上記出力ラインメモリへ出力されるデータを必要な回数処理する、画像処理装置。 - 上記転送部は、第1選択信号に応じて上記入力ラインメモリから読み出された画像データまたは上記記憶部から出力された画像データのいずれかを選択して上記演算部に入力させる第1セレクタと、第2選択信号に応じて上記入力ラインメモリから読み出された画像データまたは上記演算部から出力された画像データのいずれかを選択して上記記憶部に入力させる第2セレクタとを有し、
上記第1選択信号および第2選択信号は、上記演算部と上記記憶部が入力画像データと出力画像データを転送しない時間領域に、上記演算部と上記記憶部の間で中間処理データを交換するように供給される、請求項1記載の画像処理装置。 - データを出力するブロックのリードイネーブル信号と、そのデータを入力するブロックのライトイネーブル信号を、単一の信号として生成するタイミング発生器を更に有し、
上記入力ラインメモリおよび上記記憶部の少なくとも一方は、上記リードイネーブル信号を受けてデータを出力するブロックとして機能し、上記記憶部または上記演算部は、上記ライトイネーブル信号を受けてデータを入力するブロックとして機能し、
データを入力するブロックとしての上記記憶部または上記演算部は、データ出力ブロックとデータ入力ブロック間の遅延を補正するためにライトイネーブル信号を当該遅延分だけ遅延させることが可能なライトイネーブル遅延器を有する、請求項1または2記載の画像処理装置。 - 複数のデータ出力ブロックからのデータを単一のデータ入力ブロックが入力する場合、それぞれのデータ出力ブロックとデータ入力ブロック間の遅延を整えるために、それぞれのデータ出力ブロックにリードイネーブル遅延器を有する、請求項3記載の画像処理装置。
- 上記入力ラインメモリと上記演算部および上記記憶部間の転送速度、並びに上記出力ラインメモリと上記演算部および上記記憶部の間の転送速度と、上記演算部の演算速度と、上記記憶部の記憶速度が、それぞれ異なる、請求項1、2、3、または4記載の画像処理装置。
- 入力ラインメモリを複数有し、各入力ラインメモリへの入力画像データがそれぞれ非同期であり、
上記記憶部が各入力ラインメモリに対応して設けられた入力バッファを複数有し、
上記記憶部が、1つの入力ラインメモリへの入力画像データの走査線に他の入力ラインメモリから対応する入力バッファに入力された他の入力画像データを同期させて出力する、請求項1〜5のいずれかに記載の画像処理装置。 - 出力ラインメモリを複数有し、各出力ラインメモリからの出力画像データがそれぞれ非同期であり、
上記記憶部が、各出力ラインメモリに対応して設けられた出力バッファを複数有し、
上記記憶部が、1つの出力バッファから各出力バッファから入力画像データの走査線に同期した画像データを対応する出力ラインメモリに出力し、他の出力バッファから入力画像データの走査線に非同期の画像データを対応する出力ラインメモリに出力する、請求項1〜6のいずれかに記載の画像処理装置。 - 上記入力ラインメモリから上記記憶部に入力される走査線と、上記演算部と上記記憶部の間で交換される中間処理データの走査線と、上記演算部または上記記憶部から上記出力ラインメモリへ出力されるデータの走査線が、互いに同期していない、請求項6または7記載の画像処理装置。
- 上記演算部が、入力画像データの画素を間引く、請求項1〜8のいずれかに記載の画像処理装置。
- 上記演算部が、入力画像データの画素に対する補間処理を行う、請求項1〜9のいずれかに記載の画像処理装置。
- 上記処理部が複数の係数セットを備え、当該処理部を複数回使用する場合に使用する係数セットを変更する、請求項1〜10のいずれかに記載の画像処理装置。
- 上記処理部が、マトリクス演算部を含み、上記マトリクス演算部は切り替えにより、「3×3」のマトリックス演算と、3個の三次多項式演算を行う、請求項1〜11のいずれかに記載の画像処理装置。
- 上記入力ラインメモリの容量を超えた画素を有する走査線に係る画像データを入力する場合、上記入力ラインメモリの容量を超えた画素数の走査線を所定の画素数以下の複数のデータブロックに分割して、その走査線に係る画像データを上記入力ラインメモリに連続して書き込み、書き込み開始から所定の時間経過後走査線の一部を読み出し、さらに所定時間読み出しを停止した後再び走査線の残りの部分を読み出すことを繰り返す入力手段を有する、請求項1〜12のいずれかに記載の画像処理装置。
- 上記複数のブロックに分割されたデータに対する処理を行った後、その処理結果を上記出力ラインメモリに書き込み、書き込みが開始されてから所定時間後に前記複数のブロックを連続して読み出すことにより元どおり一本の走査線として出力する出力手段を有する、請求項13記載の画像処理装置。
- 上記入力手段は、上記読み出し停止期間中に読み出しアドレスを戻し、読み出したデータブロックの最終部分を次回読み出すデータブロックの最初の部分に重複して読み出す、請求項13または14記載の画像処理装置。
- 上記出力手段は、複数のブロックに分割されたデータを処理した後、その処理結果を上記出力ラインメモリに書き込む際、上記重複部分は書き込まず、書き込みが開始されてから所定時間後に上記複数のブロックを連続して読み出すことにより元どおり重複の無い一本の走査線として出力する、請求項15記載の画像処理装置。
- 上記演算部は、画素毎または走査線毎に書き込み実行/停止を任意の周期に設定したライトイネーブル信号を出力し、このライトイネーブル信号により上記演算部、上記記憶部または上記出力ラインメモリの書き込みを制御することにより画像の縮小を行う、請求項1〜16のいずれかに記載の画像処理装置。
- 上記演算部は、画素毎または走査線毎に読み出し実行/停止を任意の周期に設定したリードイネーブル信号を出力し、このリードイネーブル信号により上記入力ラインメモリまたは上記記憶部の読み出しを制御することにより画像の拡大を行う、請求項1〜17のいずれかに記載の画像処理装置。
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