JP2001160140A - デジタルフィルタ，画像処理装置ならびに画像処理方法 - Google Patents

Abstract

(57)【要約】 【課題】 その所要ハードウェア量が比較的少なく、か
つ任意の拡大縮小率に対応しうる新しい形式のデジタル
フィルタを実現し、デジタルフィルタ及びこれを含む画
像処理装置の所要ハードウェア量の削減と、画質向上を
図る。 【解決手段】 デジタルフィルタたる累積加算フィルタ
１０を、入力画像信号の画素又はライン数を計数しその
カウンタモジューロが拡大縮小率に応じて選択的に切り
換えられるカウンタ１０３と、カウンタの計数値に対応
したフィルタ係数を出力する係数メモリ１０２と、入力
画像信号にフィルタ係数を乗ずる乗算器１０１と、乗算
器１０１の出力又はその累積加算値を保持する累積加算
メモリ１０６と、乗算器１０１の出力に累積加算メモリ
１０６の保持内容を加算する加算器１０４と、カウンタ
１０３の計数値に従って乗算器１０１又は加算器１０４
の出力を累積加算メモリ１０６に書き込むセレクタ１０
５とを基本に構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はデジタルフィル
タ，画像処理装置ならびに画像処理方法に関し、例え
ば、デジタル画像の拡大縮小機能を有するデジタルフィ
ルタ、及びその拡大縮小フィルタ部としてデジタルフィ
ルタを含む画像処理装置ならびにその所要ハードウェア
量の低減及び画質向上と、画像拡大縮小処理のためのソ
フトウェア及びその画質向上に利用して特に有効な技術
に関するものである。

【０００２】

【従来の技術】映像メディアの多チャンネル化・高画質
化にともない、ＭＰＥＧ（Ｍｏｖｉｎｇ Ｐｉｃｔｕｒ
ｅ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ）等の高能率符号によ
る映像データのディジタル化が進められている。また、
ＭＰＥＧに準拠したデジタル放送の受信機ＳＴＢ（Ｓｅ
ｔ Ｔｏｐ Ｂｏｘ）等の高機能化に伴い、多チャンネ
ルのデジタル画像を同一画面に表示するマルチ画面、親
画面内に子画面を表示するＰｉｎＰ（Ｐｉｃｔｕｒｅ
ｉｎ Ｐｉｃｔｕｒｅ）、画面上に番組案内などを表示
するＯＳＤ（Ｏｎ Ｓｃｒｅｅｎ Ｄｉｓｐｌａｙ）、
コンピュータグラフィックス中に動画像を表示するＰｉ
ｎＧ（Ｐｉｃｔｕｒｅ ｉｎ Ｇｌａｐｈｉｃ）など、
複数の画像を任意のサイズに変換して同一画面に表示す
る機能が求められている。これらの画像処理は、従来で
はアナログ的に行われることが多かったが、画像品質を
損なうことなく、しかも任意の拡大縮小率で画像の拡大
又は縮小が可能なデジタル画像処理への要求が大きくな
りつつある。

【０００３】デジタル的な画像の拡大縮小処理を行う画
像処理装置及び画像処理方法が、例えば、特開平１０−
１７４０２４に記載されている。

【０００４】

【発明が解決しようとする課題】従来の画像処理装置に
おいて、その画像の拡大縮小処理に供される拡大縮小フ
ィルタ部４は、例えば図１２に示されるように、直列結
合される二つのデジタルフィルタ、つまり垂直フィルタ
４１及び水平フィルタ４２を備える。このうち、垂直フ
ィルタ４１は、デジタル信号である入力画像信号を順次
水平方向に遅延させる例えば３個のラインメモリ４１６
１〜４１６３と、その一方の入力端子に入力画像信号あ
るいはラインメモリ４１６１〜４１６３の出力をそれぞ
れ受ける４個の乗算器４１１１〜４１１４と、その第１
ないし第４の入力端子に乗算器４１１１〜４１１４の出
力をそれぞれ受ける加算器４１４とを含む。

【０００５】一方、拡大縮小フィルタ部４の水平フィル
タ４２は、垂直フィルタ４１の加算器４１４の出力を順
次垂直方向に遅延させる例えば３個のフリップフロップ
４２６１〜４２６３と、その一方の入力端子に垂直フィ
ルタ４１の加算器４１４の出力、あるいはフリップフロ
ップ４２６１〜４２６３の出力をそれぞれ受ける４個の
乗算器４２１１〜４２１４と、その第１ないし第４の入
力端子に４２１１〜４２１４の出力をそれぞれ受ける加
算器４２４とを含む。

【０００６】垂直フィルタ４１の乗算器４１１１〜４１
１４の他方の入力端子には、係数メモリ４１２から所定
ビットのフィルタ係数がそれぞれ入力され、水平フィル
タ４２の乗算器４２１１〜４２１４の他方の入力端子に
は、係数メモリ４２２から所定ビットのフィルタ係数が
それぞれ入力される。水平フィルタ４２の加算器４２４
の出力は、拡大縮小フィルタ部としての出力画像信号と
なる。

【０００７】これにより、垂直フィルタ４１は、４タッ
プ型のデジタルフィルタとなり、入力画像信号に対して
垂直方向の拡大又は縮小処理を施す。また、水平フィル
タ４２は、やはり４タップ型のデジタルフィルタとな
り、垂直フィルタ４１の出力つまりは入力画像信号に対
し水平方向の拡大又は縮小処理を施す。なお、垂直フィ
ルタ４１及び水平フィルタ４２の出力側には、不要にな
った画素又はラインを間引きするための図示されない間
引き回路がそれぞれ設けられ、

【０００８】このように、従来の画像処理装置の拡大縮
小フィルタ部を構成するデジタルフィルタは、そのタッ
プ数をＮｔ’とするとき、 ｋ’＝Ｎｔ’−１ なるｋ’個のラインメモリ又はフリップフロップをそれ
ぞれ必要とし、そのタップ数Ｎｔ’は、拡大縮小率に関
係なく固定される。このため、画像処理装置に対し拡大
縮小率のさらなるレンジ拡大及び画質向上に対する要求
が高まるにしたがって、特にラインメモリを含む垂直フ
ィルタの所要ハードウェア量が増大し、画像処理装置の
低コスト化が阻害されるとともに、特に縮小率の小さな
レンジにおいてタップ数が不充分となり、満足しうる画
質が得られない。

【０００９】この発明の目的は、その所要ハードウェア
量が比較的少なく、かつ任意の拡大縮小率に対応しうる
新しい形式のデジタルフィルタを提供することにある。
この発明の他の目的は、デジタルフィルタ及びこれを含
む画像処理装置の所要ハードウェア量を削減し、その低
コスト化を図るとともに、特に縮小率が小さなレンジで
のタップ数を増やし、その画質を高めることにある。

【００１０】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、画像処理装置の拡大縮小フィ
ルタ部のデジタルフィルタを、入力画像信号の画素又は
ライン数を計数しそのカウンタモジューロが拡大縮小率
に応じて選択的に切り換えられるカウンタと、該カウン
タの計数値に対応したフィルタ係数を出力する係数メモ
リと、入力画像信号に対しフィルタ係数を乗ずる乗算器
と、該乗算器の出力又はその累積加算値を保持する累積
加算メモリと、乗算器の出力に累積加算メモリの保持内
容を加算する加算器と、カウンタの計数値に従って乗算
器又は加算器の出力を選択的に累積加算メモリに伝達す
るセレクタとを基本に構成し、カウンタの計数値が所定
値とされるときの加算器の出力を、入力画像信号を拡大
又は縮小した出力画像信号とする。

【００１２】上記した手段によれば、ラインメモリ又は
フリップフロップに対応する１個の累積加算メモリを設
けるだけで、２のべき乗の整数ｎに対し、１／ｎなる任
意の縮小率を有し、かつ、Ｎｔ＝ｎなる最大タップ数Ｎ
ｔを有する縮小フィルタを容易に実現することができ
る。

【００１３】上記画像処理装置において、拡大縮小フィ
ルタ部を構成するデジタルフィルタをｋ個並列形態に設
ける。

【００１４】これにより、Ｎｔ＝ｋ×ｎなる最大タップ
数Ｎｔを有する縮小フィルタを容易に実現することがで
きる。

【００１５】上記画像処理装置において、拡大縮小フィ
ルタ部を構成するデジタルフィルタのフィルタ係数が、
各拡大縮小率における所定数のタップの先頭及び末尾に
おいて対称的な値となるように設定する。

【００１６】これにより、係数メモリの所要ハードウェ
ア量を削減することができるとともに、Ｎｔ＝ｋ×ｎ＋
１なる最大タップ数Ｎｔを有する縮小フィルタを容易に
実現することができる。

【００１７】上記画像処理装置において、ｋ個のデジタ
ルフィルタを、入力画像信号に対応するクロック信号の
ｋ倍の周波数とされる内部クロック信号に従って同期動
作させ、その係数メモリ，乗算器ならびに加算器を、ｋ
個のデジタルフィルタによって時分割使用する形で共有
する。

【００１８】これにより、拡大縮小フィルタ部の特に係
数メモリ，乗算器ならびに加算器に関する所要ハードウ
ェア量を削減することができる。

【００１９】上記画像処理装置において、先頭の画素又
はラインの直前に、該先頭の画素又はラインと同一の所
定数の画素又はラインがあるものと仮定し、末尾の画素
又はラインの直後に、該末尾の画素又はラインと同一の
所定数の画素又はラインがあるものと仮定して、画像の
拡大又は縮小処理を行う。

【００２０】これにより、画像の水平方向及び垂直方向
の最外郭部における拡大縮小処理をその中心部での処理
に近づけることができる。

【００２１】以上の結果、画像処理装置の所要ハードウ
ェア量を削減し、その低コスト化を図ることができると
ともに、特に縮小率の小さなレンジでのタップ数を増や
し、画像処理装置の画質を高めることができる。さら
に、同様な画像の拡大縮小処理をソフトウェアにより等
価的に実現する場合でも、その処理を効率化して所要ス
テップ数を削減し、出力画像の画質を高めることができ
る。

【００２２】

【発明の実施の形態】図１には、この発明が適用された
累積加算フィルタ（デジタルフィルタ）の第１の実施例
のブロック図が示されている。また、図２には、図１の
累積加算フィルタ１０の処理手順を説明するための一実
施例の説明図が示され、図３には、図１の累積加算フィ
ルタ１０の動作タイミングを説明するための一実施例の
説明図が示されている。これらの図をもとに、まずこの
発明に係る累積加算メモリの基本的構成及び動作ならび
にその特徴について説明する。

【００２３】なお、図２及び図３において、入力画像信
号たる入力画像データｄｉ０〜ｄｉ６等ならびに出力画
像信号たる出力画像データｄｏ０〜ｄｏ３等は、水平フ
ィルタの場合は画素単位の画像データとなり、垂直フィ
ルタの場合はライン単位の画像データとなる。また、こ
れらの画像データのそれぞれは、例えば８ビット又はそ
の整数倍からなる輝度信号又は色差信号であって、１ラ
インは、例えば８ビット×１４４０の画像データからな
る。さらに、図２では、累積加算フィルタ１０の各画面
の先頭及び末尾における処理手順を明らかにするため、
実在する画像データは６個とされるが、実際には、垂直
フィルタでは１フレームを構成するライン数となり、水
平フィルタでは１ラインを構成する画素数となる。

【００２４】まず、図１において、この実施例の累積加
算フィルタ１０は、その一方の入力端子に入力画像信号
を受ける乗算器１０１と、入力画像信号の同期信号又は
クロック信号に従って画素又はライン数を形成するカウ
ンタ１０３とを含む。カウンタ１０３の計数出力は、係
数メモリ１０２に供給されるとともに、後述するセレク
タ１０５に供給される。また、カウンタ１０３の計数出
力をアドレスとして係数メモリ１０２から読み出される
フィルタ係数は、乗算器１０１の他方の入力端子に供給
され、乗算器１０１の出力は、セレクタ１０５の一方の
入力端子に供給されるとともに、加算器１０４の一方の
入力端子に供給される。

【００２５】上記加算器１０４の他方の入力端子には、
累積加算メモリ１０６の出力が供給され、加算器１０４
の出力は、セレクタ１０５の他方の入力端子に供給され
るとともに、累積加算フィルタ１０の出力つまり出力画
像信号となる。セレクタ１０５の出力は、累積加算メモ
リ１０６に供給され、書き込まれる。

【００２６】この実施例において、累積加算フィルタ１
０は、２のべき乗の整数ｎに対し、１／ｎなる縮小率を
有する縮小フィルタとされ、累積加算フィルタ１０のカ
ウンタ１０３は、図３の下段に例示されるように、その
カウンタモジューロが累積加算フィルタ１０の縮小率に
応じて選択的に切り換えられるとともに、そのリセット
値Ｒも、累積加算フィルタ１０の縮小率１／ｎに対し
て、 Ｒ＝ｎ−１ となって、縮小率１／ｎに応じて選択的に切り換えられ
る。

【００２７】すなわち、上記整数ｎが２の０乗つまり１
とされ、累積加算フィルタ１０の縮小率が１／１とされ
るとき、カウンタ１０３のカウンタモジューロは１とさ
れ、そのリセット値は０となる。また、整数ｎが２の１
乗つまり２とされ、累積加算フィルタ１０の縮小率が１
／２とされるとき、カウンタ１０３のカウンタモジュー
ロは２とされ、そのリセット値は１となる。さらに、整
数ｎが２の２乗つまり４とされ、累積加算フィルタ１０
の縮小率が１／４とされるときには、カウンタ１０３の
カウンタモジューロが４とされ、そのリセット値は３と
なる。

【００２８】一方、この実施例において、カウンタ１０
３の初期値は、やはり累積加算フィルタ１０の縮小率に
応じて選択的に切り換えられ、例えば累積加算フィルタ
１０の縮小率が１／１のときは０とされ、１／２及び１
／４とされるときにはそれぞれ１及び２とされる。この
ようなカウンタ１０３の初期値の切り換えは、累積加算
フィルタ１０の画像先端及び末尾における拡大縮小処理
を特徴付けるものとなるが、このことについては、追っ
て詳細に説明する。

【００２９】累積加算フィルタ１０のカウンタ１０３
は、入力画像信号の同期信号又はクロック信号に従って
歩進動作を行い、入力画像信号の画素数又はライン数を
計数する。また、係数メモリ１０２は、カウンタ１０３
の計数値に対応するアドレスから、ユーザによって予め
書き込まれたフィルタ係数を選択的に読み出し、乗算器
１０１及びセレクタ１０５に供給する。

【００３０】上記のように、カウンタ１０３のカウンタ
モジューロは、累積加算フィルタ１０の縮小率１／ｎに
応じて選択的に切り換えられるが、この実施例では累積
加算フィルタ１０の最小縮小率が例えば１／１６とさ
れ、係数メモリ１０２は最大１６のアドレスを有するも
のとされる。ところが、この実施例の累積加算フィルタ
１０の場合、後述するように、累積加算フィルタ１０の
各タップにおけるフィルタ係数が対称的な値とされるた
め、係数メモリ１０２としての実質的な所要アドレス数
は、（１６／２）＋１つまり９アドレスで済む。

【００３１】累積加算フィルタ１０の乗算器１０１は、
入力画像信号の各画像データに対して、係数メモリ１０
２から出力されるフィルタ係数を順次乗じ、その結果を
加算器１０４及びセレクタ１０５の一方の入力端子に供
給する。また、加算器１０４は、乗算器１０１の演算出
力に対して、それまで累積加算メモリ１０６に保持され
ていた累積加算結果を順次加算し、セレクタ１０５の他
方の入力端子に供給するとともに、累積加算フィルタ１
０の出力画像信号として出力する。

【００３２】一方、累積加算フィルタ１０のセレクタ１
０５は、乗算器１０１又は加算器１０４の演算出力を、
カウンタ１０３の計数値に従って選択し、累積加算メモ
リ１０６に書き込む。すなわち、セレクタ１０５は、カ
ウンタ１０３の計数値がそのカウンタモジューロの初期
値、つまり累積加算フィルタ１０の縮小率が例えば１／
２とされカウンタ１０３の計数値が０であるとき、図３
に例示されるように、例えばデータｍ１，ｍ３あるいは
ｍ５として、乗算器１０１の演算出力、言い換えるなら
ば各サイクルでの入力画像データｄｉ１，ｄｉ３あるい
はｄｉ５に対応するフィルタ係数ｃ０をそれぞれ乗じた
値、つまりｄｉ１×ｃ０，ｄｉ３×ｃ０あるいはｄｉ５
×ｃ０を累積加算メモリ１０６に書き込む。

【００３３】しかし、カウンタ１０３の計数値が初期値
ではない例えば１であるとき、セレクタ１０５は、デー
タｍ０，ｍ２あるいはｍ４として加算器１０４の演算出
力、つまりは各サイクルでの入力画像データｄｉ０，ｄ
ｉ２あるいはｄｉ４に対応する初期フィルタ係数ｃｉｎ
ｉｔ又はフィルタ係数ｃ１を乗じた値に、さらに累積加
算フィルタ１０のそれまでの保持データをそれぞれ加算
した値、つまりｄｉ０×ｃ０＋ｄｉ０×ｃ１，ｄｉ１×
ｃ０＋ｄｉ２×ｃ１あるいはｄｉ３×ｃ０＋ｄｉ４×ｃ
１を累積加算メモリ１０６に書き込むとともに、その次
のサイクルで、これらの加算結果に乗算器１０１の演算
出力分をさらに加えた値、つまりｄｉ０×ｃ０＋ｄｉ０
×ｃ１＋ｄｉ１×ｃ０，ｄｉ１×ｃ０＋ｄｉ２×ｃ１＋
ｄｉ３×ｃ０あるいはｄｉ３×ｃ０＋ｄｉ４×ｃ１＋ｄ
ｉ５×ｃ０を、出力画像信号つまり出力画像データｄｏ
０，ｄｏ１あるいはｄｏ２として出力する。

【００３４】周知のように、出力画像データｄｏ０，ｄ
ｏ１ならびにｄｏ２、つまりｄｉ０×ｃ０＋ｄｉ０×ｃ
１＋ｄｉ１×ｃ０，ｄｉ１×ｃ０＋ｄｉ２×ｃ１＋ｄｉ
３×ｃ０ならびにｄｉ３×ｃ０＋ｄｉ４×ｃ１＋ｄｉ５
×ｃ０は、そのタップ数を３としその縮小率を１／２と
する縮小フィルタの出力に他ならない。

【００３５】また、この実施例において、累積加算フィ
ルタ１０のとりうる最大タップ数Ｎｔは、図３の下段に
例示されるように、縮小率１／ｎに従って変化し、 Ｎｔ＝ｎ＋１ つまり、例えば縮小率が１／１の場合は２、縮小率が１
／２の場合は３、縮小率が１／４の場合は５となるが、
上式の＋１は、例えば１／２の縮小率における三つのタ
ップのうち、先頭のタップに対応するフィルタ係数ｃ０
と末尾のタップに対応するフィルタ係数ｃ０とが対称的
な値すなわち同一値とされるため、例えば出力画像デー
タｄｏ０の演算式の第３項ｄｉ１×ｃ０と、出力画像デ
ータｄｏ１の演算式の第１項ｄｉ１×ｃ１とが同一値で
あることに由来する。

【００３６】言うまでもなく、先頭のタップに対応する
フィルタ係数ｃ０と末尾のタップに対応するフィルタ係
数ｃ０とが同一値でない場合、上式は、 Ｎｔ＝ｎ となるが、いずれの場合も、各式は、１画素分又は１ラ
イン分の累積加算メモリを設けるだけで、任意の縮小率
１／ｎに対応しかつ間引きのない良質の画像を生成しう
る累積加算フィルタが構成できることを示している。

【００３７】ところで、本実施例の累積加算フィルタ１
０では、図２に例示されるように、先頭の入力画像デー
タｄｉ０の直前に、この入力画像データｄｉ０と同一の
入力画像データが１個又は所定数個あるものと仮定し、
末尾の入力画像データｄｉ６の直後にも、この入力画像
データｄｉ６と同一の入力画像データが１個又は所定数
個あるものと仮定して縮小処理が行われる。また、これ
に対応するため、累積加算フィルタ１０の各縮小率に対
応して、図３の下段に例示されるような初期フィルタ係
数ｃｉｎｉｔが設定されるとともに、カウンタ１０３の
初期値が、前述のように、縮小率に応じて選択的に切り
換えられる。

【００３８】したがって、例えば累積加算フィルタ１０
の縮小率が１／２である場合、カウンタ１０３の初期値
が１とされるとともに、先頭の入力画像データｄｉ０に
は、前記のように、初期フィルタ係数ｃｉｎｉｔ、つま
りｃ０＋ｃ１が乗じられ、カウンタ１０３の計数値が次
に０となった時点から出力画像データｄｏ０の出力動作
が開始される。この結果、画像の水平方向及び垂直方向
の最外郭部における縮小処理を、その中心部での処理に
近づけ、累積加算フィルタ１０の出力画像信号として得
られる画像の画質を高めることができる。また、フィル
タ係数が、中央のタップをはさんで対称的な値とされる
ことで、係数メモリ１０２の所要アドレス数を（ｎ／
２）＋１に削減でき、これによって累積加算フィルタ１
０ひいてはこれを含む画像処理装置の所要ハードウェア
量を削減できる。

【００３９】以上のように、この実施例の累積加算フィ
ルタ１０は、１画素分又は１ライン分の容量を持つ１個
の累積加算メモリ１０６と、乗算器１０１及び加算器１
０４を基本構成要素とするにもかかわらず、２のべき乗
の整数ｎに対して１／ｎなる任意の縮小率に対応しえ、
しかもすべての縮小率において画像データの間引きが生
じない高画質の画像を得うる縮小フィルタとして機能す
る。

【００４０】また、この実施例では、各タップでの乗数
となるフィルタ係数が中央のタップをはさんで対称的な
値とされることで、縮小率１／ｎにおける最大タップ数
が、ｎ＋１個とされるとともに、係数メモリ１０２の所
要アドレス数が（ｎ／２）＋１に削減される。さらに、
この実施例の累積加算フィルタ１０では、先頭の画素又
はラインの直前にこれと同一の所定数の画素又はライン
があるものと仮定し、末尾の画素又はラインの直後にこ
れと同一の所定数の画素又はラインがあるものと仮定し
て画像の縮小処理が行われ、画像の最外郭部における縮
小処理が、その中心部での処理に近づけられる。これら
の結果、累積加算フィルタ１０ひいてはこれを含む画像
処理装置の画質を高めることができるとともに、その所
要ハードウェア量を削減し、低コスト化を図ることがで
きるものである。

【００４１】図４には、この発明が適用された累積加算
メモリの第２の実施例のブロック図が示されている。ま
た、図５には、図４の累積加算フィルタ１１の処理手順
を説明するための一実施例の説明図が示され、図６に
は、その動作タイミングを説明するための一実施例の説
明図が示されている。なお、この実施例の累積加算フィ
ルタ１１は、前記図１ないし図３の累積加算フィルタ１
０を基本的に踏襲するものであって、図４の乗算器１１
１，係数メモリ１１２，カウンタ１２３及び１３３，加
算器１１４，セレクタ１２５及び１３５ならびに累積加
算メモリ１２６及び１３６は、図１の乗算器１０１，係
数メモリ１０２，カウンタ１０３，加算器１０４，セレ
クタ１０５ならびに累積加算メモリ１０６にそれぞれ対
応する。以下、図１ないし図３の実施例と異なる部分に
ついて説明を追加する。

【００４２】まず、図４において、この実施例の累積加
算フィルタ１１は、特に制限されないが、ｋ個つまり２
個の単位累積加算フィルタ１２及び１３と、これらの単
位累積加算フィルタに共通に設けられる乗算器１１１，
係数メモリ１１２，加算器１１４ならびにセレクタ１１
５１及び１１５２とを備える。このうち、単位累積加算
フィルタ１２は、特に制限されないが、カウンタ１２
３，セレクタ１２５ならびに累積加算メモリ１２６を含
み、単位累積加算フィルタ１３は、カウンタ１３３，セ
レクタ１３５ならびに累積加算メモリ１３６を含む。

【００４３】乗算器１１１の一方の入力端子には、入力
画像信号が供給され、その他方の入力端子には、係数メ
モリ１１２の出力たるフィルタ係数が供給される。ま
た、この係数メモリ１１２には、セレクタ１１５１から
所定ビットのアドレスが供給される。さらに、セレクタ
１１５１の一方及び他方の入力端子には、単位累積加算
フィルタ１２及び１３のカウンタ１２３及び１３３の出
力がそれぞれ供給され、その選択制御端子には、所定の
内部クロック信号が供給される。

【００４４】乗算器１１１の出力は、後段の加算器１１
４の一方の入力端子に供給されるとともに、単位累積加
算フィルタ１２及び１３のセレクタ１２５及び１３５の
一方の入力端子に供給される。加算器１１４の他方の入
力端子には、セレクタ１１５２の出力が供給され、その
出力は、単位累積加算フィルタ１２及び１３のセレクタ
１２５及び１３５の他方の入力端子に供給されるととも
に、累積加算フィルタ１１の出力つまり出力画像信号と
して出力される。

【００４５】セレクタ１１５２の一方及び他方の入力端
子には、単位累積加算フィルタ１２及び１３の累積加算
メモリ１２６及び１３６の出力がそれぞれ供給され、そ
の選択制御端子には、上記内部クロック信号が供給され
る。また、単位累積加算フィルタ１２及び１３のセレク
タ１２５及び１３５の選択制御端子には、カウンタ１２
３及び１３３の出力がそれぞれ供給される。カウンタ１
２３及び１３３には、入力画像信号の同期信号又はクロ
ック信号が共通に供給される。

【００４６】この実施例において、内部クロック信号
は、図６に示されるように、入力画像信号のクロックレ
ート、つまり入力画像信号に対応するクロック信号のｋ
倍つまり２倍の周波数とされる。また、累積加算フィル
タ１１のセレクタ１１５１は、例えば内部クロック信号
の偶数番目のサイクルで単位累積加算フィルタ１２のカ
ウンタ１２３の出力を選択して、係数メモリ１１２にア
ドレスとして伝達し、その奇数番目のサイクルで単位累
積加算フィルタ１３のカウンタ１３３の出力を選択し
て、係数メモリ１１２にアドレスとして伝達する。さら
に、セレクタ１１５２は、内部クロック信号の偶数番目
のサイクルで単位累積加算フィルタ１２の累積加算メモ
リ１２６の出力を選択して加算器１１４の他方の入力端
子に伝達し、その奇数番目のサイクルで単位累積加算フ
ィルタ１３の累積加算メモリ１３６の出力を選択して加
算器１１４の他方の入力端子に伝達する。

【００４７】以上のことから、乗算器１１１，係数メモ
リ１１２ならびに加算器１１４は、２個の単位累積加算
フィルタ１２及び１３で共有されるものとなり、これに
よって累積加算フィルタ、つまりは単位累積加算フィル
タが２個設けられることによる所要ハードウェア量の増
大を抑制することができるものとなる。

【００４８】一方、単位累積加算フィルタ１２及び１３
のカウンタ１２３及び１３３は、入力画像信号のクロッ
クレートで歩進動作を行い、入力画像信号の画素又はラ
イン数を計数するが、その初期値は、単位累積加算フィ
ルタ１２のカウンタ１２３の初期値Ｉが、そのリセット
値Ｒに対して、 Ｉ＝（Ｒ＋１）／２ とされ、図６の下段に示されるように、例えば累積加算
フィルタ１１の縮小率が１／１とされリセット値Ｒが１
とされるとき１、縮小率が１／２とされリセット値Ｒが
３とされるとき２、縮小率が１／４とされリセット値Ｒ
が７とされるとき４とされるのに比べて、単位累積加算
フィルタ１３のカウンタ１３３の初期値は累積加算フィ
ルタ１４の縮小率１／ｎに関係なく０とされる。

【００４９】また、これらのカウンタ１２３及び１３３
のリセット値Ｒは、累積加算フィルタ１１の縮小率１／
ｎに対して、 Ｒ＝ｋ×ｎ−１ ＝２×ｎ−１ となり、上記のように、ともに累積加算フィルタ１４の
縮小率が１／１とされるとき１、１／２とされるとき
３、１／４とされるとき７とされ、そのカウンタモジュ
ーロはそれぞれ２，４ならびに８とされる。

【００５０】これらのことから、単位累積加算フィルタ
１２及び１３は、互いに入力画像信号の１クロックサイ
クル分だけ時間をずらして動作するものとなり、累積加
算フィルタ１１としての最大タップ数Ｎｔは、縮小率１
／ｎに対して、 Ｎｔ＝ｋ×ｎ＋１ ＝２×ｎ＋１ つまり、縮小率１／ｎが１／１とされるとき３、１／２
とされるとき５、１／４とされるとき９とされる縮小フ
ィルタとして作用するものとなる。

【００５１】上式から明らかなように、累積加算フィル
タ１１の最大タップ数Ｎｔは、単位累積加算フィルタの
個数ｋが増えるに従って多くなり、累積加算フィルタ１
１の縮小率１／ｎが小さくつまり整数ｎが大きくなるに
従って多くなる。

【００５２】これにより、例えばその縮小率が１／２と
される累積加算フィルタ１１では、図５及び図６に示さ
れるように、単位累積加算フィルタ１２が、まず入力画
像信号の最初のクロックサイクルで、入力画像データｄ
ｉ０に初期フィルタ係数ｃｉｎｉｔつまりｃ０＋ｃ１＋
ｃ２を乗じ、データｍ２０、すなわちｄｉ０×ｃ０＋ｄ
ｉ０×ｃ１＋ｄｉ０×ｃ２として累積加算メモリ１２６
に書き込む。また、入力画像信号の次のクロックサイク
ルでは、累積加算メモリ１２６の保持データｍ２０に、
入力画像データｄｉ１に４番目のフィルタ係数ｃ１を乗
じた値つまりｄｉ１×ｃ１を加算し、データｍ２１、す
なわちｄｉ０×ｃ０＋ｄｉ０×ｃ１＋ｄｉ０×ｃ２＋ｄ
ｉ１×ｃ１として累積加算メモリ１２６に書き込む。

【００５３】さらに、入力画像信号の３番目のクロック
サイクルでは、累積加算メモリ１２６の保持データｍ２
１に、入力画像信号ｄｉ２に５番目のフィルタ係数ｃ０
を乗じた値つまりｄｉ２×ｃ０を加算し、出力画像デー
タｄｏ０として出力するとともに、乗算器１１１の出力
ｄｉ２×ｃ０のみをデータｍ２２として累積加算メモリ
１２６に書き込む。以下、入力画像信号の４クロックサ
イクルを周期として同様な動作を繰り返し、４クロック
サイクルごとに図示されない偶数番号の出力画像データ
ｄｏ２，ｄｏ４等を順次生成し、出力する。

【００５４】一方、累積加算フィルタ１１の単位累積加
算フィルタ１３は、まず入力画像信号の最初のクロック
サイクルで、入力画像データｄｉ０に１番目のフィルタ
係数ｃ０を乗じ、データｍ３０、すなわちｄｉ０×ｃ０
として累積加算メモリ１３６に書き込む。また、入力画
像信号の次のクロックサイクルでは、累積加算メモリ１
３６の保持データｍ３０に、入力画像データｄｉ１に２
番目のフィルタ係数ｃ１を乗じた値つまりｄｉ１×ｃ１
を加算し、データｍ３１、すなわちｄｉ０×ｃ０＋ｄｉ
０×ｃ１として累積加算メモリ１３６に書き込む。

【００５５】同様に、入力画像信号の３番目のクロック
サイクルでは、累積加算メモリ１３６の保持データｍ３
１に、入力画像信号ｄｉ２に３番目のフィルタ係数ｃ２
を乗じた値つまりｄｉ２×ｃ２を加算し、データｍ３
２、すなわちｄｉ０×ｃ０＋ｄｉ０×ｃ１＋ｄｉ２×ｃ
２として累積加算メモリ１３６に書き込む。また、入力
画像信号の４番目のクロックサイクルでは、累積加算メ
モリ１３６の保持データｍ３２に、入力画像信号ｄｉ３
に４番目のフィルタ係数ｃ１を乗じた値つまりｄｉ３×
ｃ１を加算し、データｍ３３、すなわちｄｉ０×ｃ０＋
ｄｉ０×ｃ１＋ｄｉ２×ｃ２＋ｄｉ３×ｃ１として累積
加算メモリ１３６に書き込む。

【００５６】さらに、入力画像信号の５番目のクロック
サイクルでは、累積加算メモリ１３６の保持データｍ３
３に、入力画像信号ｄｉ４に５番目のフィルタ係数ｃ０
を乗じた値つまりｄｉ４×ｃ０を加算し、出力画像デー
タｄｏ１として出力するとともに、乗算器１１１の出力
ｄｉ４×ｃ０のみをデータｍ３４として累積加算メモリ
１３６に書き込む。以下、入力画像信号の４クロックサ
イクルを周期として同様な動作を繰り返し、４クロック
サイクルごとに図示されない奇数番号の出力画像データ
ｄｏ３，ｄｏ５等を順次生成し、出力する。

【００５７】つまり、この実施例の累積加算フィルタ１
１では、ｋ個つまり２個の単位累積加算フィルタ１２及
び１３が並列形態に設けられ、前記図１２のラインメモ
リ又はフリップフロップに対応する累積加算メモリが２
個つまり２ライン分又は２画素分しか設けられないにも
かかわらず、累積加算フィルタ１１としての最大タップ
数Ｎｔは、前述のように、その縮小率１／ｎに対して、 Ｎｔ＝２×ｎ＋１ つまり、例えば縮小率が１／１とされるとき３、１／２
とされるとき５、１／４とされるとき９となり、相応し
て出力画像信号の画質が高められる。

【００５８】さらに、この実施例の累積加算フィルタ１
１では、前記図１ないし図３の累積加算フィルタ１０の
場合と同様、各タップでの乗数となるフィルタ係数が中
央のタップをはさんで対称的な値とされることで、係数
メモリ１１２の所要アドレス数を（ｎ／２）＋１に削減
することができるとともに、その縮小処理は、先頭の画
素又はラインの直前にこれと同一の所定数の画素又はラ
インがあるものと仮定し、末尾の画素又はラインの直後
にこれと同一の所定数の画素又はラインがあるものと仮
定して行われるため、画像の最外郭部における縮小処理
が、その中心部での処理に近づけられる。以上の結果、
累積加算フィルタ１１ひいてはこれを含む画像処理装置
の画質をさらに高めることができるとともに、その所要
ハードウェア量を削減し、同様に低コスト化を図ること
ができるものである。

【００５９】図７には、この発明が適用された画像処理
装置の一実施例のブロック図が示されている、また、図
８には、図７の画像処理装置２に含まれる拡大縮小フィ
ルタ部２３の一実施例のブロック図が示されている。さ
らに、図９及び図１０には、図８の拡大縮小フィルタ部
２３に含まれる水平フィルタ２３２及び垂直フィルタ２
３３の一実施例のブロック図がそれぞれ示され、図１１
には、図９の水平フィルタ２３２の３／１０縮小時の処
理手順を説明するための一実施例の説明図が示されてい
る。これらの図をもとに、この実施例の画像処理装置２
及び拡大縮小フィルタ部２３ならびにその水平フィルタ
２３２及び垂直フィルタ２３３の具体的構成及び動作な
らびにその特徴について説明する。なお、図１０の垂直
フィルタ２３３の処理手順については、図１１から類推
されたい。

【００６０】まず、図７において、この実施例の画像処
理装置２は、特に制限されないが、２系統の入力画像信
号Ａ及び入力画像信号Ｂを受けるキャプチャ部２２と、
各入力系統の入力同期信号Ａ及び入力同期信号Ｂを受け
る同期制御部２１を備える。画像処理装置２は、さらに
拡大縮小フィルタ部２３及び表示部２４を備え、メモリ
制御部２５及びフレームメモリ部２６を備える。

【００６１】画像処理装置２の同期制御部２１は、外部
装置から入力画像信号Ａ及び入力画像信号Ｂとともに入
力される入力同期信号Ａ及び入力同期信号Ｂを、キャプ
チャ部２２，拡大縮小フィルタ部２３ならびに表示部２
４に伝達するとともに、これらの入力同期信号Ａ及び入
力同期信号Ｂをもとに所定の出力同期信号Ａ及び出力同
期信号Ｂを生成し、表示部２４から出力される出力画像
信号Ａ及び出力画像信号Ｂとともに外部装置に出力す
る。

【００６２】この実施例において、入力画像信号Ａ及び
入力同期信号Ａは、例えば前記ＭＰＥＧ画像又はその同
期信号であって、入力画像信号Ｂ及び入力同期信号Ｂ
は、通常のテレビ信号等のアナログ画像信号を外部のＡ
／Ｄ変換装置によってデジタル化した外部画像信号又は
その同期信号である。また、出力画像信号Ａ及び出力同
期信号Ａは、画像処理装置２から上記ＭＰＥＧに出力さ
れるデジタル画像信号又はその同期信号であって、出力
画像信号Ｂ及び出力同期信号Ｂは、上記Ａ／Ｄ変換装置
を経て出力されるアナログ画像信号又はその同期信号に
対応する。

【００６３】画像処理装置２のキャプチャ部２２は、予
め外部から与えられたオフセット及びサイズをもとに、
例えばマスター画像となる入力画像信号Ａに貼り付ける
スレーブ画像つまり入力画像信号Ｂの切り出しを行い、
拡大縮小フィルタ部２３に伝達する。なお、オフセット
とは、切り出され拡大又は縮小された画像を貼り付ける
べき画面上の水平及び垂直位置を、左上を原点として示
すものであり、サイズとは、該原点を起点とする貼り付
け画像の大きさを示すものである。

【００６４】一方、画像処理装置２の拡大縮小フィルタ
部２３は、キャプチャ部２２によって切り出された画像
を、予め与えられた拡大縮小率に従って拡大又は縮小
し、メモリ制御部２５を介してフレームメモリ部２６に
書き込む。これらの画像データは、メモリ制御部２５を
介して表示部２４に読み出され、出力画像信号Ａ又は出
力画像信号Ｂとして外部装置に出力される。

【００６５】なお、拡大縮小フィルタ部２３は、後述す
るように、２組の水平フィルタ及び垂直フィルタとその
前後ならびに中間に設けられた３個のスイッチ部とを備
え、種々の組み合わせで、かつ双方向の拡大縮小処理を
行うことができるものとされるが、このことについて
は、後で詳細に説明する。

【００６６】ここで、画像処理装置２の拡大縮小フィル
タ部２３は、特に制限されないが、図８に示されるよう
に、それぞれ２個の水平フィルタ２３２Ａ及び２３２Ｂ
ならびに垂直フィルタ２３３Ａ及び２３３Ｂと、これら
のフィルタの前後ならびに中間に設けられる合計３個の
スイッチ部２３１１，２３１２ならびに２３１３とを備
え、さらに、各フィルタを制御するためのフィルタ制御
回路２３４と、画像処理装置２の図示されない中央処理
ユニットＣＰＵとの間のインタフェース整合を行うＣＰ
Ｕインタフェース２３５とを備える。

【００６７】拡大縮小フィルタ部２３のスイッチ部２３
１１の第１及び第２の入力端子（ここで、スイッチ部２
３１１に設けられる四つの入力端子を、図の上から順に
第１ないし第４の入力端子と称する。以下同様）には、
前記キャプチャ部２２から入力画像信号Ａ及び入力画像
信号Ｂあるいはその切り出し画像に対応する画像信号
（図には、入力画像信号Ａ又は入力画像信号Ｂそのもの
として示される）がそれぞれ供給される。また、その第
２及び第４の入力端子には、前記フレームメモリ部２６
から表示部２４を介して読出画像信号Ａ及び読出画像信
号Ｂがそれぞれ供給される。スイッチ部２３１１の選択
制御端子には、フィルタ制御回路２３４から図示されな
い信号経路を介して所定の選択制御信号が供給される。

【００６８】スイッチ部２３１１は、これらの画像信号
を、フィルタ制御回路２３４から供給される選択制御信
号、つまりは動作モードに応じて選択的に水平フィルタ
２３２Ａ及び２３２Ｂに伝達し、あるいはこれらの水平
フィルタを介することなく直接スイッチ部２３１２の第
２及び第４の入力端子に伝達する。

【００６９】水平フィルタ２３２Ａ及び２３２Ｂは、ス
イッチ部２３１１を介して選択的に伝達される画像信号
に、所定の拡大又は縮小処理を施し、スイッチ部２３１
２の第１及び第３の入力端子にそれぞれ伝達する。

【００７０】スイッチ部２３１２は、水平フィルタ２３
２Ａ又は２３２Ｂあるいはスイッチ部２３１１から直接
供給される画像信号を、フィルタ制御回路２３４から供
給される選択制御信号、つまりは動作モードに応じて選
択的に垂直フィルタ２３３Ａ及び２３３Ｂに伝達し、あ
るいはこれらの垂直フィルタを介することなく直接スイ
ッチ部２３１３の第２及び第４の入力端子に伝達する。

【００７１】垂直フィルタ２３３Ａ及び２３３Ｂは、ス
イッチ部２３１２を介して選択的に伝達される画像信号
に、所定の拡大又は縮小処理を施し、スイッチ部２３１
３の第１及び第３の入力端子にそれぞれ伝達する。

【００７２】さらに、スイッチ部２３１３は、垂直フィ
ルタ２３３Ａ又は２３３Ｂあるいはスイッチ部２３１２
から直接供給される画像信号を、フィルタ制御回路２３
４から供給される選択制御信号、つまりは動作モードに
応じて選択し、出力画像信号Ａ又は出力画像信号Ｂある
いはフレームメモリ部２６に対する書込画像信号Ａ又は
書込画像信号Ｂとして、メモリ制御部２５に伝達する。

【００７３】これにより、水平フィルタ２３２Ａ及び２
３２Ｂならびに垂直フィルタ２３３Ａ及び２３３Ｂは、
その接続形態がスイッチ部２３１１〜２３１３により選
択的に切り換えられ、スルー（素通り）を含む種々の組
み合わせで、任意の拡大縮小率でしかも双方向の拡大縮
小処理を選択的に実行しうるものとなる。

【００７４】ここで、拡大縮小フィルタ部２３の水平フ
ィルタ２３２Ａ及び２３２Ｂは、図９に水平フィルタ２
３２として示されるように、ｋ個つまり２個の単位累積
加算フィルタ１５及び１６を含む累積加算フィルタ１４
と、その後段に設けられる１個の線形補間フィルタ３１
とを備える。このうち、累積加算フィルタ１４ならびに
その単位累積加算フィルタ１５及び１６は、前記図４の
累積加算フィルタ１１ならびに単位累積加算フィルタ１
２及び１３にそれぞれ対応し、その乗算器１４１，係数
メモリ１４２，画素カウンタ１５３及び１６３，加算器
１４４，セレクタ１４５１及び１４５２，セレクタ１５
５及び１６５ならびにフリップフロップ１５６及び１６
６は、図４の乗算器１１１，係数メモリ１１２，カウン
タ１２３及び１３３，加算器１１４，セレクタ１１５１
及び１１５２，セレクタ１２５及び１３５ならびに累積
加算メモリ１２６及び１３６にそれぞれ対応する。

【００７５】したがって、累積加算フィルタ１４は、２
のべき乗の整数ｎに対し、１／ｎなる任意の縮小率を有
し、かつその最大タップ数Ｎｔが、 Ｎｔ＝ｋ×ｎ＋１ ＝２×ｎ＋１ とされる縮小フィルタとして作用する。また、この累積
加算フィルタ１４では、各タップでの乗数となるフィル
タ係数が中央のタップをはさんで対称的な値とされるこ
とで、係数メモリ１４２の所要アドレス数が（ｎ／２）
＋１に削減されるとともに、その縮小処理は、先頭の画
素又はラインの直前にこれと同一の所定数の画素又はラ
インがあるものと仮定し、末尾の画素又はラインの直後
にこれと同一の所定数の画素又はラインがあるものと仮
定して行われ、画像の最外郭部における縮小処理が、そ
の中心部での処理に近づけられる結果、低コスト化を図
りつつ累積加算フィルタ１４としての画質が高められる
ものとなる。

【００７６】次に、水平フィルタ２３２の線形補間フィ
ルタ３１は、特に制限されないが、簡素な構成とされる
いわゆる２タップ型の拡大縮小フィルタであって、１画
素分のフリップフロップ３１６と、２個の乗算器３１１
１及び３１１２と、１個の加算器３１４と、画素カウン
タ３１３及び係数選択部３１２とを含む。

【００７７】線形補間フィルタ３１のフリップフロップ
３１６は、累積加算フィルタ１４から出力される画像信
号をその１クロックサイクル分だけ遅延させ、乗算器３
１１２の一方の入力端子に伝達する。また、画素カウン
タ３１３は、累積加算フィルタ１４から出力される画像
信号の画素数を計数し、係数選択部３１２は、画素カウ
ンタ３１３の計数値に応じたフィルタ係数を生成して、
乗算器３１１１及び３１１２に供給する。乗算器３１１
１及び３１１２は、累積加算フィルタ１４から出力され
る画像信号又はそのフリップフロップ３１６による遅延
信号に、係数選択部３１２から供給されるフィルタ係数
をそれぞれ乗じ、加算器３１４は、乗算器３１１１及び
３１１２の乗算結果を加算して出力画像信号とする。

【００７８】この実施例において、線形補間フィルタ３
１は、フィルタ係数がかけられず完全に間引かれる画素
が生じて、例えば斜め線が欠けてしまうといった問題を
防止する意味合いから、その拡大縮小率が１／２以上と
なる領域で使用される。このため、水平フィルタ２３２
全体としての拡大縮小率が例えば３／１０とされる場
合、まず累積加算フィルタ１４によって例えば１／２の
縮小処理を施した後、線形補間フィルタ３１によって１
／２より大きな３／５の縮小処理を施し、全体の拡大縮
小率を３／１０に設定する方法が採られる。

【００７９】すなわち、累積加算フィルタ１４は、その
縮小率が１／２に設定されることでいわゆる５タップ型
の縮小フィルタとして作用し、図１１に示されるよう
に、例えばそれぞれ５個の入力画像データｄｉ０〜ｄｉ
２（仮想的に存在する２個の入力画像データｄｉ０を含
む），ｄｉ０〜ｄｉ４，ｄｉ２〜ｄｉ６，ｄｉ４〜ｄｉ
８，ｄｉ６〜ｄｉ１０，ｄｉ８〜ｄｉ１２，ｄｉ１０〜
ｄｉ１４あるいはｄｉ１２〜ｄｉ１６（ｄｉ１６は図示
されない）をもとに、累積加算フィルタ１４の出力たる
中間画像信号ｄｍ０〜ｄｍ７等を順次生成する。

【００８０】このとき、累積加算フィルタ１４が５タッ
プ型の縮小フィルタとして機能し、しかもその縮小処理
が、先頭の入力画像データｄｉ０の直前にこれと同一の
２個の入力画像データｄｉ０があるものと仮定し、図示
されない末尾の入力画像データの直後にこれと同一の１
個の入力画像データがあるものと仮定して行われ、画像
の最外郭部における縮小処理がその中心部での処理に近
づけられることから、中間画像信号ｄｍ０〜ｄｍ７等と
しての画質が充分に高められる。

【００８１】累積加算フィルタ１４から出力される中間
画像信号ｄｍ０〜ｄｍ７等は、２タップの線形補間フィ
ルタ３１により、例えば５個の中間画像信号ｄｍ０〜ｄ
ｍ４を単位として、ｄｍ０及びｄｍ１，ｄｍ１及びｄｍ
２ならびにｄｍ３及びｄｍ４等のように２個ずつ組み合
わされ、３個の出力画像データｄｏ０ないしｄｏ２等と
なって、３／５縮小処理を受ける。この結果、出力画像
信号は、入力画像信号を３／１０縮小したものとなり、
例えば１０個の入力画像データｄｉ０〜ｄｉ９に対応し
て３個の出力画像信号ｄｏ０〜ｄｏ２が生成される形と
なる。

【００８２】前記したように、水平フィルタ２３２の累
積加算フィルタ１４は、２個の単位累積加算フィルタ１
５及び１６、つまりは２画素分の累積加算メモリに対応
するフリップフロップ１５６及び１６６しか含まず、そ
の所要ハードウェア量は、線形補間フィルタ３１のよう
な通常のデジタルフィルタにより５タップ型の縮小フィ
ルタが構成される場合に比較して充分に少ないものとな
る。この結果、相応して水平フィルタ２３２つまりは画
像処理装置２としての低コスト化を図ることができると
ともに、前記理由により水平フィルタ２３２としての画
質が高められ、画像処理装置２としての画質も高められ
るものとなる。

【００８３】なお、水平フィルタ２３２全体としての拡
大縮小率が１／２を超えるとき、累積加算フィルタ１４
は、３タップ型の縮小フィルタとして、１／１の縮小処
理を施すが、この場合も、累積加算フィルタ１４はいわ
ゆるロウパスフィルタとして作用し、画像信号の高周波
成分を除去して、画質の向上に寄与する。

【００８４】一方、垂直フィルタ２３３Ａ及び２３３Ｂ
は、図１０に垂直フィルタ２３３として示されるよう
に、同じくｋ個つまり２個の単位累積加算フィルタ１８
及び１９を含む累積加算フィルタ１７と、その後段に設
けられる１個の線形補間フィルタ３２とを備える。この
うち、累積加算フィルタ１７ならびにその単位累積加算
フィルタ１８及び１９は、実質的に画素カウンタ１５３
及び１６３がラインカウンタ１８３及び１９３に置き換
えられ、フリップフロップ１５６及び１６６がラインメ
モリ１８６及び１８７に置き換えられることを除いて、
前記図９の累積加算フィルタ１４ならびに単位累積加算
フィルタ１５及び１６にそれぞれ対応し、線形補間フィ
ルタ３２は、実質的に画素カウンタ３１３がラインカウ
ンタ３２３に置き換えられ、フリップフロップ３１６が
ラインメモリ３２６に置き換えられることを除いて、線
形補間フィルタ３１に対応する。

【００８５】したがって、垂直フィルタ２３３の場合
も、前記水平フィルタ２３２の場合と同様な作用効果を
得ることができるが、垂直フィルタ２３３では、累積加
算メモリとなるラインメモリの保持容量がフリップフロ
ップの例えば１４４０倍となるため、相応して垂直フィ
ルタ２３３、つまりはこれを含む拡大縮小フィルタ部２
３、ひいてはこれを含む画像処理装置２の所要ハードウ
ェア量が削減され、画像処理装置２の低コスト化に寄与
する効果は膨大なものとなる。

【００８６】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）画像処理装置の拡大縮小フィルタ部のデジタルフ
ィルタを、入力画像信号の画素又はライン数を計数しそ
のカウンタモジューロが拡大縮小率に応じて選択的に切
り換えられるカウンタと、カウンタの計数値に対応した
フィルタ係数を出力する係数メモリと、入力画像信号に
フィルタ係数を乗ずる乗算器と、該乗算器の出力又はそ
の累積加算値を保持する累積加算メモリと、乗算器の出
力に累積加算メモリの保持内容を加算する加算器と、カ
ウンタの計数値に従って乗算器又は加算器の出力を選択
的に累積加算メモリに書き込むセレクタとを基本に構成
し、カウンタの計数値が所定値とされるときの加算器の
出力を、入力画像信号を拡大又は縮小した出力画像信号
とすることで、ラインメモリ又はフリップフロップに対
応する１個の累積加算メモリを設けるだけで、２のべき
乗の整数ｎに対し、１／ｎなる縮小率を有し、かつ、Ｎ
ｔ＝ｎなる最大タップ数Ｎｔを有する縮小フィルタを容
易に実現することができるという効果が得られる。

【００８７】（２）上記（１）項において、拡大縮小フ
ィルタ部を構成するデジタルフィルタをｋ個並列形態に
設けることで、Ｎｔ＝ｋ×ｎなる最大タップ数Ｎｔを有
する縮小フィルタを容易に実現することができるという
効果が得られる。

【００８８】（３）上記（２）項において、拡大縮小フ
ィルタ部を構成するデジタルフィルタのフィルタ係数
が、少なくとも各拡大縮小率における所定数のタップの
先頭及び末尾において対称的な値となるように設定する
ことで、係数メモリの所要ハードウェア量を削減できる
とともに、Ｎｔ＝ｋ×ｎ＋１なる最大タップ数Ｎｔを有
する縮小フィルタを容易に実現することができるという
効果が得られる。

【００８９】（４）上記（２）項及び（３）項におい
て、拡大縮小フィルタ部を構成するｋ個のデジタルフィ
ルタを、入力画像信号に対応するクロック信号のｋ倍の
周波数とされる内部クロック信号に従って同期動作さ
せ、その係数メモリ，乗算器ならびに加算器を、ｋ個の
デジタルフィルタによって時分割使用する形で共有する
ことで、拡大縮小フィルタ部の特に係数メモリ，乗算器
ならびに加算器に関する所要ハードウェア量を削減する
ことができるという効果が得られる。

【００９０】（５）上記（１）項ないし（４）項におい
て、先頭の画素又はラインの直前に該先頭の画素又はラ
インと同一の所定数の画素又はラインがあるものと仮定
し、末尾の画素又はラインの直後に、該末尾の画素又は
ラインと同一の所定数の画素又はラインがあるものと仮
定して、画像の拡大又は縮小処理を行うことで、画像の
水平方向及び垂直方向の最外郭部における拡大縮小処理
を、その中心部での処理に近づけることができるという
効果が得られる。

【００９１】（６）上記（１）項ないし（５）項によ
り、画像処理装置の所要ハードウェア量を削減し、その
低コスト化を図ることができるとともに、特に縮小率の
小さなレンジでのタップ数を増やし、画像処理装置の画
質を高めることができるという効果が得られる。また、
同様な画像の拡大縮小処理をソフトウェアにより等価的
に実現する場合でも、その処理を効率化して所要ステッ
プ数を削減し、出力画像の画質を高めることができると
いう効果が得られる。

【００９２】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、係数メモリ１０２は、所定の演算処
理に基づいてフィルタ係数を算出する係数選択部に置き
換えることができるし、カウンタ１０３は、例えばシフ
トレジスタに置き換えることができる。このことは、図
４の係数メモリ１１２ならびにカウンタ１２３及び１３
３，図９の係数メモリ１４２ならびに画素カウンタ１５
３及び１６３，図１０の係数メモリ１７２ならびにライ
ンカウンタ１８３及び１９３についても同様である。累
積加算フィルタのブロック構成や各部の接続形態は、そ
の基本的形態が変わらないことを条件に、種々の実施形
態をとりうる。

【００９３】図２において、累積加算フィルタは、必ず
しも先頭の画素又はラインの直前に該先頭の画素又はラ
インと同一の所定数の画素又はラインがあるものと仮定
し、末尾の画素又はラインの直後に該末尾の画素又はラ
インと同一の所定数の画素又はラインがあるものと仮定
して、画像の拡大又は縮小処理を行うものであることを
必須条件とはしない。また、フィルタ係数は、必ずしも
対称的な値であることを必須条件としない。このこと
は、図５及び図１１でも同様である。

【００９４】図３において、各信号等の絶対的な時間関
係は、本発明の主旨に何ら制約を与えない。このこと
は、図６についても同様である。

【００９５】図４において、累積加算フィルタ１１を構
成する単位累積加算フィルタの数ｋは、任意に設定でき
る。また、乗算器１１１，係数メモリ１１２，加算器１
１４は、必ずしもｋ個の単位累積加算フィルタで共有す
る必要がない。

【００９６】図７において、画像処理装置２は、必ずし
も２系統の画像信号を処理するものである必要はない
し、そのブロック構成も種々の実施形態をとりうる。図
８において、拡大縮小フィルタ部２３は、水平フィルタ
２３２１〜２３１３を含まず、必要とされる接続形態に
応じて複数の水平フィルタ及び垂直フィルタを設けるこ
とができる。また、水平フィルタ２３２Ａ及び２３２Ｂ
と垂直フィルタ２３３Ａ及び２３３Ｂの接続順序は入れ
換えることができるし、拡大縮小フィルタ部２３のブロ
ック構成及び各部の接続形態は、種々の実施形態をとり
うる。

【００９７】図９において、累積加算フィルタ１４と線
形補間フィルタ３１の接続順序は入れ換えることができ
るし、線形補間フィルタ３１のブロック構成も、本実施
例による制約を受けない。このことは、図１０の累積加
算フィルタ１７及び線形補間フィルタ３２についても同
様である。図１１において、中間画像信号ｄｍ０〜ｄｍ
７等ならびに出力画像データｄｏ０〜ｄｏ４等を生成す
るための入力画像データｄｉ０〜ｄｉ１５等ならびに中
間画像信号ｄｍ０〜ｄｍ７等の組み合わせは、本実施例
による制約を受けることなく種々の実施形態をとりう
る。

【００９８】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野である縮小
フィルタ及びこれを含む画像処理装置に適用した場合に
ついて説明したが、それに限定されるものではなく、例
えば、画像処理装置以外の装置に含まれるデジタルフィ
ルタや、同様な画像処理機能を有するコンピュータなら
びにこのようなコンピュータ又は画像処理装置に使用さ
れるソフトウェアにも適用できる。この発明は、少なく
とも拡大縮小機能を有するデジタルフィルタ及びこのよ
うなデジタルフィルタを含む画像処理装置ならびに画像
処理装置及びコンピュータ等の画像処理方法として広く
適用できる。

【００９９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、画像処理装置の拡大縮小フ
ィルタ部のデジタルフィルタを、入力画像信号の画素又
はライン数を計数しそのカウンタモジューロが拡大縮小
率に応じて選択的に切り換えられるカウンタと、該カウ
ンタの計数値に対応したフィルタ係数を出力する係数メ
モリと、入力画像信号に対しフィルタ係数を乗ずる乗算
器と、該乗算器の出力又はその累積加算値を保持する累
積加算メモリと、乗算器の出力に累積加算メモリの保持
内容を加算する加算器と、カウンタの計数値に従って乗
算器又は加算器の出力を選択的に累積加算メモリに伝達
するセレクタとを基本に構成し、カウンタの計数値が所
定値とされるときの加算器の出力を、入力画像信号を拡
大又は縮小した出力画像信号とすることで、ラインメモ
リ又はフリップフロップに対応する１個の累積加算メモ
リを設けるだけで、２のべき乗の整数ｎに対し１／ｎな
る縮小率を有し、かつＮｔ＝ｎなる最大タップ数Ｎｔを
有する縮小フィルタを容易に実現できる。

【０１００】上記画像処理装置において、拡大縮小フィ
ルタ部を構成するデジタルフィルタをｋ個並列形態に設
けることで、Ｎｔ＝ｋ×ｎなる最大タップ数Ｎｔを有す
る縮小フィルタを容易に実現することができる。

【０１０１】上記画像処理装置において、拡大縮小フィ
ルタ部を構成するデジタルフィルタのフィルタ係数が、
少なくとも各拡大縮小率における所定数のタップの先頭
及び末尾において対称的な値となるように設定すること
で、係数メモリの所要ハードウェア量を削減することが
できるとともに、Ｎｔ＝ｋ×ｎ＋１なる最大タップ数Ｎ
ｔを有する縮小フィルタを容易に実現することができ
る。

【０１０２】上記画像処理装置において、ｋ個のデジタ
ルフィルタを、入力画像信号に対応するクロック信号の
ｋ倍の周波数とされる内部クロック信号に従って同期動
作させ、その係数メモリ，乗算器ならびに加算器を、ｋ
個のデジタルフィルタによって時分割使用する形で共有
することで、拡大縮小フィルタ部の特に係数メモリ，乗
算器ならびに加算器に関する所要ハードウェア量を削減
できる。

【０１０３】上記画像処理装置において、先頭の画素又
はラインの直前に、該先頭の画素又はラインと同一の所
定数の画素又はラインがあるものと仮定し、末尾の画素
又はラインの直後に、該末尾の画素又はラインと同一の
所定数の画素又はラインがあるものと仮定して、画像の
拡大又は縮小処理を行うことで、画像の最外郭部におけ
る拡大縮小処理をその中心部での処理に近づけることが
できる。

【０１０４】以上の結果、画像処理装置の所要ハードウ
ェア量を削減し、その低コスト化を図ることができると
ともに、特に縮小率の小さなレンジでのタップ数を増や
し、画像処理装置の画質を高めることができる。さら
に、同様な画像の拡大縮小処理をソフトウェアにより等
価的に実現する場合でも、その処理を効率化して所要ス
テップ数を削減し、出力画像の画質を高めることができ
る。

【図面の簡単な説明】

【図１】この発明が適用された累積加算フィルタの第１
の実施例を示すブロック図である。

【図２】図１の累積加算フィルタの１／２縮小時の処理
手順を説明するための一実施例を示す説明図である。

【図３】図１の累積加算フィルタの１／２縮小時の動作
タイミングを説明するための一実施例を示す説明図であ
る。

【図４】この発明が適用された累積加算フィルタの第２
の実施例を示すブロック図である。

【図５】図４の累積加算フィルタの１／２縮小時の処理
手順を説明するための一実施例を示す説明図である。

【図６】図４の累積加算フィルタの１／２縮小時の動作
タイミングを説明するための一実施例を示す説明図であ
る。

【図７】この発明が適用された画像処理装置の一実施例
を示すブロック図である。

【図８】図７の画像処理装置に含まれる拡大縮小フィル
タ部の一実施例を示すブロック図である。

【図９】図８の拡大縮小フィルタ部に含まれる水平フィ
ルタの一実施例を示すブロック図である。

【図１０】図８の拡大縮小フィルタ部に含まれる垂直フ
ィルタの一実施例を示すブロック図である。

【図１１】図９の水平フィルタの３／１０縮小時の処理
手順を説明するための一実施例を示す説明図である。

【図１２】従来の画像処理装置に含まれる拡大縮小フィ
ルタの一例を示すブロック図である。

【符号の説明】

１０…累積加算フィルタ、１０１…乗算器、１０２…係
数メモリ、１０３…カウンタ、１０４…加算器、１０５
…セレクタ、１０６…累積加算メモリ。１１…累積加算
フィルタ、１２〜１３…単位累積加算フィルタ、１１１
…乗算器、１１２…係数メモリ、１２３，１３３…カウ
ンタ、１１４…加算器、１１５１〜１１５２，１２５，
１３５…セレクタ、１２６，１３６…累積加算メモリ。
２…画像処理装置、２１…同期制御部、２２…キャプチ
ャ部、２３…拡大縮小フィルタ部、２４…表示部、２５
…メモリ制御部、２６…フレームメモリ部。２３１１〜
２３１３…スイッチ部、２３２Ａ〜２３２Ｂ…水平フィ
ルタ、２３３Ａ〜２３３Ｂ…垂直フィルタ、２３４…フ
ィルタ制御回路、２３５…ＣＰＵインタフェース。１４
…累積加算フィルタ、１５〜１６…単位累積加算フィル
タ、３１…線形補間フィルタ、１４１，３１１１〜３１
１２…乗算器、１４２…係数メモリ、３１２…係数選択
部、１５３，１６３，３１３…画素カウンタ、１４４，
３１４…加算器、１４５１〜１４５２，１５５，１６５
…セレクタ、１５６，１６６，３１６…フリップフロッ
プ。１７…累積加算フィルタ、１８〜１９…単位累積加
算フィルタ、３２…線形補間フィルタ、１７１，３２１
１〜３２１２…乗算器、１７２…係数メモリ、３２２…
係数選択部、１８３，１９３，３２３…ラインカウン
タ、１７４，３２４…加算器、１７５１〜１７５２，１
８５，１９５…セレクタ、１８６，１９６，３２６…ラ
インメモリ。４…拡大縮小フィルタ部、４１…垂直フィ
ルタ、４２…水平フィルタ、４１１１〜４１１４，４２
１１〜４２１４…乗算器、４１２，４２２…係数メモ
リ、４１４，４２４…加算器、４１６１〜４１６３…ラ
インメモリ、４２６１〜４２６３…フリップフロップ。
ｄｉ０〜ｄｉ１５…入力画像データ、ｃ０〜ｃ２…フィ
ルタ係数、ｃｉｎｉｔ…初期フィルタ係数、ｍ０〜ｍ
７，ｍ２０〜ｍ２５，ｍ３０〜ｍ３５…累積加算メモリ
の保持データ、ｄｏ０〜ｄｏ４…出力画像データ、ｄｍ
０〜ｄｍ７…中間画像信号（累積加算フィルタの出
力）。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中本 貴士 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所システムＬＳＩ開発セン タ内 (72)発明者 堀 仁一 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所システムＬＳＩ開発セン タ内 Ｆターム(参考） 5B057 CD10 CE06 CH09 5C023 AA02 DA03 DA08 EA03 EA06 EA10 5C076 AA22 BA06 BB07 5C082 BA41 CA21 CA32 DA51 MM04 MM06 MM07 MM10

Claims (11)

【特許請求の範囲】
1. 【請求項１】 入力画像信号の画素又はライン数を計数
   し、そのカウンタモジューロが拡大縮小率に応じて選択
   的に切り換えられるカウンタと、 上記カウンタの計数値に対応したフィルタ係数を出力す
   る係数メモリと、 上記入力画像信号に対応する上記フィルタ係数を乗ずる
   乗算器と、 上記乗算器の出力又はその累積加算値を保持する累積加
   算メモリと、 上記乗算器の出力に上記累積加算メモリの保持内容を加
   算する加算器と、 上記カウンタの計数値に従って上記乗算器又は加算器の
   出力を選択的に上記累積加算メモリに書き込むセレクタ
   とを具備し、かつ、 上記カウンタの計数値が所定値とされるときの上記加算
   器の出力として、上記入力画像信号を拡大又は縮小した
   出力画像信号を生成しうることを特徴とするデジタルフ
   ィルタ。
2. 【請求項２】 請求項１において、 上記デジタルフィルタは、２のべき乗の整数ｎに対し、
   １／ｎなる縮小率を有する縮小フィルタであることを特
   徴とするデジタルフィルタ。
3. 【請求項３】 請求項２において、 上記デジタルフィルタは、そのｋ個が実質並列結合され
   ることで、ｋ×ｎなる最大タップ数を有するものとされ
   ることを特徴とするデジタルフィルタ。
4. 【請求項４】 請求項３において、 上記デジタルフィルタのフィルタ係数は、少なくとも各
   拡大縮小率における所定数のタップの先頭及び末尾にお
   いて対称的な値とされるものであって、 上記デジタルフィルタは、ｋ×ｎ＋１なる最大タップ数
   を有するものとされることを特徴とするデジタルフィル
   タ。
5. 【請求項５】 請求項２，請求項３又は請求項４におい
   て、 上記ｋ個のデジタルフィルタは、上記入力画像信号に対
   応するクロック信号のｋ倍の周波数とされる内部クロッ
   ク信号に従って同期動作されるものであって、かつ上記
   係数メモリ，乗算器ならびに加算器を、時分割使用する
   形で共有するものであることを特徴とするデジタルフィ
   ルタ。
6. 【請求項６】 請求項２，請求項３，請求項４又は請求
   項５において、 上記デジタルフィルタは、その拡大縮小率が１／２より
   大きくされる線形補間フィルタととともに、任意倍率の
   拡大縮小フィルタを構成するものであることを特徴とす
   るデジタルフィルタ。
7. 【請求項７】 ２のべき乗の整数ｎに対し、１／ｎなる
   縮小率を有する縮小フィルタと、 該縮小フィルタと直列形態に設けられ、その拡大縮小率
   が１／２より大きくされる線形補間フィルタとを含んで
   なる拡大縮小フィルタ部を具備することを特徴とする画
   像処理装置。
8. 【請求項８】 請求項７において、 上記縮小フィルタは、 入力画像信号の画素又はライン数を計数し、そのカウン
   タモジューロが画像の拡大縮小率に応じて選択的に切り
   換えられるカウンタと、 上記カウンタの計数値に対応したフィルタ係数を出力す
   る係数メモリと、 上記入力画像信号に対応する上記フィルタ係数を乗ずる
   乗算器と、 上記乗算器の出力又はその累積加算値を保持する累積加
   算メモリと、 上記乗算器の出力に上記累積加算メモリの保持内容を加
   算する加算器と、 上記カウンタの計数値に従って上記乗算器又は加算器の
   出力を選択的に上記累積加算メモリに伝達するセレクタ
   とを含んでなるものであることを特徴とする画像処理装
   置。
9. 【請求項９】 請求項８において、 上記縮小フィルタは、そのｋ個が実質並列結合され、か
   つ、そのフィルタ係数が少なくとも各拡大縮小率におけ
   る所定数のタップの先頭及び末尾において対称的な値と
   されることで、ｋ×ｎ＋１なる最大タップ数を有するも
   のとされることを特徴とする画像処理装置。
10. 【請求項１０】 ２のべき乗の整数ｎに対して１／ｎな
    る縮小率の縮小フィルタ処理と、１／２より大きな拡大
    縮小率の線形補間フィルタ処理とを実質直列に施すこと
    により、任意の拡大縮小率で画像の拡大又は縮小処理を
    行うことを特徴とする画像処理方法。
11. 【請求項１１】 先頭の画素又はラインの直前に該先頭
    の画素又はラインと同一の所定数の画素又はラインがあ
    るものと仮定し、末尾の画素又はラインの直後に該末尾
    の画素又はラインと同一の所定数の画素又はラインがあ
    るものと仮定して画像の拡大又は縮小処理を行うことを
    特徴とする画像処理方法。