JPH1028239A - 画像縮小回路 - Google Patents
画像縮小回路Info
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- JPH1028239A JPH1028239A JP8180553A JP18055396A JPH1028239A JP H1028239 A JPH1028239 A JP H1028239A JP 8180553 A JP8180553 A JP 8180553A JP 18055396 A JP18055396 A JP 18055396A JP H1028239 A JPH1028239 A JP H1028239A
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- 238000000034 method Methods 0.000 claims description 4
- 230000001934 delay Effects 0.000 claims description 2
- 238000005070 sampling Methods 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 14
- 238000011946 reduction process Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- Studio Circuits (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】
【課題】 縮小率を与えると書き込み制御信号を生成す
るとともに相応の低域通過フィルタ特性を得るように乗
算係数を自動的に生成する。 【解決手段】 縮小率に相応した初期値に基づき入力し
た映像信号の周波数を帯域制限するフィルタ部１と、映
像信号をフレーム画像のイメージで書き込み記憶すると
ともに読み出すフレームメモリ部２と、前記初期値に基
づきフレームメモリ部２を書き込み制御（Ｗ）及び読み
出し制御（Ｒ）を行う縮小制御部３とで構成される。
るとともに相応の低域通過フィルタ特性を得るように乗
算係数を自動的に生成する。 【解決手段】 縮小率に相応した初期値に基づき入力し
た映像信号の周波数を帯域制限するフィルタ部１と、映
像信号をフレーム画像のイメージで書き込み記憶すると
ともに読み出すフレームメモリ部２と、前記初期値に基
づきフレームメモリ部２を書き込み制御（Ｗ）及び読み
出し制御（Ｒ）を行う縮小制御部３とで構成される。
Description
【０００１】
【発明の属する技術分野】本発明は映像信号の帯域を制
限するデジタルフィルタと縮小処理を行うフレームメモ
リとを具えた画像縮小回路に関する。
限するデジタルフィルタと縮小処理を行うフレームメモ
リとを具えた画像縮小回路に関する。
【０００２】
【従来の技術】図４は従来の帯域制限フィルタとフレー
ムメモリとを具えた画像縮小回路の一例を示すブロック
図である。本図を参照して従来の画像縮小回路を説明す
る。４１は入力した映像信号の周波数を帯域制限するフ
ィルタ部である。４２は映像信号をフレーム画像のイメ
ージで書き込み記憶するとともに読み出すフレームメモ
リ部である。４３は、前記フレームメモリ部４２を書き
込み制御（Ｗ）及び読み出し制御（Ｒ）を行う縮小制御
部である。例えば、元の画像の１／２倍に画像を縮小す
る場合について説明する。縮小制御部４３からの方
法：画像を表示クロックCKR の１／２倍の周波数の書き
込みクロックCKW によりフレームメモリ部４２を制御し
画像を書き込むとともに、またはの方法：書き込みク
ロックCKW を表示クロックCKR と同じとするケースでは
表示クロックCKR の１／２倍の周波数の書き込み許可信
号によりフレームメモリ部４２を制御して画像を書き込
むとともに、前記、の方法ともに前記表示クロック
CKR で読み出すことにより１／２倍の縮小画像を得る。
このとき、画像の折り返しひずみを防止するため、サン
プリング定理を満足するように書き込みクロックCKW 等
でフレームメモリ部４２に書き込まれた画素のサンプリ
ング周波数の１／２未満に帯域制限フィルタ部４１はカ
ットオフ周波数を設定する必要がある。
ムメモリとを具えた画像縮小回路の一例を示すブロック
図である。本図を参照して従来の画像縮小回路を説明す
る。４１は入力した映像信号の周波数を帯域制限するフ
ィルタ部である。４２は映像信号をフレーム画像のイメ
ージで書き込み記憶するとともに読み出すフレームメモ
リ部である。４３は、前記フレームメモリ部４２を書き
込み制御（Ｗ）及び読み出し制御（Ｒ）を行う縮小制御
部である。例えば、元の画像の１／２倍に画像を縮小す
る場合について説明する。縮小制御部４３からの方
法：画像を表示クロックCKR の１／２倍の周波数の書き
込みクロックCKW によりフレームメモリ部４２を制御し
画像を書き込むとともに、またはの方法：書き込みク
ロックCKW を表示クロックCKR と同じとするケースでは
表示クロックCKR の１／２倍の周波数の書き込み許可信
号によりフレームメモリ部４２を制御して画像を書き込
むとともに、前記、の方法ともに前記表示クロック
CKR で読み出すことにより１／２倍の縮小画像を得る。
このとき、画像の折り返しひずみを防止するため、サン
プリング定理を満足するように書き込みクロックCKW 等
でフレームメモリ部４２に書き込まれた画素のサンプリ
ング周波数の１／２未満に帯域制限フィルタ部４１はカ
ットオフ周波数を設定する必要がある。
【０００３】図３はメモリに画素を書き込むための制御
信号を生成する基本回路を示すブロック図（イ）及び書
き込むためのアドレスの例を示す図（ロ）である。図３
（イ）のブロック図に示したように、８ビットで表され
る初期値ΔＸと、キャリーインの１及び遅延部３２の１
６ビットで表される出力とを加算部３１で加算し、前記
加算部３１から１６ビットで表される出力を遅延部３２
に供給し、同遅延部３２の１６ビットで表される出力を
クロックに同期して前記加算部３１へ供給するととも
に、上位８ビット部分をクロックに同期して遅延部３２
から読み出し用アドレスとして出力する。尚、このアド
レスによる画像の縮小率をＳとすると、 Ｓ＝（１＋ΔＸ）／２５６・・・ である。
信号を生成する基本回路を示すブロック図（イ）及び書
き込むためのアドレスの例を示す図（ロ）である。図３
（イ）のブロック図に示したように、８ビットで表され
る初期値ΔＸと、キャリーインの１及び遅延部３２の１
６ビットで表される出力とを加算部３１で加算し、前記
加算部３１から１６ビットで表される出力を遅延部３２
に供給し、同遅延部３２の１６ビットで表される出力を
クロックに同期して前記加算部３１へ供給するととも
に、上位８ビット部分をクロックに同期して遅延部３２
から読み出し用アドレスとして出力する。尚、このアド
レスによる画像の縮小率をＳとすると、 Ｓ＝（１＋ΔＸ）／２５６・・・ である。
【０００４】図３（ロ）に示したように、フレームメモ
リに映像信号を書き込むためのアドレスの例は、上記図
３（イ）の初期値ΔＸとして十進数の１２７（「０１１
１１１１１」）を供給すると、９ビット目以上からなる
アドレスは、第一のクロックでは「０」であり、第二の
クロックではアドレスはキャリーインの１が加算される
が「０」であり、第三のクロックでは前記初期値ΔＸ
と、キャリーインの１及び遅延部３２の出力のアドレス
「０」とが加算されてアドレスは「１」であり、・・
・、つまりアドレスは、第一のクロック、第二のクロッ
クではともに「０」であり、第三のクロック、第四のク
ロックではともに「１」であり、第五のクロック、第六
のクロックではともに「２」であり、・・・、のように
２クロック毎に１ずつ増大するような読み出し用アドレ
スが生成される。
リに映像信号を書き込むためのアドレスの例は、上記図
３（イ）の初期値ΔＸとして十進数の１２７（「０１１
１１１１１」）を供給すると、９ビット目以上からなる
アドレスは、第一のクロックでは「０」であり、第二の
クロックではアドレスはキャリーインの１が加算される
が「０」であり、第三のクロックでは前記初期値ΔＸ
と、キャリーインの１及び遅延部３２の出力のアドレス
「０」とが加算されてアドレスは「１」であり、・・
・、つまりアドレスは、第一のクロック、第二のクロッ
クではともに「０」であり、第三のクロック、第四のク
ロックではともに「１」であり、第五のクロック、第六
のクロックではともに「２」であり、・・・、のように
２クロック毎に１ずつ増大するような読み出し用アドレ
スが生成される。
【０００５】上記の書き込むためのアドレスは、２クロ
ック毎に１ずつ増大するアドレスを生成するので、この
アドレスを書き込み信号とすることにより２クロック毎
に画素をフレームメモリに書き込む、言い換えると、元
の画像の１つ置の画素をフレームメモリに記憶させるこ
とになる。従って、このようにして書き込まれ記憶して
いる画像を読み出すことにより、元の画像の１／２倍に
縮小した画像を表示できる。尚、縮小率Ｓは式からも
分かるように0.5 である。
ック毎に１ずつ増大するアドレスを生成するので、この
アドレスを書き込み信号とすることにより２クロック毎
に画素をフレームメモリに書き込む、言い換えると、元
の画像の１つ置の画素をフレームメモリに記憶させるこ
とになる。従って、このようにして書き込まれ記憶して
いる画像を読み出すことにより、元の画像の１／２倍に
縮小した画像を表示できる。尚、縮小率Ｓは式からも
分かるように0.5 である。
【０００６】ところで、上記のように２クロック毎に画
素を書き込むようにすることにより、画素数は１クロッ
ク毎に書き込まれた画素の１／２倍になるとともに画像
のサンプリング周波数が１／２倍になる。その結果、表
示画像の折り返しひずみが発生する。従って、この表示
画像の折り返しひずみを防止するために、サンプリング
定理を満足するように映像信号の帯域を制限する必要が
ある。
素を書き込むようにすることにより、画素数は１クロッ
ク毎に書き込まれた画素の１／２倍になるとともに画像
のサンプリング周波数が１／２倍になる。その結果、表
示画像の折り返しひずみが発生する。従って、この表示
画像の折り返しひずみを防止するために、サンプリング
定理を満足するように映像信号の帯域を制限する必要が
ある。
【０００７】図５は帯域制限用のデジタルフィルタの実
施例を示すブロック図である。このデジタルフィルタは
遅延部の各タップの出力の荷重和を得るように構成され
たトランスバーサル型の低域通過フィルタであり、荷重
和は乗算係数をL1,L2,L3，・・・，とし、それらを所要
値に設定して乗算器の出力の和を取ることにより得る。
従って、乗算係数L1,L2,L3等を所要値に設定することに
より必要な低域通過フィルタ特性を実現する。
施例を示すブロック図である。このデジタルフィルタは
遅延部の各タップの出力の荷重和を得るように構成され
たトランスバーサル型の低域通過フィルタであり、荷重
和は乗算係数をL1,L2,L3，・・・，とし、それらを所要
値に設定して乗算器の出力の和を取ることにより得る。
従って、乗算係数L1,L2,L3等を所要値に設定することに
より必要な低域通過フィルタ特性を実現する。
【０００８】しかし、従来は画像の縮小の際、フレーム
メモリ部４２を制御する信号（アドレス等）と、その場
合の低域通過フィルタの乗算係数とを別々に求めて回路
に与えるようにしていたため、画像縮小回路の縮小率を
簡易に変えることが困難である問題があった。
メモリ部４２を制御する信号（アドレス等）と、その場
合の低域通過フィルタの乗算係数とを別々に求めて回路
に与えるようにしていたため、画像縮小回路の縮小率を
簡易に変えることが困難である問題があった。
【０００９】
【発明が解決しようとする課題】本発明は上記問題点に
鑑みなされたもので、縮小率を与えると書き込み制御信
号を生成するとともに相応の低域通過フィルタ特性を得
るように乗算係数を自動的に生成するようにした画像縮
小回路を提供することを目的とする。
鑑みなされたもので、縮小率を与えると書き込み制御信
号を生成するとともに相応の低域通過フィルタ特性を得
るように乗算係数を自動的に生成するようにした画像縮
小回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、入力した映像信号の周波数帯域を制限するためのフ
ィルタ部と、前記フィルタ部が帯域制限した映像信号を
記憶して読み出すフレームメモリ部と、読み出し制御信
号の周波数より低い周波数の書き込み制御信号で前記フ
レームメモリ部に書き込むとともに記憶している画像を
前記読み出し制御信号で読み出すように制御する縮小制
御部とを具えた画像縮小回路において、前記フィルタ部
を乗算係数により特性を変えるデジタルフィルタで構成
するとともに、前記縮小制御部を加算部と、前記加算部
の出力を１クロック遅延する遅延部とで構成し、与えら
れた初期値に基づき書き込み制御信号を生成するととも
に、同初期値に基づき所要特性のフィルタを得るように
した。
に、入力した映像信号の周波数帯域を制限するためのフ
ィルタ部と、前記フィルタ部が帯域制限した映像信号を
記憶して読み出すフレームメモリ部と、読み出し制御信
号の周波数より低い周波数の書き込み制御信号で前記フ
レームメモリ部に書き込むとともに記憶している画像を
前記読み出し制御信号で読み出すように制御する縮小制
御部とを具えた画像縮小回路において、前記フィルタ部
を乗算係数により特性を変えるデジタルフィルタで構成
するとともに、前記縮小制御部を加算部と、前記加算部
の出力を１クロック遅延する遅延部とで構成し、与えら
れた初期値に基づき書き込み制御信号を生成するととも
に、同初期値に基づき所要特性のフィルタを得るように
した。
【００１１】また、縮小制御部を初期値とキャリーと、
第一遅延部の出力とを加算するように接続した第一加算
部と、次段に接続した１クロック遅延動作をする第一遅
延部とで構成するとともに、フィルタ部を前記初期値と
第一定数とを加算する第二加算部と、前記初期値と第二
定数とを加算する第三加算部と、入力映像信号に前記第
三加算部の出力を乗算する第一乗算部と、前記第一乗算
部に並列接続し入力映像信号を１クロック遅延動作をす
る第二遅延部と、前記第二遅延部の出力と前記第二加算
部の出力とを乗算する第二乗算部と、前記第二遅延部の
出力をさらに１クロック遅延動作をする第三遅延部と、
前記第三遅延部の出力と前記第三加算部の出力とを乗算
する第三乗算部と、前記第二乗算部の出力と前記第三乗
算部の出力とを加算する第四加算部と、前記第一乗算部
の出力と前記第四加算部の出力とを加算する第五加算部
とで構成し、与えられた初期値と、第一定数及び第二定
数とから書き込み制御信号を生成するとともに前記書き
込み制御信号に相応した特性で映像信号を帯域制限す
る。
第一遅延部の出力とを加算するように接続した第一加算
部と、次段に接続した１クロック遅延動作をする第一遅
延部とで構成するとともに、フィルタ部を前記初期値と
第一定数とを加算する第二加算部と、前記初期値と第二
定数とを加算する第三加算部と、入力映像信号に前記第
三加算部の出力を乗算する第一乗算部と、前記第一乗算
部に並列接続し入力映像信号を１クロック遅延動作をす
る第二遅延部と、前記第二遅延部の出力と前記第二加算
部の出力とを乗算する第二乗算部と、前記第二遅延部の
出力をさらに１クロック遅延動作をする第三遅延部と、
前記第三遅延部の出力と前記第三加算部の出力とを乗算
する第三乗算部と、前記第二乗算部の出力と前記第三乗
算部の出力とを加算する第四加算部と、前記第一乗算部
の出力と前記第四加算部の出力とを加算する第五加算部
とで構成し、与えられた初期値と、第一定数及び第二定
数とから書き込み制御信号を生成するとともに前記書き
込み制御信号に相応した特性で映像信号を帯域制限す
る。
【００１２】
【発明の実施の形態】以上のように構成したので、上述
した図３及びその説明を参照して、縮小制御部が生成す
るフレームメモリの書き込み制御信号による縮小率Ｓ
は、前述の式で表される。 Ｓ＝（１＋ΔＸ）／256 ・・・・ 尚、初期値をΔＸとする。一方、上述した図５及びその
説明を参照して、フィルタ部の乗算係数L1,L2,L3を以下
のように設定する。即ち、 L1＝L3＝（１−Ｓ）／２＝（255 −ΔＸ）／512 ・・・ L2＝Ｓ＝（１＋ΔＸ）／256 ・・・・・ 上記の式、式により与えられる乗算係数L1,L2,L3
は、初期値ΔＸに基づき値を変える。例えば、ΔＸを12
7 とすることにより縮小率Ｓは0.5 となり、L1＝L3＝1
／4，L2＝Ｓ＝0.5 である。従って、所望の縮小率とな
るように初期値ΔＸを与えることにより、フレームメモ
リを制御する所要の信号（アドレス等）を生成するとと
もに、その場合に必要な低域通過特性を具えたフィルタ
の乗算係数を生成できる。
した図３及びその説明を参照して、縮小制御部が生成す
るフレームメモリの書き込み制御信号による縮小率Ｓ
は、前述の式で表される。 Ｓ＝（１＋ΔＸ）／256 ・・・・ 尚、初期値をΔＸとする。一方、上述した図５及びその
説明を参照して、フィルタ部の乗算係数L1,L2,L3を以下
のように設定する。即ち、 L1＝L3＝（１−Ｓ）／２＝（255 −ΔＸ）／512 ・・・ L2＝Ｓ＝（１＋ΔＸ）／256 ・・・・・ 上記の式、式により与えられる乗算係数L1,L2,L3
は、初期値ΔＸに基づき値を変える。例えば、ΔＸを12
7 とすることにより縮小率Ｓは0.5 となり、L1＝L3＝1
／4，L2＝Ｓ＝0.5 である。従って、所望の縮小率とな
るように初期値ΔＸを与えることにより、フレームメモ
リを制御する所要の信号（アドレス等）を生成するとと
もに、その場合に必要な低域通過特性を具えたフィルタ
の乗算係数を生成できる。
【００１３】
【実施例】以下、本発明による画像縮小回路について、
図を用いて詳細に説明する。図１は本発明による画像縮
小回路の実施例を示すブロック図である。１は入力した
映像信号の周波数を帯域制限するフィルタ部である。２
は映像信号をフレーム画像のイメージで書き込み記憶す
るとともに読み出すフレームメモリ部である。３は、前
記フレームメモリ部２を書き込み制御（Ｗ）及び読み出
し制御（Ｒ）を行う縮小制御部である。
図を用いて詳細に説明する。図１は本発明による画像縮
小回路の実施例を示すブロック図である。１は入力した
映像信号の周波数を帯域制限するフィルタ部である。２
は映像信号をフレーム画像のイメージで書き込み記憶す
るとともに読み出すフレームメモリ部である。３は、前
記フレームメモリ部２を書き込み制御（Ｗ）及び読み出
し制御（Ｒ）を行う縮小制御部である。
【００１４】図１において初期値として、例えば、１２
７を与えることにより、縮小制御部３は画像の縮小率が
0.5 となるように書き込み制御信号（Ｗ）を生成して、
フレームメモリ部２に供給し画像を記憶させる。また、
読み出し制御（Ｒ）により、画像を読み出すようにして
１／２の縮小画像を得る。このとき、前記初期値の１次
式で表される乗算係数、例えば、前述の図５に示したト
ランスバーサルフィルタを使用して、遅延部のタップ毎
の乗算係数をL1,L2,L3とすると、 L1＝L3＝（１−Ｓ）／２＝（255 −ΔＸ）／512 ・・・ L2＝Ｓ＝（１＋ΔＸ）／256 ・・・・・ に基づき、前記フィルタ部１は画像の折り返しひずみを
防止するために、サンプリング定理を満足するように映
像信号を帯域制限する。
７を与えることにより、縮小制御部３は画像の縮小率が
0.5 となるように書き込み制御信号（Ｗ）を生成して、
フレームメモリ部２に供給し画像を記憶させる。また、
読み出し制御（Ｒ）により、画像を読み出すようにして
１／２の縮小画像を得る。このとき、前記初期値の１次
式で表される乗算係数、例えば、前述の図５に示したト
ランスバーサルフィルタを使用して、遅延部のタップ毎
の乗算係数をL1,L2,L3とすると、 L1＝L3＝（１−Ｓ）／２＝（255 −ΔＸ）／512 ・・・ L2＝Ｓ＝（１＋ΔＸ）／256 ・・・・・ に基づき、前記フィルタ部１は画像の折り返しひずみを
防止するために、サンプリング定理を満足するように映
像信号を帯域制限する。
【００１５】図２は本発明による画像縮小回路の詳細な
実施例を示すブロック図である。１１は初期値ΔＸとキ
ャリー１と、第一遅延部の出力とを加算するように接続
した第一加算部である。１２は、前記第一加算部１１の
次段に接続した１クロック遅延動作をする第一遅延部で
ある。以上で縮小制御部の要部を構成する。尚、読み出
し制御は図示しないクロック信号で行う。
実施例を示すブロック図である。１１は初期値ΔＸとキ
ャリー１と、第一遅延部の出力とを加算するように接続
した第一加算部である。１２は、前記第一加算部１１の
次段に接続した１クロック遅延動作をする第一遅延部で
ある。以上で縮小制御部の要部を構成する。尚、読み出
し制御は図示しないクロック信号で行う。
【００１６】１３は前記初期値ΔＸと第一定数、例え
ば、１とを加算する第二加算部である。１４は、前記初
期値ΔＸと第二定数、例えば、２５５とを加算する第三
加算部である。１５は入力映像信号に、前記第三加算部
１４の出力を乗算する第一乗算部である。１６は、前記
第一乗算部１５に並列接続し、入力映像信号を１クロッ
ク遅延動作をする第二遅延部である。１７は、前記第二
遅延部１５の出力と、前記第二加算部１３の出力とを乗
算する第二乗算部である。１８は、前記第二遅延部１６
の出力をさらに１クロック遅延動作をする第三遅延部で
ある。１９は、前記第三遅延部１８の出力と、前記第三
加算部１４の出力とを乗算する第三乗算部である。２０
は、前記第二乗算部１７の出力と、前記第三乗算部１９
の出力とを加算する第四加算部である。２１は、前記第
一乗算部１５の出力と、前記第四加算部２０の出力とを
加算する第五加算部である。以上でフィルタ部を構成す
る。
ば、１とを加算する第二加算部である。１４は、前記初
期値ΔＸと第二定数、例えば、２５５とを加算する第三
加算部である。１５は入力映像信号に、前記第三加算部
１４の出力を乗算する第一乗算部である。１６は、前記
第一乗算部１５に並列接続し、入力映像信号を１クロッ
ク遅延動作をする第二遅延部である。１７は、前記第二
遅延部１５の出力と、前記第二加算部１３の出力とを乗
算する第二乗算部である。１８は、前記第二遅延部１６
の出力をさらに１クロック遅延動作をする第三遅延部で
ある。１９は、前記第三遅延部１８の出力と、前記第三
加算部１４の出力とを乗算する第三乗算部である。２０
は、前記第二乗算部１７の出力と、前記第三乗算部１９
の出力とを加算する第四加算部である。２１は、前記第
一乗算部１５の出力と、前記第四加算部２０の出力とを
加算する第五加算部である。以上でフィルタ部を構成す
る。
【００１７】本発明による画像縮小回路の書き込み制御
動作及び映像信号の帯域制限動作を図２、図３及び図５
に基づき説明する。所要の画像縮小率、例えば、0.5 を
得るように初期値ΔＸを与える場合、図２の第一加算部
１１と第一遅延部１２とで構成した縮小制御部の要部
は、図３（イ）、（ロ）に示したように、書き込み制御
信号Ｋを生成する。尚、この書き込み制御信号Ｋをフレ
ームメモリ部２（図１）の書き込みクロック或いは、書
き込み許可信号として供給することにより、画素を１／
２に間引いて記憶する。
動作及び映像信号の帯域制限動作を図２、図３及び図５
に基づき説明する。所要の画像縮小率、例えば、0.5 を
得るように初期値ΔＸを与える場合、図２の第一加算部
１１と第一遅延部１２とで構成した縮小制御部の要部
は、図３（イ）、（ロ）に示したように、書き込み制御
信号Ｋを生成する。尚、この書き込み制御信号Ｋをフレ
ームメモリ部２（図１）の書き込みクロック或いは、書
き込み許可信号として供給することにより、画素を１／
２に間引いて記憶する。
【００１８】図２のフィルタ部は、図５のトランスバー
サルフィルタを詳細にしたブロック図であり、第二加算
部１３、第三加算部１４が上述の係数 L1＝L3＝（１−Ｓ）／２＝（255 −ΔＸ）／512 ・・・ L2＝Ｓ＝（１＋ΔＸ）／256 ・・・・・ を算出し、乗算係数L1＝L3を第一乗算部１５及び第三乗
算部１９に供給し、乗算係数L2を第二乗算部１７に供給
するようにして、所要の低域通過フィルタ特性を実現
し、入力映像信号に帯域制限を行う。また、上記の説明
では、画像縮小率を0.5 として書き込み制御及び帯域制
限フィルタについて説明しているが、その他の縮小率に
ついても同様に説明できる。尚、そのときは縮小率に応
じた定数をパソコン等から各加算部に供給する。
サルフィルタを詳細にしたブロック図であり、第二加算
部１３、第三加算部１４が上述の係数 L1＝L3＝（１−Ｓ）／２＝（255 −ΔＸ）／512 ・・・ L2＝Ｓ＝（１＋ΔＸ）／256 ・・・・・ を算出し、乗算係数L1＝L3を第一乗算部１５及び第三乗
算部１９に供給し、乗算係数L2を第二乗算部１７に供給
するようにして、所要の低域通過フィルタ特性を実現
し、入力映像信号に帯域制限を行う。また、上記の説明
では、画像縮小率を0.5 として書き込み制御及び帯域制
限フィルタについて説明しているが、その他の縮小率に
ついても同様に説明できる。尚、そのときは縮小率に応
じた定数をパソコン等から各加算部に供給する。
【００１９】また、画像縮小率を0.5 としたとき、初期
値ΔＸは127 であり、L1＝L3＝1/4,L2＝1/2 なる係数を
得るので、上記トランスバーサルフィルタの乗算部は、
高価な乗算器を使用せず、デジット線を、例えば、1/2
の場合は下位方向へ1 ビット接続を変えるように移動す
る方法で乗算を実施すれば良い。
値ΔＸは127 であり、L1＝L3＝1/4,L2＝1/2 なる係数を
得るので、上記トランスバーサルフィルタの乗算部は、
高価な乗算器を使用せず、デジット線を、例えば、1/2
の場合は下位方向へ1 ビット接続を変えるように移動す
る方法で乗算を実施すれば良い。
【００２０】
【発明の効果】以上説明したように、本発明は縮小率を
与えると書き込み制御信号を生成するとともに相応の低
域通過フィルタ特性を得るように乗算係数を自動的に生
成するようにした画像縮小回路を提供する。従って、従
来は画像の縮小の際、フレームメモリを制御する書き込
み制御信号（アドレス等）と、折り返しひずみを防止す
るための低域通過フィルタの乗算係数とを別々に求めて
画像縮小回路に与えるようにしていたために縮小率を簡
易に変えることが困難であったが、本発明により容易に
画像の縮小率を変えることができるメリットがある。ま
た、トランスバーサルフィルタに乗算器を使用しないよ
うに係数を決めることができるので、回路が低廉に実現
できるメリットがある。
与えると書き込み制御信号を生成するとともに相応の低
域通過フィルタ特性を得るように乗算係数を自動的に生
成するようにした画像縮小回路を提供する。従って、従
来は画像の縮小の際、フレームメモリを制御する書き込
み制御信号（アドレス等）と、折り返しひずみを防止す
るための低域通過フィルタの乗算係数とを別々に求めて
画像縮小回路に与えるようにしていたために縮小率を簡
易に変えることが困難であったが、本発明により容易に
画像の縮小率を変えることができるメリットがある。ま
た、トランスバーサルフィルタに乗算器を使用しないよ
うに係数を決めることができるので、回路が低廉に実現
できるメリットがある。
【図１】本発明による画像縮小回路の実施例を示すブロ
ック図である。
ック図である。
【図２】本発明による画像縮小回路の詳細な実施例を示
すブロック図である。
すブロック図である。
【図３】メモリに画素を書き込むための制御信号を生成
する基本回路を示すブロック図（イ）及び書き込むため
のアドレスの例を示す図（ロ）である。
する基本回路を示すブロック図（イ）及び書き込むため
のアドレスの例を示す図（ロ）である。
【図４】従来の帯域制限フィルタとフレームメモリとを
具えた画像縮小回路の一例を示すブロック図である。
具えた画像縮小回路の一例を示すブロック図である。
【図５】帯域制限用のデジタルフィルタの実施例を示す
ブロック図である。
ブロック図である。
１ フィルタ部 ２ フレームメモリ部 ３ 縮小制御部 １１ 第一加算部 １２ 第一遅延部 １３ 第二加算部 １４ 第三加算部 １５ 第一乗算部 １６ 第二遅延部 １７ 第二乗算部 １８ 第三遅延部 １９ 第三乗算部 ２０ 第四加算部 ２１ 第五加算部 ３１ 加算部 ３２ 遅延部 ４１ フィルタ部 ４２ フレームメモリ部 ４３ 縮小制御部
Claims (5)
- 【請求項１】 入力した映像信号の周波数帯域を制限す
るためのフィルタ部と、前記フィルタ部が帯域制限した
映像信号を記憶して読み出すフレームメモリ部と、読み
出し制御信号の周波数より低い周波数の書き込み制御信
号で前記フレームメモリ部に書き込むとともに記憶して
いる画像を前記読み出し制御信号で読み出すように制御
する縮小制御部とを具えた画像縮小回路において、 前記フィルタ部を乗算係数により特性を変えるデジタル
フィルタで構成するとともに、前記縮小制御部を加算部
と、前記加算部の出力を１クロック遅延する遅延部とで
構成し、与えられた初期値に基づき書き込み制御信号を
生成するとともに、同初期値に基づき所要特性のフィル
タを得るようにした画像縮小回路。 - 【請求項２】 上記加算部を初期値と、キャリーと、遅
延部の出力とを加算するように構成した請求項１記載の
画像縮小回路。 - 【請求項３】 上記フィルタ部をトランスバーサルフィ
ルタで構成し、同トランスバーサルフィルタの乗算器の
係数を上記初期値の１次式とする請求項１記載の画像縮
小回路。 - 【請求項４】 縮小制御部を初期値とキャリーと、第一
遅延部の出力とを加算するように接続した第一加算部
と、次段に接続した１クロック遅延動作をする第一遅延
部とで構成するとともに、 フィルタ部を前記初期値と第一定数とを加算する第二加
算部と、前記初期値と第二定数とを加算する第三加算部
と、入力映像信号に前記第三加算部の出力を乗算する第
一乗算部と、前記第一乗算部に並列接続し入力映像信号
を１クロック遅延動作をする第二遅延部と、前記第二遅
延部の出力と前記第二加算部の出力とを乗算する第二乗
算部と、前記第二遅延部の出力をさらに１クロック遅延
動作をする第三遅延部と、前記第三遅延部の出力と前記
第三加算部の出力とを乗算する第三乗算部と、前記第二
乗算部の出力と前記第三乗算部の出力とを加算する第四
加算部と、前記第一乗算部の出力と前記第四加算部の出
力とを加算する第五加算部とで構成し、 与えられた初期値と、第一定数及び第二定数とから書き
込み制御信号を生成するとともに前記書き込み制御信号
に相応した特性で映像信号を帯域制限する画像縮小回
路。 - 【請求項５】 上記第一乗算部、第二乗算部及び第三乗
算部を複数デジットを下位方向へ接続を移動する方法に
より、１／２、１／４、・・・、等の乗算を実施するよ
うにした請求項４記載の画像縮小回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8180553A JPH1028239A (ja) | 1996-07-10 | 1996-07-10 | 画像縮小回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8180553A JPH1028239A (ja) | 1996-07-10 | 1996-07-10 | 画像縮小回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1028239A true JPH1028239A (ja) | 1998-01-27 |
Family
ID=16085297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8180553A Pending JPH1028239A (ja) | 1996-07-10 | 1996-07-10 | 画像縮小回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1028239A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2371459A (en) * | 2001-01-19 | 2002-07-24 | Pixelfusion Ltd | Image scaling |
| JP2009133778A (ja) * | 2007-11-30 | 2009-06-18 | Hitachi High-Technologies Corp | 検査装置及び検査方法 |
| US8695380B2 (en) | 2010-09-24 | 2014-04-15 | Shin-Etsu Chemical Co., Ltd. | Quartz glass burner |
-
1996
- 1996-07-10 JP JP8180553A patent/JPH1028239A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2371459A (en) * | 2001-01-19 | 2002-07-24 | Pixelfusion Ltd | Image scaling |
| US6825857B2 (en) | 2001-01-19 | 2004-11-30 | Clearspeed Technology Limited | Image scaling |
| GB2371459B (en) * | 2001-01-19 | 2005-05-04 | Pixelfusion Ltd | Image scaling |
| JP2009133778A (ja) * | 2007-11-30 | 2009-06-18 | Hitachi High-Technologies Corp | 検査装置及び検査方法 |
| US8695380B2 (en) | 2010-09-24 | 2014-04-15 | Shin-Etsu Chemical Co., Ltd. | Quartz glass burner |
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