JP2707609B2 - メモリ装置 - Google Patents
メモリ装置Info
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T3/00—Geometric image transformations in the plane of the image
- G06T3/40—Scaling of whole images or parts thereof, e.g. expanding or contracting
- G06T3/4007—Scaling of whole images or parts thereof, e.g. expanding or contracting based on interpolation, e.g. bilinear interpolation
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えばビデオ画像処理装置に使用して好適
なメモリ装置に関する。
なメモリ装置に関する。
本発明はメモリ装置に関し、離散的に記憶されたデー
タの間を補間する機能を持たせることにより、外部に対
して仮想的に連続的なデータを出力することができるよ
うにしたものである。
タの間を補間する機能を持たせることにより、外部に対
して仮想的に連続的なデータを出力することができるよ
うにしたものである。
本願出願人は先に、ビデオ画像処理に適用できるディ
ジタル信号処理装置を提案（特開昭62−118455号公報等
参照）した。
ジタル信号処理装置を提案（特開昭62−118455号公報等
参照）した。
このような信号処理装置において、入出力の画像メモ
リ（VIM）は通常のディジタルメモリであって、画像情
報は所定の間隔でサンプリングされて離散的なデータが
各アドレスに記憶されている。
リ（VIM）は通常のディジタルメモリであって、画像情
報は所定の間隔でサンプリングされて離散的なデータが
各アドレスに記憶されている。
ところが画像処理を行う場合に、必要とされるデータ
は必しもサンプリング点に一致しているものではなく、
その中間のデータを要求される場合がある。その場合に
従来は所望の点に隣接するアドレスのデータを読出し、
それらに加重平均等の演算をして所望のデータを得るよ
うにしている。
は必しもサンプリング点に一致しているものではなく、
その中間のデータを要求される場合がある。その場合に
従来は所望の点に隣接するアドレスのデータを読出し、
それらに加重平均等の演算をして所望のデータを得るよ
うにしている。
しかしながらこのような方法では、メモリに複数のア
ドレスを供給しなければならず、また読出されたデータ
に演算処理を行う必要があり、本来の画像処理とは異な
る処理を行わなければならない等の問題があった。
ドレスを供給しなければならず、また読出されたデータ
に演算処理を行う必要があり、本来の画像処理とは異な
る処理を行わなければならない等の問題があった。
この出願はこのような点に鑑みてなされたものであ
る。
る。
本発明は、整数アドレスごとの離散的データが隣接す
るもの同士異なるメモリになるように複数のメモリ（4
a）〜（4d）に分割して記憶され、小数を含む入力アド
レス（レジスタ（2X）（2Y））に対してこの入力アドレ
スの整数部（X,Y）を奇数化及び偶数化（形成回路（3a
X）（3aY）〜（3dX）（3dY））して上記複数のメモリに
供給して上記複数のメモリから上記入力アドレスの周囲
の離散的データを取出すと共に、上記入力アドレスの小
数部（x,y）から上記入力アドレスの整数部のLSBに応じ
て演算（ROM（９））して補間係数を発生させ、この補
間係数と上記取出された離散的データを用いて連続デー
タを形成（乗算器（8a）〜（8d）、加算器（12a）〜（1
2d）（13））して出力（レジスタ（14））するようにし
たメモリ装置である。
るもの同士異なるメモリになるように複数のメモリ（4
a）〜（4d）に分割して記憶され、小数を含む入力アド
レス（レジスタ（2X）（2Y））に対してこの入力アドレ
スの整数部（X,Y）を奇数化及び偶数化（形成回路（3a
X）（3aY）〜（3dX）（3dY））して上記複数のメモリに
供給して上記複数のメモリから上記入力アドレスの周囲
の離散的データを取出すと共に、上記入力アドレスの小
数部（x,y）から上記入力アドレスの整数部のLSBに応じ
て演算（ROM（９））して補間係数を発生させ、この補
間係数と上記取出された離散的データを用いて連続デー
タを形成（乗算器（8a）〜（8d）、加算器（12a）〜（1
2d）（13））して出力（レジスタ（14））するようにし
たメモリ装置である。
これによれば、任意の小数を含む入力アドレスに対し
ても所望のデータが取出されるので、外部に対して仮想
的に連続的なデータの出力を行うことができる。
ても所望のデータが取出されるので、外部に対して仮想
的に連続的なデータの出力を行うことができる。
第１図は画像メモリに適用した場合で、この例では画
素位置に対応する２次元のアドレスが用いられる。ここ
でＸアドレスは整数部Ｘと小数部ｘ、Ｙアドレスは整数
部Ｙと小数部ｙとから成っている。これらのＸアドレス
及びＹアドレスが端子（1X）（1Y）を通じてレジスタ
（2X）（2Y）に供給される。
素位置に対応する２次元のアドレスが用いられる。ここ
でＸアドレスは整数部Ｘと小数部ｘ、Ｙアドレスは整数
部Ｙと小数部ｙとから成っている。これらのＸアドレス
及びＹアドレスが端子（1X）（1Y）を通じてレジスタ
（2X）（2Y）に供給される。
これらのレジスタ（2X）（2Y）からのアドレスの整数
部X,Yがそれぞれ偶数（Ｅ）生成回路（3aX）（3aY）を
通じた後LSBが排除されてメモリ（4a）に供給される。
また整数部Ｘが偶数（Ｅ）生成回路（3bX），整数部Ｙ
が奇数（Ｏ）生成回路（3bY）を通じた後LSBが排除され
てメモリ回路（4b）に供給され、整数部Ｘが奇数（Ｏ）
生成回路（3cX），整数部Ｙが偶数（Ｅ）生成回路（3c
Y）を通じた後LSBを排除されてメモリ（4c）に供給さ
れ、整数部X,Yがそれぞれ奇数（Ｏ）生成回路（3dX）
（3dY）を通じた後LSBが排除されてメモリ（4d）に供給
される。
部X,Yがそれぞれ偶数（Ｅ）生成回路（3aX）（3aY）を
通じた後LSBが排除されてメモリ（4a）に供給される。
また整数部Ｘが偶数（Ｅ）生成回路（3bX），整数部Ｙ
が奇数（Ｏ）生成回路（3bY）を通じた後LSBが排除され
てメモリ回路（4b）に供給され、整数部Ｘが奇数（Ｏ）
生成回路（3cX），整数部Ｙが偶数（Ｅ）生成回路（3c
Y）を通じた後LSBを排除されてメモリ（4c）に供給さ
れ、整数部X,Yがそれぞれ奇数（Ｏ）生成回路（3dX）
（3dY）を通じた後LSBが排除されてメモリ（4d）に供給
される。
ここで偶数（Ｅ）生成回路は、入力が偶数ならそのま
ま奇数のとき“1"を加えて出力するもので、例えば第２
図Ａに示すように端子（31）に供給される入力のLSBに
端子（32）からのそれより上のビットが全て“0"の信号
を付加して元の入力と加算器（33）で加算し、レジスタ
（34）を介して端子（35）に取出すことで実現できる。
また奇数（Ｏ）生成回路は、入力が奇数ならそのまま偶
数のとき“1"を加えて出力するもので、例えば同図Ｂに
示すよう端子（41）に供給される入力のLSBをインバー
タ（42）で反転し、この反転信号に端子（43）からのそ
れより上のビットが全て“0"の信号を付加して元の入力
と加算器（44）で加算し、レジスタ（45）を介して端子
（46）に取出すことで実現できる。
ま奇数のとき“1"を加えて出力するもので、例えば第２
図Ａに示すように端子（31）に供給される入力のLSBに
端子（32）からのそれより上のビットが全て“0"の信号
を付加して元の入力と加算器（33）で加算し、レジスタ
（34）を介して端子（35）に取出すことで実現できる。
また奇数（Ｏ）生成回路は、入力が奇数ならそのまま偶
数のとき“1"を加えて出力するもので、例えば同図Ｂに
示すよう端子（41）に供給される入力のLSBをインバー
タ（42）で反転し、この反転信号に端子（43）からのそ
れより上のビットが全て“0"の信号を付加して元の入力
と加算器（44）で加算し、レジスタ（45）を介して端子
（46）に取出すことで実現できる。
これらの端子（35）（46）に取出される信号のLSBが
排除されて、それぞれメモリ（4a）〜（4d）に供給され
る。
排除されて、それぞれメモリ（4a）〜（4d）に供給され
る。
これによってメモリ（4a）〜（4d）のアドレスが選択
される。
される。
さらに上述の図において、（５）はデータの入力端子
であって、この端子（５）からの各整数アドレス毎に対
応してサンプリングされた入力データがレジスタ（６）
を通じて各メモリ（4a）〜（4d）に供給される。
であって、この端子（５）からの各整数アドレス毎に対
応してサンプリングされた入力データがレジスタ（６）
を通じて各メモリ（4a）〜（4d）に供給される。
またレジスタ（2X）（2Y）からの各アドレスの整数部
X,YのLSB（XL,YL）がデコーダ（７）に供給され、（XL,
YL）＝（0,0）のときに“A"、（0,1）のときに“B"、
（1,0）のときに“C"、（1,1）のときに“D"の出力が形
成される。これらの出力“A"〜“D"がそれぞれメモリ
（4a）〜（4d）の書込制御端子▲▼に供給される。
X,YのLSB（XL,YL）がデコーダ（７）に供給され、（XL,
YL）＝（0,0）のときに“A"、（0,1）のときに“B"、
（1,0）のときに“C"、（1,1）のときに“D"の出力が形
成される。これらの出力“A"〜“D"がそれぞれメモリ
（4a）〜（4d）の書込制御端子▲▼に供給される。
これによってメモリ（4a）〜（4d）には、入力データ
がそれぞれ隣接するもの同士が異なるメモリとなるよう
に順次各アドレスに書込まれる。
がそれぞれ隣接するもの同士が異なるメモリとなるよう
に順次各アドレスに書込まれる。
これに対して読出時には、所望のアドレスが供給され
ると各アドレスの整数部X,Yが上述と同様に偶数・奇数
生成回路を通じてメモリ（4a）〜（4d）に供給され、そ
れぞれ読出されたデータが乗算器（8a）（8b）（8c）
（8d）に供給される。なお読出時にはデコーダ（７）か
らの書込制御信号は遮断されている。
ると各アドレスの整数部X,Yが上述と同様に偶数・奇数
生成回路を通じてメモリ（4a）〜（4d）に供給され、そ
れぞれ読出されたデータが乗算器（8a）（8b）（8c）
（8d）に供給される。なお読出時にはデコーダ（７）か
らの書込制御信号は遮断されている。
一方レジスタ（2X）（2Y）からの供給されたアドレス
の小数部x,yと整数部のLSB（XL,YL）がROM（９）に供給
される。ここでROM（９）からは（XL,YL）の値に応じて
第３図に示すように小数部x,yを変換した出力E,F,G,Hが
出力される。これらの出力Ｅ〜Ｈがレジスタ（10）を介
してそれぞれ乗算器（8a）〜（8d）に供給される。
の小数部x,yと整数部のLSB（XL,YL）がROM（９）に供給
される。ここでROM（９）からは（XL,YL）の値に応じて
第３図に示すように小数部x,yを変換した出力E,F,G,Hが
出力される。これらの出力Ｅ〜Ｈがレジスタ（10）を介
してそれぞれ乗算器（8a）〜（8d）に供給される。
そしてこれらの乗算器（8a）〜（8d）からの信号がそ
れぞれレジスタ（11a）（11b）（11c）（11d）を介して
加算器（12a）（12b）（13）で加算され、レジスタ（1
4）を介して出力端子（15）に取出される。
れぞれレジスタ（11a）（11b）（11c）（11d）を介して
加算器（12a）（12b）（13）で加算され、レジスタ（1
4）を介して出力端子（15）に取出される。
従ってこの装置において、例えば第４図に示すように
元のアドレスが〔0,0〕〔0,1〕〔1,0〕‥‥のときにそ
れぞれメモリ（4a）〜（4d）のアドレスａ（0,0）ｂ
（0,0）ｃ（0,0）‥‥にデータの書込が行われる。
元のアドレスが〔0,0〕〔0,1〕〔1,0〕‥‥のときにそ
れぞれメモリ（4a）〜（4d）のアドレスａ（0,0）ｂ
（0,0）ｃ（0,0）‥‥にデータの書込が行われる。
そして読出時には、例えばアドレスが０≦Ｘ＋ｘ＜1,
0≦Ｙ＋ｙ＜１のときに各メモリ（4a）〜（4d）のａ
（0,0）ｂ（0,0）ｃ（0,0）ｄ（0,0）のデータSa,Sb,S
c,Sdが読出され、ROM（９）からの値と乗算された後加
算されて、 Ｓ＝Sa（１−ｘ）（１−ｙ） ＋Sb（１−ｘ）ｙ ＋Scx（１−ｙ） ＋Sdxy のデータＳが取出される。
0≦Ｙ＋ｙ＜１のときに各メモリ（4a）〜（4d）のａ
（0,0）ｂ（0,0）ｃ（0,0）ｄ（0,0）のデータSa,Sb,S
c,Sdが読出され、ROM（９）からの値と乗算された後加
算されて、 Ｓ＝Sa（１−ｘ）（１−ｙ） ＋Sb（１−ｘ）ｙ ＋Scx（１−ｙ） ＋Sdxy のデータＳが取出される。
また０≦Ｘ＋Ｘ＜1,1≦Ｙ＋ｙ＜２のときはａ（0,1）
ｂ（0,0）ｃ（0,1）ｄ（0,0）のデータSa,Sb,Sc,Sdが読
出されて、 Ｓ＝Sa（１−ｘ）ｙ ＋Sb（１−ｘ）（１−ｙ） ＋Scxy ＋Sdx（１−ｙ） のデータＳが取出され、１≦Ｘ＋ｘ＜2,0≦Ｙ＋ｙ＜１
のときはａ（1,0）ｂ（1,0）ｃ（0,0）ｄ（0,0）のデー
タSa,Sb,Sc,Sdが読出されて、 Ｓ＝Sax（１−ｙ） ＋Sbxy ＋Sc（１−ｘ）（１−ｙ） ＋Sd（１−ｘ）ｙ のデータＳが取出され、１≦Ｘ＋ｘ＜2,1≦Ｙ＋ｙ＜２
のときはａ（1,1）ｂ（1,0）ｃ（0,1）ｄ（0,0）のデー
タSa,Sb,Sc,Sdが読出されて、 Ｓ＝Saxy ＋Sbx（１−ｙ） ＋Sc（１−ｘ）ｙ ＋Sd（１−ｘ）（１−ｙ） のデータＳが取出される。
ｂ（0,0）ｃ（0,1）ｄ（0,0）のデータSa,Sb,Sc,Sdが読
出されて、 Ｓ＝Sa（１−ｘ）ｙ ＋Sb（１−ｘ）（１−ｙ） ＋Scxy ＋Sdx（１−ｙ） のデータＳが取出され、１≦Ｘ＋ｘ＜2,0≦Ｙ＋ｙ＜１
のときはａ（1,0）ｂ（1,0）ｃ（0,0）ｄ（0,0）のデー
タSa,Sb,Sc,Sdが読出されて、 Ｓ＝Sax（１−ｙ） ＋Sbxy ＋Sc（１−ｘ）（１−ｙ） ＋Sd（１−ｘ）ｙ のデータＳが取出され、１≦Ｘ＋ｘ＜2,1≦Ｙ＋ｙ＜２
のときはａ（1,1）ｂ（1,0）ｃ（0,1）ｄ（0,0）のデー
タSa,Sb,Sc,Sdが読出されて、 Ｓ＝Saxy ＋Sbx（１−ｙ） ＋Sc（１−ｘ）ｙ ＋Sd（１−ｘ）（１−ｙ） のデータＳが取出される。
以下同様に各アドレスのデータが取出される。
こうしてデータの読出しが行われるわけであるが、上
述の装置によれば任意の小数を含む入力アドレスに対し
ても所望のデータが取出されるので、外部に対して仮想
的に連続的なデータの出力を行うことができる。
述の装置によれば任意の小数を含む入力アドレスに対し
ても所望のデータが取出されるので、外部に対して仮想
的に連続的なデータの出力を行うことができる。
なお具体的な書込・読出しの手順は、書込時にはＸア
ドレス,Yアドレスを順次供給すると共に対応するデータ
を１クロック遅らせて供給することによって順次書込み
が行われる。
ドレス,Yアドレスを順次供給すると共に対応するデータ
を１クロック遅らせて供給することによって順次書込み
が行われる。
また読出時にはＸアドレス,Yアドレスを順次供給する
ことにより、５クロック後に補間されたデータが順次読
出される。
ことにより、５クロック後に補間されたデータが順次読
出される。
さらに上述の装置はアドレスが１次元のメモリにも適
用でき、また３次元以上の多次元にも応用できる。
用でき、また３次元以上の多次元にも応用できる。
この発明によれば、任意の小数を含む入力アドレスに
対しても所望のデータが取出されるので、外部に対して
仮想的に連続的なデータの出力を行うことができるよう
になった。
対しても所望のデータが取出されるので、外部に対して
仮想的に連続的なデータの出力を行うことができるよう
になった。
第１図は本発明の一例の構成図、第２図〜第４図はその
説明のための図である。 （1X）（1Y）はアドレス入力端子、（2X）（2Y）（６）
（10）（11a）〜（11d）（14）はレジスタ、（3aX）（3
aY）（3bX）（3cY）は偶数生成回路、（3bY）（3cX）
（3dX）（3dY）は奇数生成回路、（4a）〜（4d）はメモ
リ、（５）はデータ入力端子、（７）はデコーダ、（8
a）〜（8d）は乗算器、（９）はROM、（12a）（12b）
（13）は加算器、（15）はデータ出力端子である。
説明のための図である。 （1X）（1Y）はアドレス入力端子、（2X）（2Y）（６）
（10）（11a）〜（11d）（14）はレジスタ、（3aX）（3
aY）（3bX）（3cY）は偶数生成回路、（3bY）（3cX）
（3dX）（3dY）は奇数生成回路、（4a）〜（4d）はメモ
リ、（５）はデータ入力端子、（７）はデコーダ、（8
a）〜（8d）は乗算器、（９）はROM、（12a）（12b）
（13）は加算器、（15）はデータ出力端子である。
Claims (1)
- 【請求項１】整数アドレスごとの離散的データが隣接す
るもの同士異なるメモリになるように複数のメモリに分
割して記憶され、 小数を含む入力アドレスに対してこの入力アドレスの整
数部を奇数化及び偶数化して上記複数のメモリに供給し
て上記複数のメモリから上記入力アドレスの周囲の離散
的データを取出すと共に、 上記入力アドレスの小数部から上記入力アドレスの整数
部のLSBに応じて演算して補間係数を発生させ、 この補間係数と上記取出された離散的データを用いて連
続データを形成して出力するようにしたメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63156210A JP2707609B2 (ja) | 1988-06-24 | 1988-06-24 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63156210A JP2707609B2 (ja) | 1988-06-24 | 1988-06-24 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01321574A JPH01321574A (ja) | 1989-12-27 |
| JP2707609B2 true JP2707609B2 (ja) | 1998-02-04 |
Family
ID=15622769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63156210A Expired - Fee Related JP2707609B2 (ja) | 1988-06-24 | 1988-06-24 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2707609B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04355846A (ja) * | 1991-06-03 | 1992-12-09 | Nec Corp | 電子計算機のデータ列補間演算用モジュール |
| JPH08305625A (ja) * | 1995-05-11 | 1996-11-22 | Hitachi Ltd | 演算処理機能付き半導体メモリ及びそれを用いた処理装置 |
| US6108746A (en) * | 1996-04-26 | 2000-08-22 | Hitachi, Ltd. | Semiconductor memory having an arithmetic function and a terminal arrangement for coordinating operation with a higher processor |
| WO2004109597A1 (ja) | 2003-06-02 | 2004-12-16 | Olympus Corporation | 画像処理装置 |
| WO2007102244A1 (ja) * | 2006-03-07 | 2007-09-13 | Neuro Solution Corp. | 画像拡大縮小装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59195760A (ja) * | 1983-04-22 | 1984-11-06 | Toshiba Corp | パタン拡大縮小装置 |
| JPS60124785A (ja) * | 1983-12-09 | 1985-07-03 | Fujitsu Ltd | 画像処理装置 |
| JPS60140292A (ja) * | 1983-12-28 | 1985-07-25 | 株式会社東芝 | パタ−ン拡大縮小装置 |
| JPS61184687A (ja) * | 1985-02-13 | 1986-08-18 | Mitsubishi Electric Corp | 多値画像拡大縮小制御方法 |
| JPS6247786A (ja) * | 1985-08-27 | 1987-03-02 | Hamamatsu Photonics Kk | 近傍画像処理専用メモリ |
-
1988
- 1988-06-24 JP JP63156210A patent/JP2707609B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01321574A (ja) | 1989-12-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |