JPH03139773A - ディジタル画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は画像信号を圧縮伸長するような場合に用いて好
適なディジタル画像処理装置に関する。

［従来の技術］ ・第１３図は従来のディジタル画像処理装置の一例の構
成を示すブロック図である。

同図において、１は画像メモリであり、図示せぬ回路か
ら供給きれるディジタル画像信号を記憶する。２は画素
処理装置であり、画像メモリ１より読み出されたデータ
を処理する。３は画像メモリであり、画素処理装置２に
より処理されたデータを記憶する。画像メモリ３は画像
メモリ１と同一ときれる場合がある。

画像メモリ１より読み出されたデータは画素処理装置２
により所定の処理が施された後、画像メモリ３に書き込
まれ、ざらに図示せぬ次の処理回路に供給される。

画素処理装置２における処理単位が変更された場合、画
像メモリ１．３の容量も変更きれる。

すなわち、例えば第１３図に示すように、画素処理装置
Ｓにおける処理単位を（ｎ　Ｘ　ｑ）Ｘ　（ｍＸ　ｒ）
に変更した場合、画像メモリ１，３も（ｎ　Ｘ　ｑ　）
Ｘ（ｍ　Ｘ　ｒ　）の容量に変更される。

［発明が解決しようとする課題］ 従来の装置はこのように、画像処理単位を変更すると、
その都度画像メモリの容量も変更しなければならなかっ
た。従って、画像処理装置の処理単位毎に構成を異なる
ものとする必要があり、不便であった。

本発明はこのような状況に鑑みてなされなもので、画像
信号を、同一の構成で、任意の単位で処理することがで
きるようにするものである。

［課題を解決するための手段１ 請求項１に記載のディジタル画像処理装置は、画像のデ
ィジタルデータを記憶する第１のメモリと、第１のメ・
モリに記憶されたディジタルデータから所定の範囲のｎ
×ｍ（ｎ、ｍはいずれも整数）のディジタルデータを順
次読み出させるアドレス制御回路と、第１のメモリから
順次読み出されたｎ×ｍのディジタルデータを記憶する
第２のメモリと、第２のメモリに記憶されたディジタル
データをｎ×ｍの単位で処理する処理装置とを備える。

請求項２に記載のディジタル画像処理装置は、画像のデ
ィジタルデータを記憶する第１のメモリと、第１のメモ
リに記憶されたディジタルデータから異なる範囲のｎ×
ｍ（ｎ、ｒηはいずれも整数）のディジタルデータを並
列に読み出させるアドレス制御回路と、第１のメモリか
ら並列に読み出されたｎ×ｍのディジタルデータを各々
並列に記憶する複数の第２のメモリと、複数の第２のメ
モリの各々に対応して、そこに記憶されたディジタルデ
ータをｎ×ｍの単位で処理する複数の処理装置とを備え
る。

請求項３に記載のディジタル画像処理装置は、ディジタ
ルデータをｎ×ｍ（ｎ、ｍはいずれも整数）の単位で処
理する複数の処理装置と、ｔ　Ｘ　ｕ　（ｔ。

Ｕはいずれも整数であって、各々ｎ、　　ｍの非整数倍
）のディジタルデータが入力されたとき、ｎ、　　ｍの
整数倍になるように、ダミーデータを付加して記憶する
第１のメモリと、第１のメモリに記憶されたディジタル
データから所定の範囲のｎ×ｍのディジタルデータを読
み出させるアドレス制御回路と、第・１のメモリから読
み出されたｎ×ｍのディジタルデータを一旦記憶し、処
理装置に供給する第２のメモリとを備える。

［作用］ 請求項１に記載のディジタル画像処理装置においては、
第１のメモリから所定の範囲のｎ×ｍのデータが順次読
み出され、第２のメモリに記憶きれる。第２のメモリに
記憶されたデータが処理装置により順次処理される。

また、請求項２に記載のディジタル画像処理装置におい
ては、第１のメモリから異なる範囲のｎ×ｍのデータが
並列に読み出され、第２のメモリに並列に記憶される。

第２のメモリの各々に記憶されたデータが対応する処理
装置により各々並列処理される。

従って、いずれの場合も、任意の画像処理単位に対応す
ることができる。そして、後者の場合、前者の場合に較
べてより迅速な処理が可能となる。

請求項３に記載のディジタル画像処理装置においては、
画像処理単位の整数倍のデータが第１のメモリに記憶き
れるように、ダミーデータが付加される。

従って、任意の画像処理単位に対応することができる。

［実施例］ 第１図は本発明のディジタル画像処理装置の一実施例の
構成を示すブロック図である。

同図において、１１は第１のメモリとしての画像メモリ
であり、図示せぬ回路から供給きれるディジタル画像信
号を記憶する。１２はアドレス制御回路であり、画像メ
モリ１１のデータの書き込みと読み出しの位置を制御す
る。１３は画像メモリ１１から読み出されたデータを記
憶する第２のメモリとしてのメモリであり、アドレス制
御回路１４に・よりその読み出しと書き込みの位置が制
御される。アドレス制御回路１２と１４は必要に応じて
１つにまとめることができる。

１５はメモリ１３から読み出されたデータを記憶するバ
ッファメモリである。バッファメモリ１５を第２のメモ
リとするとき、メモリ１３は第１のメモリとして機能す
る。１６はバッファメモリ１５に記憶されたデータを演
算する処理装置としての画素演算器である。１７は転置
バッファメモリであり、画素演算器１６により処理され
た信号を記憶する。１８は転置バッファメモリ１７より
出力された信号を演算し、メモリ１３に出力する画素演
算器である。

次にその動作を説明する。

この実施例の場合、バッファメモリ１５は８×８の容量
、メモリ１３は３５２Ｘ２４０の容量（メモリ１５の１
３２０倍の容量）、画像メモリ１１は７０４Ｘ　４８０
の容量（メモリ１３の４倍の容量）、を各々有している
。アドレス制御回路１２は画像メモリ１１の７０４Ｘ４
８０の範囲の内、所定の範囲の３５２Ｘ２４０のデータ
を読み出し、メモリ１３に供給する。アドレス制御回路
１４はこのデータを所定のアドレスに書き込ませる。

アドレス制御回路１４はざらに、メモリ１３の３５２　
Ｘ　２４０の範囲の内、所定の８×８の範囲のデータを
読み出させる。このデータはバッファメモリ１５に書き
込まれる。このデータはざらにバッファメモリ１５から
読み出され、画素演算器１６に入力きれる。画素演算器
１６は入力されたデータを所定の方向（例えば行方向）
に０ＣＴ（Ｄｉｓｃｒｅａｔ　Ｃｏ５１ｎｅ　Ｔｒａｎ
ｓｆｅｒ）演算する。ＯＣＴ演算については後述する。

画素演算器１６の出力は転置バッファメモリ１７に入力
され、記憶される。転置バッファメモリ１７に記憶され
たデータはざらに画素演算器１８によりやはり行方向に
ＤＣＴ演算される。

８Ｘ８のデータがバッファメモリ１８に、例えば第２図
（ａ）に示すように書き込まれたとすると、画素演算器
１６により演算されたデータは行と列を転置して、第２
図（ｂ）に示すように転置バッファメモリ１７己書き込
まれる。これにより、画素演算器１８が画素演算器１６
と同様に行方向に演算を行なうことにより、結局、デー
タは行と列の両方向に演算きれることになる。

画素演算器１８により演算されたデータは再びメモリ１
３に書き込まれる。

以下同様にして他の８×８の範囲のデータが読み出され
、処理される動作が繰り返される。

このように処理が終了したデータはメモリ１３からざら
に読み出きれ、画像メモリ１１あるいは図示せぬ回路に
供給される。

以上のようにして′メモリ１３に書き込まれた全てのデ
ータについての処理が終了したとき、画像メモリ１１か
ら次の他の３５２　Ｘ　２４０の範囲のデータが読み出
きれ、同様に処理きれる。

すなわち、第３図に示すように、画像メモリ１１におい
ては、そこに記憶きれているデータが、メモリ１３の容
量に対応する範囲毎に実質的に区分されているように処
理される。この実施例の場合、画像メモリ１１はメモリ
１３の４倍の容量を有しているので、３５２Ｘ２４０の
４つの領域Ａ乃至りに区分される。

一 −１０＝ 図示せぬ回路から画像メモリ１１に入力された画像デー
タが例えば６４０　Ｘ　４４０の容量（第３図において
斜線を施していない部分）である場合、行方向に６４ビ
ツト、列方向に４０ビツトのダミーデータ（第３図にお
いて斜線を施した部分）が付加きれ、メモリ１３の整数
倍に調整きれる。

そして最初に領域Ａ、以下領域Ｂ乃至りが順次メモリ１
３に読み出され、処理きれる。

第４図はダミーデータを付加する場合の一般的方法を表
わしている。

同図に示すように、メモリ１３の容量をｎ×ｍとすると
き、画像メモリ１１はその整数倍の容量（ｎＸｑ）Ｘ（
ｍＸｒ）、又は少なくともその容量を含む容量に設定さ
れる。ここでｎ、　　ｍ、　　ｑ、　　ｒはいずれも正
の整数である。画像データの容量が、（ｎ　（ｑ　−１
）十Δｎ）Ｘ（ｍ（ｒ−１）＋６ｍ）であるとき、行方
向に（ｎ−Δｍ）ピット、列方向に（ｍ−Δｍ）ビット
、合計 （ｎ−八ｎ）（ｍ（ｒ−１）＋６ｍ）＋（Ｉｌ−Δｍ）
　（ｎ　（ｑ−１）＋Δｎ）＋（ｎ−Δｍ）　（ｍ−Δ
ｍ） １１− のダミーデータが付加きれる。

尚、ダミーデータは、メモリ１３の容量がバッファメモ
リ１５の整数倍になるように付加することもできる。

第５図は第１図の実施例をざらに一般化した場合の構成
を表わしている。

すなわち、ｑｘｒのボート３・３を有する（ｎ　Ｘ　ｑ
）Ｘ（ｍＸｒ）の容量の第１のメモリとしての画像メモ
リ３１に記憶されているデータから、所定の範囲のｎ×
ｍのデータがアドレス制御回路３２に制御きれ、ボート
３３からセレクタ３４を介して第２のメモリとしての画
素メモリ３５に順次読み出きれ、書き込まれる。画素メ
モリ３５に書き込まれたデータは処理装置としての画素
演算器３６により所定の処理が施された後、再び画素メ
モリ３Ｓに記憶される。

画素メモリ３５より読み出されたデータはセレクタ３７
及びｑＸｒのボート３８を介して（ｎ　Ｘ　ｑ）Ｘ（ｍ
Ｘｒ）め画像メモリ３９に書き込まれる。アドレス＠胛
回路４０はセレクタ３７と画像メモリ１２− ３９を＃御し、その書き込み位置を＃御する。

画像メモリ３１からは他の領域のｎ×ｍのデータが順次
読み出され、同様の処理が繰り返される。

第６図は本発明のディジタル画像処理装置の他の実施例
の構成を示すブロック図であり、第１図における場合と
対応する部分には同一の符号を付しである。

この実施例においては、メモリ１３、バッファメモリ１
５、画素演算器１６．１８、転置バッファメモリ１７、
アドレス制御回ｌ８１４よりなる回路１９ａ乃至１９ｄ
が並列に複数個（実施例の場合４１１）画像メモリ１１
に接続されている。

その結果、第３図に示した４つの領域Ａ乃至りのデータ
が並列に各回路１９ａ乃至１９ｄに各々供給きれ、処理
きれる。従って、第１図の場合より処理時間が短くて済
むことになる。

第７図は第６図の実施例をざらに一般化しな場合の構成
を表わしている。

すなわち、この実施例においては、ｎ×ｍの容量の画素
メモリ３５ａ乃至３５ｆと画素演算器３６ａ乃至３６ｆ
が複数個（ｑｒ個）、（ｎＸｑ）Ｘ（ｍＸｒ）の容量の
画像メモリ３１に並列に接続きれている。これにより、
データが並列処理きれる。

第８図はＯＣＴ演算を行なう画素演算器１６（画素演算
器１８も同様に構成されている）の一実施例の構成を示
すブロック図である。

同図に示すように、画素演算５ｈＶ１６は、データを１
クロック分遅延きせる遅延回路６１、並列に８個接続さ
れた回路６２ａ乃至６２ｈ１　及び遅延回路６８により
構成されている。

回Ｗ８６２　ａは所定の係数を乗算する係数回路６３ａ
ｓ　遅延回路６４　ａ＋　　６６　ａ、　　６７　ａ、
加算器６５ａにより構成されている。

回路６２ｂ乃至６２ｈも回路６２　ａと同様に構成され
ている。

第９図は回路６２ａのざらに詳細な構成を示す回路図で
ある。同図に示すように、係数回路６３ａは加算器７１
、遅延回路？２，７４、ＲＡＭ７３、乗算器７５により
構成きれている。また、加算器６５ａは加算器７６とセ
レクタ７７により構成き１３− １４− れている。ざらに、遅延口ｖ８６４ａ、６６ａ、６７ａ
は各々レジスタＭＲＥＧ８１．　　ＡＲＥＧ８２．　　
ＱＲＥＧ８３により構成きれている。

次にその動作を第１０図乃至第１２図のタイミングチャ
ートを参照して説明する。

ＳＴＡＲＴ（８号（第１０図（ａ））により動作の開始
が指令されると、クロック（第１０図（ｂ））に同期し
て、端子ＩＨＡからデータ（第１０図（Ｃ））が入力さ
れる。

このデータは遅延回路６１により１クロツク分遅延され
た後、乗算１７５に入力される。

一方、加算器７１は遅延回路７２の出力に１を加算する
動作を繰り返し、Ｏから１ずっ７までインクリメントす
るアドレス（第１０図（ｄ））を発生する。ＲＡＭ７３
はこのアドレスに対応した係数（第１０図（ｅ））を発
生し、遅延回路７４を介して乗算器７５に出力する。乗
算Ｎ７５はこの係数と遅延回路６１からのデータ（第１
０図（ｆ））とを乗算し、レジスタ８１に出力する（第
１０図（ｇ））。

セｌ、’１１７７ハＡＭＵＸ信号（第１０図（ｈ））に
対応して、８クロツクに１回の割合で０を、その他のタ
イミングにおいてはレジスタ８２の出力を選択し、加算
器７６に出力する。加算器７６はセレクタ７７の出力と
レジスタ８１の出力とを加算し、レジスタ８２に出力す
る（第１０図（ｉ））。

レジスタ８２に記憶されたデータはレジスタ８３のＱＲ
ＥＧクロック（第１０図（ｊ））に対応して、８個のデ
ータに１個の割合でレジスタ８３にラッチきれる。

第８図に示すＬうに、８個の回路６２ａ乃至６２ｈ各々
がレジスタ６７ａ乃至６７ｈを有しており、レジスタ６
７ａ乃至６７ｈは各々クロック（第１０図（ｂ））の異
なるタイミングでデータをラッチする。レジスタ６７ａ
乃至６７ｈにラッチされたデータはＭＡＣ−ＯＥ傷信号
第１０図（ｋ））に対応していずれか１つが順次選択さ
れ、レジスタ６８に出力される。レジスタ６８にラッチ
されたデータが端子ＯＵＴから出力される（第１０図（
１））。

以上の動作をまとめると第１１図及び第１２図のタイミ
ングチャートに示すようになる。

すなわち、ＳＴＡＲＴ信号（第１１図（ａ））により動
作１５− １６− の開始が指令されると、クロック（第１１図（ｂ））に
同期して、端子ＩＮＡからデータ（第１１図（Ｃ））が
入力きれ、所定クロック遅延して端子ＯＵＴから処理デ
ータ（第１１図（ｄ））が出力きれる。

画像データが終了すると、それに続いてダミーデータが
クロック（第１２図（ｂ））に同期して入力され（第１
２図（Ｃ））、通常のデータと同様に処理されて出力き
れる（第１２図（ｄ））。全てのデータの処理が終了す
ると、動作が中止される（第１２図（ａ））。

［発明の効果］ 以上のように請求項１に記載のディジタル画像処理装置
によれば、第１のメモリに記憶されたデータの中から所
定の範囲のデータを抜取り、順次処理するようにしたの
で、処理単位の変更にも容易に対応が可能となる。

また、請求項２に記載のディジタル画像処理装置によれ
ば、第１のメモリに記憶されたデータの中から異なる範
囲のデータを抜取り、並列に処理するようにしたので、
処理単位の変更に容易に対応が可能となると同時に、請
求項１に記載の場合より迅速な処理が可能となる。

さらに、請求項３に記載のディジタル画像処理装置によ
れば、第２のメモリの整数倍のデータが第１のメモリに
記憶されるように、ダミーデータを付加するようにした
ので、任意の処理単位に対応することができる。

【図面の簡単な説明】

第１図は本発明のディジタル画像処理装置の一実施例の
構成を示すブロック図、第２図は第１図の実施例のバッ
ファメモリと転置バッファメモリの動作を説明する図、
第３図は第１図の実施例のダミーデータ付加の処理を説
明する図、第４図は一般的な場合におけるダミーデータ
付加の処理を説明する図、第５図は第１図の実施例を一
般化した場合の構成を示すブロック図、第６図は本発明
のディジタル画像処理装置の他の実施例の構成を示すブ
ロック図、第７図は第６図の実施例を一般化した場合の
構成を示すブロック図、第８図は第１図及び第６図の実
施例における画素演算器の一１７− １８− 実施例の構成を示すブロック図、第９図は第８図におけ
る一部の回路の構成をより詳細に示すブロック図、第１
０図乃至第１２図は第９図の回路の動作を説明するタイ
ミングヂャート、第１３図及び第１４図は従来のディジ
タル画像処理装置の一例の構成を示すブロック図である
。 １、　３．　４．　６．　１１．　３１．　３９・・・
画像メモ広　２．５・・・画素処理装置、１２．　１４
．　３２゜４０・・・アドレス制御装置、１３・・・メ
モリ、１５・・・バッファメモリ、１６．１８，３６，
３６ａ乃至３６ｆ・・・画素演算器、１７・・・転置バ
ッファメモリ、１９．１９ａ乃至１９　ｄ−・・回路、
３３．３８−・・ボート、３４．３７・・・セレクタ。

Claims (3)

【特許請求の範囲】
1. （１）画像のディジタルデータを記憶する第１のメモリ
   と、 前記第１のメモリに記憶されたディジタルデータから所
   定の範囲のｎ×ｍ（ｎ、ｍはいずれも整数）のディジタ
   ルデータを順次読み出させるアドレス制御回路と、 前記第１のメモリから順次読み出されたｎ×ｍのディジ
   タルデータを記憶する第２のメモリと、前記第２のメモ
   リに記憶されたディジタルデータをｎ×ｍの単位で処理
   する処理装置とを備えるディジタル画像処理装置。
2. （２）画像のディジタルデータを記憶する第１のメモリ
   と、 前記第１のメモリに記憶されたディジタルデータから異
   なる範囲のｎ×ｍ（ｎ、ｍはいずれも整数）のディジタ
   ルデータを並列に読み出させるアドレス制御回路と、 前記第１のメモリから並列に読み出されたｎ×ｍのディ
   ジタルデータを各々並列に記憶する複数の第２のメモリ
   と、 前記複数の第２のメモリの各々に対応して、そこに記憶
   されたディジタルデータをｎ×ｍの単位で処理する複数
   の処理装置とを備えるディジタル画像処理装置。
3. （３）画像のディジタルデータをｎ×ｍ（ｎ、ｍはいず
   れも整数）の単位で処理する複数の処理装置と、ｔ×ｕ
   （ｔ、ｕはいずれも整数であって、各々ｎ、ｍの非整数
   倍）のディジタルデータが入力されたとき、ｎ、ｍの整
   数倍になるように、ダミーデータを付加して記憶する第
   １のメモリと、 前記第１のメモリに記憶されたディジタルデータから所
   定の範囲のｎ×ｍのディジタルデータを読み出させるア
   ドレス制御回路と、 前記第１のメモリから読み出されたｎ×ｍのディジタル
   データを一旦記憶し、前記処理装置に供給する第２のメ
   モリとを備えるディジタル画像処理装置。