JPS63167967A - ディジタル信号処理集積回路 - Google Patents
ディジタル信号処理集積回路Info
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- JPS63167967A JPS63167967A JP62325135A JP32513587A JPS63167967A JP S63167967 A JPS63167967 A JP S63167967A JP 62325135 A JP62325135 A JP 62325135A JP 32513587 A JP32513587 A JP 32513587A JP S63167967 A JPS63167967 A JP S63167967A
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- 238000004364 calculation method Methods 0.000 claims description 14
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- 238000000034 method Methods 0.000 description 8
- 238000007792 addition Methods 0.000 description 7
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/14—Fourier, Walsh or analogous domain transformations, e.g. Laplace, Hilbert, Karhunen-Loeve, transforms
- G06F17/147—Discrete orthonormal transforms, e.g. discrete cosine transform, discrete sine transform, and variations therefrom, e.g. modified discrete cosine transform, integer transforms approximating the discrete cosine transform
Landscapes
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ディジタル信号の処理に関するもので、さら
に詳細には、ｎ個のディジタルデータＸ」を表す信号を
受けて、このディジタルデータに所定の変換を行って、 で表されるディジタル係数Ｆｖを発生させる回路に関す
る。
に詳細には、ｎ個のディジタルデータＸ」を表す信号を
受けて、このディジタルデータに所定の変換を行って、 で表されるディジタル係数Ｆｖを発生させる回路に関す
る。
従来の技術
このタイプの変換には、特に「１次元コサイン変換」と
呼ばれる変換が含まれる。この場合には、ｆ （ｊ、
ｖ）は、 ｆ （ｊ、ｖ）＝ＣＯ３（２ｊ＋１）ｙｒｖ／ｎと表さ
れる。すなわち、この変換は特に画像処理を行いその結
果をディジタル信号の形態で伝送するのに利用される。
呼ばれる変換が含まれる。この場合には、ｆ （ｊ、
ｖ）は、 ｆ （ｊ、ｖ）＝ＣＯ３（２ｊ＋１）ｙｒｖ／ｎと表さ
れる。すなわち、この変換は特に画像処理を行いその結
果をディジタル信号の形態で伝送するのに利用される。
この場合、ｎＸｎ個のディジタルデータのブロックから
ｎＸｎ個の係数Ｆｖが発生する。
ｎＸｎ個の係数Ｆｖが発生する。
この変換を行うため、１次元コサイン変換の場合には例
えばバイオング・ジー・！Ｊ −（Ｂｙｅｏｎｇ Ｇｉ
Ｌｅｅ）のアルゴリズムが用いられる。
えばバイオング・ジー・！Ｊ −（Ｂｙｅｏｎｇ Ｇｉ
Ｌｅｅ）のアルゴリズムが用いられる。
このバイオング・ジー・ジーのアルゴリズムは、１９８
４年のＩＢＢＢ ＩＣＡＳＳＰのプロシーディングに発
表されたｒＦＣＴ−高速コサイン変換（ａ ＦａｓｔＣ
ｏｓｉｎｅ Ｔｒａｎｓｆｏｒｍ） Ｊに記載されてい
る。
４年のＩＢＢＢ ＩＣＡＳＳＰのプロシーディングに発
表されたｒＦＣＴ−高速コサイン変換（ａ ＦａｓｔＣ
ｏｓｉｎｅ Ｔｒａｎｓｆｏｒｍ） Ｊに記載されてい
る。
このアルゴリズムは、並列に受信されるデータまたはデ
ータ群に対して実行すべき連続した操作をグラフの形態
で表したものである。
ータ群に対して実行すべき連続した操作をグラフの形態
で表したものである。
バイオング・ジー・ジーのアルゴリズムがグラフとして
第１図に示されている。処理される人力データはディジ
タルデータｘ０〜Ｘ、、（１６個の値）であり、それぞ
れが例えば１６ビツトにコード化されている。出力値は
係数Ｆ０〜ＦＩＢである。入力データは対になって第１
列目の演算器群で処理される。それぞれの演算器からは
結果が２つ出力される。この結果は再び対になって第２
列目の演算器群で処理される。この場合もやはりそれぞ
れの演算器からは結果が２つ出力される。以下、同様の
操作が続く。
第１図に示されている。処理される人力データはディジ
タルデータｘ０〜Ｘ、、（１６個の値）であり、それぞ
れが例えば１６ビツトにコード化されている。出力値は
係数Ｆ０〜ＦＩＢである。入力データは対になって第１
列目の演算器群で処理される。それぞれの演算器からは
結果が２つ出力される。この結果は再び対になって第２
列目の演算器群で処理される。この場合もやはりそれぞ
れの演算器からは結果が２つ出力される。以下、同様の
操作が続く。
このグラフには、２種類の演算器が現れる。それを取り
出して第２図に示す。すなわち、１つは加算器であり、
２つのデータＡと已にデータ（Ａ＋Ｂ）とＢを対応させ
る。もう一方は「バタフライ」型演算器と呼ばれるもの
で、２つのデータＡとＢにデータ（Ａ＋Ｂ）とＣ，（Ａ
−Ｂ）を対応させる（ただしＣｒは積係数である）。
出して第２図に示す。すなわち、１つは加算器であり、
２つのデータＡと已にデータ（Ａ＋Ｂ）とＢを対応させ
る。もう一方は「バタフライ」型演算器と呼ばれるもの
で、２つのデータＡとＢにデータ（Ａ＋Ｂ）とＣ，（Ａ
−Ｂ）を対応させる（ただしＣｒは積係数である）。
第１図に現れるこの２種類の演算器を見やすくするため
、加算器を１つの長方形で囲み、バタフライ演算器を別
の長方形で囲んだ。第１図のグラフには３２個のバタフ
ライ演算器と１７個の加算演算器が含まれている。
、加算器を１つの長方形で囲み、バタフライ演算器を別
の長方形で囲んだ。第１図のグラフには３２個のバタフ
ライ演算器と１７個の加算演算器が含まれている。
第２図には、元の変換の逆変換を行うとき、すなわち係
数Ｆｖから値ＸＪを求めるときに利用されるさらに別の
２種類の演算器も示されている。この２種類の演算器は
、データＡとＢからデータ（Ａ＋Ｂ）とＡを求める「逆
方向」加算演算器と、データＡとＢからデータ（Ａ＋Ｃ
，Ｂ）と（Ａ−Ｃ，Ｂ）を求める「逆方向」バタフライ
型演算器である。
数Ｆｖから値ＸＪを求めるときに利用されるさらに別の
２種類の演算器も示されている。この２種類の演算器は
、データＡとＢからデータ（Ａ＋Ｂ）とＡを求める「逆
方向」加算演算器と、データＡとＢからデータ（Ａ＋Ｃ
，Ｂ）と（Ａ−Ｃ，Ｂ）を求める「逆方向」バタフライ
型演算器である。
コサイン型の変換を実施するための回路のアーキテクチ
ャは、リアルタイムで、すなわち、十分な高速でデータ
が処理されて、この回路への入力データの流入速度と同
じ速さで計算結果が出力されるにように構成されている
。
ャは、リアルタイムで、すなわち、十分な高速でデータ
が処理されて、この回路への入力データの流入速度と同
じ速さで計算結果が出力されるにように構成されている
。
過去に既に提案されたアーキテクチャは、マイクロプロ
グラムされた演算器を並列に配置して、ｎ個のディジタ
ルデータＸｊからなるシリーズをｎ個同時に処理すると
いうものである。各演算器はマイクロプログラムされた
シーケンサからの命令に基づいて極めて簡単な演算を実
行することができる。制御マイクロプログラムに従って
一連の演算が各演算器により実行された結果、ｎ個のシ
リーズに関する全体のアルゴリズム実行される。
グラムされた演算器を並列に配置して、ｎ個のディジタ
ルデータＸｊからなるシリーズをｎ個同時に処理すると
いうものである。各演算器はマイクロプログラムされた
シーケンサからの命令に基づいて極めて簡単な演算を実
行することができる。制御マイクロプログラムに従って
一連の演算が各演算器により実行された結果、ｎ個のシ
リーズに関する全体のアルゴリズム実行される。
この場合、全演算器に同時に同一の命令が入力される。
それぞれが１６ビツトからなる１６個のディジタルデー
タを処理するためのバイオング・ジー・ジーのアルゴリ
ズムには例えば約５００個の命令が必要とされる（加算
、ある１つのレジスタから別のレジスタへのデータ伝送
、シフト演算など）。
タを処理するためのバイオング・ジー・ジーのアルゴリ
ズムには例えば約５００個の命令が必要とされる（加算
、ある１つのレジスタから別のレジスタへのデータ伝送
、シフト演算など）。
各行に１６個のデータが含まれている１つのブロックは
、１６個のデータが含まれている各行に割当てられた１
６個の演算器で処理される。
、１６個のデータが含まれている各行に割当てられた１
６個の演算器で処理される。
従って、このタイプのアーキテクチャでは、何種類かの
演算を実行できる（加算演算またはバタフライ型演算、
順方向または逆方向の演算）だけでなく、連続的に入力
されるいくつかのデータに対してこのような演算を実行
できる特別でないｎ個の演算器が用いられる。
演算を実行できる（加算演算またはバタフライ型演算、
順方向または逆方向の演算）だけでなく、連続的に入力
されるいくつかのデータに対してこのような演算を実行
できる特別でないｎ個の演算器が用いられる。
例えば第１図に示したグラフでは１個の演算器が２個の
データＸ。とＸＩＳに対してバタフライ型演算を実行し
、次いで別の２個のデータｘ１とＸ１４に対してバタフ
ライ型演算を実行するという操作を続ける。８回の連続
した演算が終了するとこの演算器はこれら演算により得
られた１６個の結果に対して演算を再開する。すなわち
、まず最初は２個のデータｘ０とＸＩＳから得られた結
果と２個のデータＸ、とＸ１３から得られた結果に対し
て演算を実行する。以下、同様の操作が続けられる。
データＸ。とＸＩＳに対してバタフライ型演算を実行し
、次いで別の２個のデータｘ１とＸ１４に対してバタフ
ライ型演算を実行するという操作を続ける。８回の連続
した演算が終了するとこの演算器はこれら演算により得
られた１６個の結果に対して演算を再開する。すなわち
、まず最初は２個のデータｘ０とＸＩＳから得られた結
果と２個のデータＸ、とＸ１３から得られた結果に対し
て演算を実行する。以下、同様の操作が続けられる。
第３図はこのような回路のアーキテクチャがどのように
なっているかを示した図である。このアーキテクチャに
は、１６ワードのワークメモリと、このメモリのワード
に対して連続した一連の演算（３２回の乗算と８１回の
加算）を実行する演算器とが含まれている。ところでこ
の演算器は、マイクロプログラムされたシーケンサから
のマイクロプログラム命令（１６点で変換を実行するに
は約５００個の命令がある）によって制御される。
なっているかを示した図である。このアーキテクチャに
は、１６ワードのワークメモリと、このメモリのワード
に対して連続した一連の演算（３２回の乗算と８１回の
加算）を実行する演算器とが含まれている。ところでこ
の演算器は、マイクロプログラムされたシーケンサから
のマイクロプログラム命令（１６点で変換を実行するに
は約５００個の命令がある）によって制御される。
このようなアーキテクチャでは、２次元コサイン型の変
換を実行するためには２個の回路をカスケード式に接続
する必要がある。
換を実行するためには２個の回路をカスケード式に接続
する必要がある。
発明が解決しようとする問題点
別の回路アーキテクチャにおいては、それぞれに１６個
のディジタルデータが含まれる行が１つずつ順番に入力
されてこれら行が一旦記憶されると、演算器マトリック
スに１６個のディジタルデータが並列に人力される。演
算器は第２図に示したものと同じであり、第１図と同様
に相互に接続されている。このアーキテクチャは、回路
のトポロジーがグラフのトポロジーと極めて似た収縮型
（ｓｙｓ−ｔｏｌｉｃ）アーキテクチャである。この場
合、各演算器は「直列」である必要がある。すなわち、
まず処理するデータの最下位ビットに対して演算が実行
され、次いで次位のビットに対して演算が実行されると
いう具合に操作が続けられる。１６個のディジタルデー
タは従ってそれぞれが１６ビツトの形態で直列に演算器
マ）ＩＪフックス入力される。各演算器は所定の２個の
データを処理する。例えば、ある１個の演算器にはデー
タＸｏ とＸＩＳに対するバタフライ型演算のみの実行
が割当てられる。この結果、他のデータの処理やこれら
データの処理結果の処理には別の演算器が必要とされる
。これが、先に説明したアーキテクチャとの本質的な相
違点である。この収縮型アーキテクチャは、高速かつコ
ンパクトであるという利点を有する。しかし、このアー
キテクチャにおいては計算の精度に必然的な制約があり
、しかも通常のサイズよりも小さなサイズのブロックの
処理が難しい。さらに、この回路の柔軟性や融通性は小
さい。
のディジタルデータが含まれる行が１つずつ順番に入力
されてこれら行が一旦記憶されると、演算器マトリック
スに１６個のディジタルデータが並列に人力される。演
算器は第２図に示したものと同じであり、第１図と同様
に相互に接続されている。このアーキテクチャは、回路
のトポロジーがグラフのトポロジーと極めて似た収縮型
（ｓｙｓ−ｔｏｌｉｃ）アーキテクチャである。この場
合、各演算器は「直列」である必要がある。すなわち、
まず処理するデータの最下位ビットに対して演算が実行
され、次いで次位のビットに対して演算が実行されると
いう具合に操作が続けられる。１６個のディジタルデー
タは従ってそれぞれが１６ビツトの形態で直列に演算器
マ）ＩＪフックス入力される。各演算器は所定の２個の
データを処理する。例えば、ある１個の演算器にはデー
タＸｏ とＸＩＳに対するバタフライ型演算のみの実行
が割当てられる。この結果、他のデータの処理やこれら
データの処理結果の処理には別の演算器が必要とされる
。これが、先に説明したアーキテクチャとの本質的な相
違点である。この収縮型アーキテクチャは、高速かつコ
ンパクトであるという利点を有する。しかし、このアー
キテクチャにおいては計算の精度に必然的な制約があり
、しかも通常のサイズよりも小さなサイズのブロックの
処理が難しい。さらに、この回路の柔軟性や融通性は小
さい。
データ処理速度が大きくコンパクトであり、データｘｊ
を係数Ｆｙに変換するのに適するだけでなく係数Ｆｖか
ら値ＸＪを逆変換により求めることのできる融通性をも
つ集積回路を実現するために、本発明では従来と異なる
アーキテクチャを提案する。
を係数Ｆｙに変換するのに適するだけでなく係数Ｆｖか
ら値ＸＪを逆変換により求めることのできる融通性をも
つ集積回路を実現するために、本発明では従来と異なる
アーキテクチャを提案する。
問題点を解決するための手段
このアーキテクチャは、
−ある１個のディジタルデータを表すｐビットの信号を
伝送することのできる信号伝送バスと、−このバスに沿
って間隔をあけて配置されておリ、上記信号を上記バス
に沿って通過させ、または、遮断する複数のスイッチと
を備え、該スイッチは、上記バスに沿って隣接した２つ
が反対位相でアクティブにされてこのバスを部分バスに
分割し、各部分バスは前段の部分バスならびに後段の部
分バスと交互に通信し、 このアーキテクチャはさらに、 −上記バスの所定の部分バスに接続されており、該部分
バスからｐビットのデータを連続的に受信して該データ
に対する計算を行いその結果のデータを該部分バスに戻
す演算器と、 −上記部分バス以外の部分バスに接続されており、該部
分バスから複数のデータを連続的に受信して受信したと
きとは異なる順序でバスに戻すバッファメモリとを備え
、 各演算器と各バッファメモリがマイクロプログラムされ
たシーケンサにより制御されることを特徴とする。
伝送することのできる信号伝送バスと、−このバスに沿
って間隔をあけて配置されておリ、上記信号を上記バス
に沿って通過させ、または、遮断する複数のスイッチと
を備え、該スイッチは、上記バスに沿って隣接した２つ
が反対位相でアクティブにされてこのバスを部分バスに
分割し、各部分バスは前段の部分バスならびに後段の部
分バスと交互に通信し、 このアーキテクチャはさらに、 −上記バスの所定の部分バスに接続されており、該部分
バスからｐビットのデータを連続的に受信して該データ
に対する計算を行いその結果のデータを該部分バスに戻
す演算器と、 −上記部分バス以外の部分バスに接続されており、該部
分バスから複数のデータを連続的に受信して受信したと
きとは異なる順序でバスに戻すバッファメモリとを備え
、 各演算器と各バッファメモリがマイクロプログラムされ
たシーケンサにより制御されることを特徴とする。
作用
このタイプのアーキテクチャを用いると、ある部分バス
に接続された段は、バスを介してこの部分バスの両隣の
いずれか一方の部分バスとのみ通信を行うことができる
（上流に隣接している部分バスは該部分バスからデータ
を受信するための部分であり、下流に隣接している部分
バスは該部分バスへデータを供給するための部分である
）。
に接続された段は、バスを介してこの部分バスの両隣の
いずれか一方の部分バスとのみ通信を行うことができる
（上流に隣接している部分バスは該部分バスからデータ
を受信するための部分であり、下流に隣接している部分
バスは該部分バスへデータを供給するための部分である
）。
このアーキテクチャではデータを両方向に伝送すること
ができるため、係数Ｆｖから値ＸＪを逆変換により求め
ることが可能である。この場合、マイクロプログラムさ
れたシーケンサのみが伝送方向に影響を与える。
ができるため、係数Ｆｖから値ＸＪを逆変換により求め
ることが可能である。この場合、マイクロプログラムさ
れたシーケンサのみが伝送方向に影響を与える。
このアーキテクチャは一方向に極めて可変性があるため
、回路を大きく変更することなしに様々な変換アルゴリ
ズムに適応させることができる。
、回路を大きく変更することなしに様々な変換アルゴリ
ズムに適応させることができる。
さらに、１６Ｘ１６個のディジタルデータからなるブロ
ックを処理することのできるバイオング・ジー・ジーの
アルゴリズムなどのアルゴリズムと同一のアルゴリズム
を用いて、ＲＯＭに記憶されたマイクロプログラムをわ
ずかに変えることにより（またはこのメモリの所定のデ
ータをマスクすることにより）８ｘ８または４×４のサ
イズのブロックとして入力されるデータを処理すること
ができる。これは、上記の収縮型アーキテクチャでは不
可能である。
ックを処理することのできるバイオング・ジー・ジーの
アルゴリズムなどのアルゴリズムと同一のアルゴリズム
を用いて、ＲＯＭに記憶されたマイクロプログラムをわ
ずかに変えることにより（またはこのメモリの所定のデ
ータをマスクすることにより）８ｘ８または４×４のサ
イズのブロックとして入力されるデータを処理すること
ができる。これは、上記の収縮型アーキテクチャでは不
可能である。
最後に、このアーキテクチャは、ｎ個のデータを同時に
処理することのできる段をｎ個並列にしてｎｘｎ個のデ
ータからなるブロックを処理するアーキテクチャよりも
コンパクトである。
処理することのできる段をｎ個並列にしてｎｘｎ個のデ
ータからなるブロックを処理するアーキテクチャよりも
コンパクトである。
本発明の他の特徴および利点は、添付の図面を参照した
以下の説明により明らかになろう。
以下の説明により明らかになろう。
実施例
本発明の回路のアーキテクチャが第４図に示されている
。
。
このアーキテクチャは、スイッチにより互いに分離され
た部分バスからなるデータ伝送バスを主構成要素として
備えている。スイッチは、ある部分バスから別の部分バ
スにデータが伝送されるのを禁止または許可する。１個
の部分バスを挟む２個のスイッチは互いに逆相で動作さ
せて、この部分バスが両隣の部分バスの両方と同時にで
はなく一方とのみ通信できるようにする。
た部分バスからなるデータ伝送バスを主構成要素として
備えている。スイッチは、ある部分バスから別の部分バ
スにデータが伝送されるのを禁止または許可する。１個
の部分バスを挟む２個のスイッチは互いに逆相で動作さ
せて、この部分バスが両隣の部分バスの両方と同時にで
はなく一方とのみ通信できるようにする。
スイッチは、バスに沿った順番に符号１１、■２１１１
．で示されている。
．で示されている。
各スイッチが閉じる位相はそれぞれｐｈｉ とｐｈｉｂ
で表示されている。な右、ｐｈｉｂはｐｈｌの反転論理
値である。
で表示されている。な右、ｐｈｉｂはｐｈｌの反転論理
値である。
各部分バスには、計算用の１個以上の演算器またはバッ
ファメモリが接続されている。
ファメモリが接続されている。
演算器は、この演算器が接続されている部分バスに到着
したデータを受信して、計算結果をこの同じ部分バスに
戻す。
したデータを受信して、計算結果をこの同じ部分バスに
戻す。
バッファメモリにはこのバッファメモリが接続されてい
る部分バスに到着したデータが記憶される。このバッフ
ァメモリはこのデータをこの同じ部分バスに戻すことが
できるが、その際のデータ出力の順番はデータを受信し
たときとは異なっている。
る部分バスに到着したデータが記憶される。このバッフ
ァメモリはこのデータをこの同じ部分バスに戻すことが
できるが、その際のデータ出力の順番はデータを受信し
たときとは異なっている。
演算器とバッファメモリは、それぞれがマイクロプログ
ラムされた専用のシーケンサにより制御される。シーケ
ンサ群の全体は、ｎ個のデータ計算を実行する時間であ
るＴｅｃｈのｎ周期分にわたって継続するカウントサイ
クルを有する総合カウンタを用いて制御する。
ラムされた専用のシーケンサにより制御される。シーケ
ンサ群の全体は、ｎ個のデータ計算を実行する時間であ
るＴｅｃｈのｎ周期分にわたって継続するカウントサイ
クルを有する総合カウンタを用いて制御する。
部分バスを分離するスイッチの導通期間は周期Ｔｅｃｈ
であり、例えば７４ナノ秒の長さである。この期間に、
処理すべきデータが本回路の入力に人力される。計算結
果は同じ時間間隔で出力される。
であり、例えば７４ナノ秒の長さである。この期間に、
処理すべきデータが本回路の入力に人力される。計算結
果は同じ時間間隔で出力される。
このアーキテクチャを第１図のグラフに適用する場合に
は、第１の部分バスＢ１に第１のメモリＭＥＭ１が割当
てられる。このメモ！ＪＭＥＭ１は処理するデータＸ」
を到着順に受信する機能をもっており、この機能をｐｈ
ｉ相の間実行する。このメモＩＪＭＥＭ１は次いでｐｈ
ｉｂ相の間このデータをこの部分バスＢ１に戻すが、そ
の順番は受信時とは異なり、特にこのデータに対する第
１回目の計算に適した順番となっている。
は、第１の部分バスＢ１に第１のメモリＭＥＭ１が割当
てられる。このメモ！ＪＭＥＭ１は処理するデータＸ」
を到着順に受信する機能をもっており、この機能をｐｈ
ｉ相の間実行する。このメモＩＪＭＥＭ１は次いでｐｈ
ｉｂ相の間このデータをこの部分バスＢ１に戻すが、そ
の順番は受信時とは異なり、特にこのデータに対する第
１回目の計算に適した順番となっている。
第２の部分バスＢ２は１個、場合によっては複数個の演
算器に接続されている。この演算器は、ｐｈｉｂ相の間
メモリＭＥＭ１からの処理すべきデータを受信する。例
えば、「バタフライ」型演算器ＯＰＩとバタフライ型演
算器ＯＰ２を備えつけて（より高速にするために）両方
をほぼ並列に動作させる。演算器ＯＰＩは例えばデータ
Ｘ。とＸＩＳを受信して、演算器ＯＰ２がデータＸ、と
Ｘ１４を受信している間に計算を実行する。次いで、演
算器ＯＰ２が計算を実行している間に演算器ＯＰＩはデ
ータＸ、とｘ１□を受信する。以下、同様のことが行わ
れる。
算器に接続されている。この演算器は、ｐｈｉｂ相の間
メモリＭＥＭ１からの処理すべきデータを受信する。例
えば、「バタフライ」型演算器ＯＰＩとバタフライ型演
算器ＯＰ２を備えつけて（より高速にするために）両方
をほぼ並列に動作させる。演算器ＯＰＩは例えばデータ
Ｘ。とＸＩＳを受信して、演算器ＯＰ２がデータＸ、と
Ｘ１４を受信している間に計算を実行する。次いで、演
算器ＯＰ２が計算を実行している間に演算器ＯＰＩはデ
ータＸ、とｘ１□を受信する。以下、同様のことが行わ
れる。
第３の部分バスＢ３はバッファメモリＭＥＭ２に接続さ
れている。このバッファメモｌＪＭＥＭ２はｐｈｉ相の
間、演算器ＯＰＩとＯＦ２により実行された計算結果を
受信し、次いでｐｈｉｂ相の間このデータをこの部分バ
スＢ３に戻す。出力の際にはデータは次に続く部分バス
の演算器での処理を行いやすい適当な順番となっている
。
れている。このバッファメモｌＪＭＥＭ２はｐｈｉ相の
間、演算器ＯＰＩとＯＦ２により実行された計算結果を
受信し、次いでｐｈｉｂ相の間このデータをこの部分バ
スＢ３に戻す。出力の際にはデータは次に続く部分バス
の演算器での処理を行いやすい適当な順番となっている
。
第４の部分バスＢ４は例えば別の２個の演算器ＯＰ３と
ＯＰ４を備えている。これら演算器は第２のバタフライ
型演算を実行する列に割当てられる。すなわち第１図の
グラフを参照するならば、これら演算器は第１列目のバ
タフライ型演算の結果に対して実行すべきバタフライ型
演算の列に割当てられている。
ＯＰ４を備えている。これら演算器は第２のバタフライ
型演算を実行する列に割当てられる。すなわち第１図の
グラフを参照するならば、これら演算器は第１列目のバ
タフライ型演算の結果に対して実行すべきバタフライ型
演算の列に割当てられている。
例えばデータＸ。とＸＩＳから第１と第２の結果が得ら
れる。データｘ７とｘ８からは第３と第４の結果が得ら
れる。演算器ＯＰ３とＯＰ４の内部では第１の結果と第
３の結果に対してバタフライ型演算が実行され、同様に
第２の結果と第４の結果に対して演算が実行される。
れる。データｘ７とｘ８からは第３と第４の結果が得ら
れる。演算器ＯＰ３とＯＰ４の内部では第１の結果と第
３の結果に対してバタフライ型演算が実行され、同様に
第２の結果と第４の結果に対して演算が実行される。
以下同様にして、第１図のグラフの各列と正確に対応す
る演算器を用いて部分バスを次々に決める。このとき、
必ずというわけではないが、上記の演算器に接続された
部分バスをある１個の演算器からの出力データを次の演
算器の入力に送るのに適した順序に再構成するのに使用
するメモリに接続された部分バスによって分離すること
が可能である。
る演算器を用いて部分バスを次々に決める。このとき、
必ずというわけではないが、上記の演算器に接続された
部分バスをある１個の演算器からの出力データを次の演
算器の入力に送るのに適した順序に再構成するのに使用
するメモリに接続された部分バスによって分離すること
が可能である。
第１図のグラフには、バタフライ型演算が実行される連
続した４つの列が示されている。これら４つの列には４
つの部分バスＢ２、Ｂ４、Ｂ６、Ｂ８をそれぞれ割当て
ることができ、互いの間は再構成用メモリＭＥＭ１、Ｍ
ＥＭ２、ＭＥＭ３、ＭＥＭ４が割当てられた部分バスＢ
１、Ｂ３、Ｂ５、Ｂ７により分離されている。次には加
算演算を実行する３つの列が示されている。これら３つ
の列には３つの部分バスＢＩＯ１Ｂ１２、Ｂ１４を割当
てることができ、互いの間は再構成用メモ’ＪＭＥＭ５
、ＭＥＭ６、ＭＥＭ７が割当てられた部分バスＢ９、Ｂ
ｌｌ、Ｂ１３により分離されている。加算器はＡＤで表
示され、バタフライ型演算器はＯＰで表示されている。
続した４つの列が示されている。これら４つの列には４
つの部分バスＢ２、Ｂ４、Ｂ６、Ｂ８をそれぞれ割当て
ることができ、互いの間は再構成用メモリＭＥＭ１、Ｍ
ＥＭ２、ＭＥＭ３、ＭＥＭ４が割当てられた部分バスＢ
１、Ｂ３、Ｂ５、Ｂ７により分離されている。次には加
算演算を実行する３つの列が示されている。これら３つ
の列には３つの部分バスＢＩＯ１Ｂ１２、Ｂ１４を割当
てることができ、互いの間は再構成用メモ’ＪＭＥＭ５
、ＭＥＭ６、ＭＥＭ７が割当てられた部分バスＢ９、Ｂ
ｌｌ、Ｂ１３により分離されている。加算器はＡＤで表
示され、バタフライ型演算器はＯＰで表示されている。
第４図には、演算器とバッファメモリの制御命令と様々
なバタフライ型演算の際に利用される係数Ｃｒが記憶さ
れた読出し専用メモＩＪＲＯＭも図示されている。
なバタフライ型演算の際に利用される係数Ｃｒが記憶さ
れた読出し専用メモＩＪＲＯＭも図示されている。
従って、このメモ！ＪＲＯＭには、特にデータの記憶ま
たは読出しを行うメモ＋ＪＭＥＭ１〜ＭＥＭ７のアドレ
スが連続的に記憶されでいる。というのは理論的にこれ
らアドレスは連続にはなりえないからであるくいずれに
せよ、書込みと読出しの両方に関してともに連続にはな
りえない）。
たは読出しを行うメモ＋ＪＭＥＭ１〜ＭＥＭ７のアドレ
スが連続的に記憶されでいる。というのは理論的にこれ
らアドレスは連続にはなりえないからであるくいずれに
せよ、書込みと読出しの両方に関してともに連続にはな
りえない）。
メモリＲＯＭはアドレスとして総合カウンタＣＰＴの出
力を受信する。このカウンタのカウントサイクルはｎ個
のデータ全部を変換する計算を実行する時間に対応して
いる。カウント周期は例えばＴｅｃｈ／２であり、カウ
ントサイクルは２５６×Ｔｅｃｈである。
力を受信する。このカウンタのカウントサイクルはｎ個
のデータ全部を変換する計算を実行する時間に対応して
いる。カウント周期は例えばＴｅｃｈ／２であり、カウ
ントサイクルは２５６×Ｔｅｃｈである。
各演算器は第５図に図示したのと同じものにすることが
できる。この図に示された演算器には、基本的な演算で
ある加算、減算、１ビツトまたは２ビツト分右または左
にシフトさせる演算を実行することのできる簡単な算術
論理ユニツ）ＡＬＵを備えておくとよい。この演算器に
はさらに、このような基本演算を実行するためのレジス
タＲ１、Ｒ２、Ｌｌ、Ｌ２を備えておくとよい。さらに
、この演算器は、実行する演算を常にはっきりとさせて
おく制御ビットをメモ’ｌＲＯＭから受信する。
できる。この図に示された演算器には、基本的な演算で
ある加算、減算、１ビツトまたは２ビツト分右または左
にシフトさせる演算を実行することのできる簡単な算術
論理ユニツ）ＡＬＵを備えておくとよい。この演算器に
はさらに、このような基本演算を実行するためのレジス
タＲ１、Ｒ２、Ｌｌ、Ｌ２を備えておくとよい。さらに
、この演算器は、実行する演算を常にはっきりとさせて
おく制御ビットをメモ’ｌＲＯＭから受信する。
メモリＲＯＭに記憶されている命令を変えることにより
、計算のアルゴリズムを変えることができる。また、命
令をいくつかマスクすると、アルゴリズムを変えて例え
ば１６個のデータからなるグループの代わりに８個のデ
ータからなるグループを処理できるようになる。
、計算のアルゴリズムを変えることができる。また、命
令をいくつかマスクすると、アルゴリズムを変えて例え
ば１６個のデータからなるグループの代わりに８個のデ
ータからなるグループを処理できるようになる。
最後に、上記の回路は可逆性があるため、やはりメモ！
ＪＲＯＭ内の命令プログラムを変えてデータをバスの出
力に供給することにより元の変換の逆変換を実行するこ
とができる。逆変換は、特にバイオング・ジー・ジーの
アルゴリズムの場合には第１図のグラフの右から左に向
かって実行されることを知っておく必要がある。
ＪＲＯＭ内の命令プログラムを変えてデータをバスの出
力に供給することにより元の変換の逆変換を実行するこ
とができる。逆変換は、特にバイオング・ジー・ジーの
アルゴリズムの場合には第１図のグラフの右から左に向
かって実行されることを知っておく必要がある。
この場合、部分バスの演算器がこの命令マイクロプログ
ラムを処理するために前段の部分バスではなく次段の部
分バスからのデータを取り込むことができるようにメモ
ＩＪＲＯＭ内に記憶されている命令マイクロプログラム
が構成される。さらに、ｐｈｉ相とρｈｉｂ相は逆にな
る。
ラムを処理するために前段の部分バスではなく次段の部
分バスからのデータを取り込むことができるようにメモ
ＩＪＲＯＭ内に記憶されている命令マイクロプログラム
が構成される。さらに、ｐｈｉ相とρｈｉｂ相は逆にな
る。
説明を終えるにあたって、厳密なアーキテクチャを決定
する前、すなわち様々な部分バスとこれら部分バスに接
続された演算器やバッファメモリを正確に決定する前に
計算のアルゴリズムを再構成することも好ましいことを
指摘しておく必要がある。
する前、すなわち様々な部分バスとこれら部分バスに接
続された演算器やバッファメモリを正確に決定する前に
計算のアルゴリズムを再構成することも好ましいことを
指摘しておく必要がある。
従って、第６図に図示したようなバイオング・ジー・ジ
ーの新しいグラフを提案することができる。このグラフ
には、必要な部分バスの数を最小にできるという利点が
ある。
ーの新しいグラフを提案することができる。このグラフ
には、必要な部分バスの数を最小にできるという利点が
ある。
第６図のグラフでは、積係数は各ブロックの内部に表示
されている。データはこのグラフの入口に入力されねば
ならない。なお、このグラフの構成はこのグラフの最右
端に示された係数Ｘ」により決まる。
されている。データはこのグラフの入口に入力されねば
ならない。なお、このグラフの構成はこのグラフの最右
端に示された係数Ｘ」により決まる。
このグラフかられかるように、各ブロックの第１列のバ
タフライ型演算を実行するためには第１の部分バスＢ１
が必要とされる。この部分バスにはほぼ並列に動作する
２個の演算器ＯＰＩとＯ２０が例えば接続される。演算
器ＯＰＩとＯ２０から出力された結果をもとにして第２
列の演算を実行するためには別の部分バスＢ２が必要と
される。
タフライ型演算を実行するためには第１の部分バスＢ１
が必要とされる。この部分バスにはほぼ並列に動作する
２個の演算器ＯＰＩとＯ２０が例えば接続される。演算
器ＯＰＩとＯ２０から出力された結果をもとにして第２
列の演算を実行するためには別の部分バスＢ２が必要と
される。
しかし、それぞれが２個の演算器からなるこれら２つの
グループの間にはデータ再構成用のメモリを設置する必
要はない。というのは、こ、のグラフの計算経路の増加
の仕方が十分に単純であるため、演算器ＯＰ３とＯＦ２
を監視する命令マイクロプログラムにより直接データを
再構成することが可能だからである。
グループの間にはデータ再構成用のメモリを設置する必
要はない。というのは、こ、のグラフの計算経路の増加
の仕方が十分に単純であるため、演算器ＯＰ３とＯＦ２
を監視する命令マイクロプログラムにより直接データを
再構成することが可能だからである。
これとは逆に、演算器ＯＰ３とＯＦ２による処理後の段
階ではデータの再構成が非常に重要であるため、バッフ
ァメモ！ＪＭＥＭ２が接続された第３の部分バスＢ３を
備えつける。
階ではデータの再構成が非常に重要であるため、バッフ
ァメモ！ＪＭＥＭ２が接続された第３の部分バスＢ３を
備えつける。
第７図は、この結果得られたアーキテクチャを示す図で
ある。
ある。
このアーキテクチャにおいては、さらに、２個の演算器
ＯＰ５とＯＦ２を備える第４の部分バスＢ４と、２個の
演算器ＯＰ７とＯＦ２を備える第５の部分バスＢ５と、
再構成用メモＩＪＭＥＭ３を備える第６の部分バスＢ６
（この部分バスとこのメモリはなくともよい）と、加
算装置ＡＤＩを備える第７の部分バスＢ７と、別の加算
装置ＡＤ２を備える第８の部分バスＢ８ （ここでも部
分バスＢ７と部分バスＢ８の間の再構成用メモリはなく
ともよい）と、最後に、再構成用メモ！ＪＭＥＭ４を備
える第９の部分バスＢ９と、最後の加算装置ＡＤ３を備
える第１０の部分バスＢＩＯが備えつけられている。
ＯＰ５とＯＦ２を備える第４の部分バスＢ４と、２個の
演算器ＯＰ７とＯＦ２を備える第５の部分バスＢ５と、
再構成用メモＩＪＭＥＭ３を備える第６の部分バスＢ６
（この部分バスとこのメモリはなくともよい）と、加
算装置ＡＤＩを備える第７の部分バスＢ７と、別の加算
装置ＡＤ２を備える第８の部分バスＢ８ （ここでも部
分バスＢ７と部分バスＢ８の間の再構成用メモリはなく
ともよい）と、最後に、再構成用メモ！ＪＭＥＭ４を備
える第９の部分バスＢ９と、最後の加算装置ＡＤ３を備
える第１０の部分バスＢＩＯが備えつけられている。
発明の効果
このように、特にバイオング・ジー・ジーのアルゴリズ
ムを実施するのに極めて効果的な集積回路のアーキテク
チャの説明を行った。
ムを実施するのに極めて効果的な集積回路のアーキテク
チャの説明を行った。
第１図は、バイオング・ジー・ジーのアルゴリズムを示
すグラフである。 第２図は、バイオング・ジー・ジーのアルゴリズムにお
いて使用される２個の「順方向」基本演算器と２個の「
逆方向」基本演算器の概略図である。 第３図は、従来の回路のアーキテクチャを示す図である
。 第４図は、本発明の回路のアーキテクチャを示す図であ
る。 第５図は、マイクロプログラムにより制御される基本演
算器の図である。 第６図は、本発明の回路のアーキテクチャによく適する
ように再構成されたバイオング・ジー・ジーのアルゴリ
ズムを示すグラフである。 第７図は、この再構成されたグラフをもとにして考え出
された回路のアーキテクチャを示す図である。 （主な参照番号） ＡＤ１〜３・・加算器、 ＣＰＴ・・総合カウンタ、 ＭＥＭ１〜７・・再構成用メモリ、 ＯＰＩ〜８・・バタフライ型演算器、 ＲＯＭ・・読出し専用メモリ
すグラフである。 第２図は、バイオング・ジー・ジーのアルゴリズムにお
いて使用される２個の「順方向」基本演算器と２個の「
逆方向」基本演算器の概略図である。 第３図は、従来の回路のアーキテクチャを示す図である
。 第４図は、本発明の回路のアーキテクチャを示す図であ
る。 第５図は、マイクロプログラムにより制御される基本演
算器の図である。 第６図は、本発明の回路のアーキテクチャによく適する
ように再構成されたバイオング・ジー・ジーのアルゴリ
ズムを示すグラフである。 第７図は、この再構成されたグラフをもとにして考え出
された回路のアーキテクチャを示す図である。 （主な参照番号） ＡＤ１〜３・・加算器、 ＣＰＴ・・総合カウンタ、 ＭＥＭ１〜７・・再構成用メモリ、 ＯＰＩ〜８・・バタフライ型演算器、 ＲＯＭ・・読出し専用メモリ
Claims (2)
- （１）ｎ個のディジタルデータを表す入力信号に所定の
変換を行って以下の式 Ｆｖ＝Σ＾ｎ＾−＾１＿ｊ＿＝＿０ｘ＿ｊｆ（ｊ、ｖ）
で表される係数Ｆ＿ｖを表す信号を発生するディジタル
処理用集積回路であって、 ―ある１個のディジタルデータを表すｐビットの信号を
伝送することのできる信号伝送バスと、―このバスに沿
って間隔をあけて配置されており、上記信号を上記バス
に沿って通過させ、または、遮断する複数のスイッチと
を備え、 該スイッチは、上記バスに沿って隣接した２つが反対位
相でアクティブにされてこのバスを部分バスに分割し、
各部分バスは前段の部分バスならびに後段の部分バスと
交互に通信し、 上記集積回路はさらに、 ―上記バスの所定の部分バスに接続されており、該部分
バスからｐビットのデータを連続的に受信して該データ
に対する計算を行いその結果のデータを該部分バスに戻
す演算器と、 ―上記部分バス以外の部分バスに接続されており、該部
分バスから複数のデータを連続的に受信して受信したと
きとは異なる順序でバスに戻すバッファメモリとを備え
、 各演算器と各バッファメモリがマイクロプログラムされ
たシーケンサにより制御されることを特徴とする集積回
路。 - （２）コサイン型の変換を実施するためにスイッチで互
いに分離された連続した少なくとも７つの部分バスを備
え、第１番目と第２番目と第４番目と第５番目の部分バ
スはバタフライ型の演算を実行することが可能な演算器
に接続され、第３番目と第６番目の部分バスはメモリに
接続され、第７番目の部分バスは加算を実行することの
できる演算器に接続され、上記バタフライ型の演算は、
２つのデータＡとＢに対して２つのデータ（Ａ＋Ｂ）と
Ｃ（Ａ−Ｂ）（ただしＣは積係数）を対応させることを
特徴とする特許請求の範囲第１項に記載の集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8617936A FR2608808B1 (fr) | 1986-12-22 | 1986-12-22 | Circuit integre de traitement numerique de signaux |
| FR8617936 | 1986-12-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63167967A true JPS63167967A (ja) | 1988-07-12 |
| JP2679007B2 JP2679007B2 (ja) | 1997-11-19 |
Family
ID=9342151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62325135A Expired - Lifetime JP2679007B2 (ja) | 1986-12-22 | 1987-12-22 | ディジタル信号処理集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US4873658A (ja) |
| EP (1) | EP0275765B1 (ja) |
| JP (1) | JP2679007B2 (ja) |
| DE (1) | DE3777795D1 (ja) |
| FR (1) | FR2608808B1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0366435B1 (en) * | 1988-10-27 | 1998-12-23 | Matsushita Electric Industrial Co., Ltd. | Orthogonal and inverse orthogonal transform apparatus |
| US5196930A (en) * | 1990-07-20 | 1993-03-23 | Matsushita Electric Industrial Co., Ltd. | High efficienccy coding and decoding apparatus for lowering transmission or recording rate of transmitted or recorded video signal without reducing picture quality |
| US5343501A (en) * | 1991-02-19 | 1994-08-30 | Matsushita Electric Industrial Co., Ltd. | Orthogonal transform apparatus for video signal processing |
| US5818742A (en) * | 1991-06-24 | 1998-10-06 | Atmel Corporation | Apparatus to transform time to frequency and frequency to time of data signals |
| US5258941A (en) * | 1991-12-13 | 1993-11-02 | Edward Newberger | Apparatus for utilizing a discrete fourier transformer to implement a discrete cosine transformer |
| KR950012306B1 (ko) * | 1993-03-25 | 1995-10-16 | 삼성전자주식회사 | 디지탈 정보전달 버스구조 및 디지탈 정보전달방법 |
| JP3697717B2 (ja) * | 1993-09-24 | 2005-09-21 | ソニー株式会社 | ２次元離散コサイン変換装置および２次元逆離散コサイン変換装置 |
| US5471412A (en) * | 1993-10-27 | 1995-11-28 | Winbond Electronic Corp. | Recycling and parallel processing method and apparatus for performing discrete cosine transform and its inverse |
| US5825420A (en) * | 1994-05-06 | 1998-10-20 | National Science Council | Processor for performing two-dimensional inverse discrete cosine transform |
| DE4442956C2 (de) * | 1994-12-02 | 2001-04-26 | Sican Gmbh | Schaltungsanordnung zur wahlweisen Berechnung sowohl einer DCT als auch einer IDCT |
| US5831881A (en) * | 1994-12-02 | 1998-11-03 | Sican Gmbh | Method and circuit for forward/inverse discrete cosine transform (DCT/IDCT) |
| KR20010023031A (ko) * | 1997-08-25 | 2001-03-26 | 밀러 럿셀 비 | 가변 블록 사이즈의 2-차원 역 이산 코사인 변환 엔진 |
| JP3749022B2 (ja) * | 1997-09-12 | 2006-02-22 | シャープ株式会社 | 高速フーリエ変換を用いて短い待ち時間でアレイ処理を行う並列システム |
| US6295320B1 (en) * | 1997-12-31 | 2001-09-25 | Lg Electronics Inc. | Inverse discrete cosine transforming system for digital television receiver |
| FR2834362A1 (fr) * | 2001-12-28 | 2003-07-04 | Koninkl Philips Electronics Nv | Dispositif de transformation inverse adaptatif |
Citations (1)
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| US3673399A (en) * | 1970-05-28 | 1972-06-27 | Ibm | Fft processor with unique addressing |
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| US4298950A (en) * | 1979-10-12 | 1981-11-03 | Westinghouse Electric Corp. | Multipoint pipeline processor for computing the discrete fourier transform |
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| US5093775A (en) * | 1983-11-07 | 1992-03-03 | Digital Equipment Corporation | Microcode control system for digital data processing system |
| US4748579A (en) * | 1985-08-14 | 1988-05-31 | Gte Laboratories Incorporated | Method and circuit for performing discrete transforms |
-
1986
- 1986-12-22 FR FR8617936A patent/FR2608808B1/fr not_active Expired
-
1987
- 1987-12-18 EP EP87402909A patent/EP0275765B1/fr not_active Expired - Lifetime
- 1987-12-18 DE DE8787402909T patent/DE3777795D1/de not_active Expired - Fee Related
- 1987-12-21 US US07/135,266 patent/US4873658A/en not_active Ceased
- 1987-12-22 JP JP62325135A patent/JP2679007B2/ja not_active Expired - Lifetime
-
1991
- 1991-10-10 US US07/774,322 patent/USRE34734E/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5887655A (ja) * | 1981-11-20 | 1983-05-25 | Asahi Chem Ind Co Ltd | パイプライン高速フ−リエ変換装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2608808B1 (fr) | 1989-04-28 |
| EP0275765B1 (fr) | 1992-03-25 |
| USRE34734E (en) | 1994-09-20 |
| US4873658A (en) | 1989-10-10 |
| DE3777795D1 (de) | 1992-04-30 |
| EP0275765A1 (fr) | 1988-07-27 |
| JP2679007B2 (ja) | 1997-11-19 |
| FR2608808A1 (fr) | 1988-06-24 |
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