JPS5887655A - パイプライン高速フ−リエ変換装置 - Google Patents
パイプライン高速フ−リエ変換装置Info
- Publication number
- JPS5887655A JPS5887655A JP56187142A JP18714281A JPS5887655A JP S5887655 A JPS5887655 A JP S5887655A JP 56187142 A JP56187142 A JP 56187142A JP 18714281 A JP18714281 A JP 18714281A JP S5887655 A JPS5887655 A JP S5887655A
- Authority
- JP
- Japan
- Prior art keywords
- stage
- memory
- address
- output
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/14—Fourier, Walsh or analogous domain transformations, e.g. Laplace, Hilbert, Karhunen-Loeve, transforms
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- General Physics & Mathematics (AREA)
- Pure & Applied Mathematics (AREA)
- Mathematical Optimization (AREA)
- Mathematical Analysis (AREA)
- Computational Mathematics (AREA)
- Data Mining & Analysis (AREA)
- Theoretical Computer Science (AREA)
- Algebra (AREA)
- Databases & Information Systems (AREA)
- Software Systems (AREA)
- General Engineering & Computer Science (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発ｔｉはフーリエｆＩＩｌｌをパイプライン式演算
によｐｉ４速屍で行うパイプライン高速ｌフーリエに羨
装皺ＫＭする。 フーリエ変換をデジタル的に実行する良めに、時間領域
及びｗ４波数領域の双方の離散的なサンプルで、しかも
有限個のサンプルだけを対象とする離散的フーリエ変換
が行われる。入力時系列データ、つ箇９時間領域の離散
的なサンプルｆＸφ）とし、スペクトル成分、即ちｊｅ
ｌｌｙ数領域の層領域なサンプルをＸ１ｃ）とし、サン
プル点数ｔ−Ｎ冨−１従ってｐは０乃量Ｎ−１，同＠ｆ
ＣｋもＯ乃至Ｎ−１の整数であｐ１励転因子ｔ−ｗ■ｅ
−ｊＶ−とし、Ｗｐは複素平面上の単位円上の各点（ｌ
のＮ１機の１点）Ｋ対応する。この場合鵬散的フーリエ
賀換は次の０）式で表わせる。 シー１ ｐ；―この
廟散的フーリエ変換を高速度に演算するアルゴリズムと
して、いわゆるバタフライ演算の基本演算を繰返すこと
によって行う手ｆｒＲがある。例えばクーリー・チュー
キーのアルゴリズムは次の通りである。即ちサンプル入
カ信勺を偶数、奇数で分割すると（１）式０次の（２弐
に書ける。 ＷＡ＋−・Ｂ （３）このＮ点
のサンプルからなる離散的フーリエ変びＢに分割された
ことになる。ｉＩ！ＫＮ−とＮ−１との蘭のｋの範囲内
においては Ｗｋ＝−Ｗｋ−■ となる。よってこのｋの範囲内では ム−ｗｋ■として
一般に演算返れる。っまり０乃至Ｔ−１なるｋの範囲内
において＾＋Ｗ＆ＣＢと＾−ＷｋＢとの演算を帰納的に
噛ル返すことによって高速度フーリエ変換を行うことが
できる。この演算は總３１１に示すように入力＾、Ｂ％
（ロ）転因子ｙｋに対してＡ−１ｋａの出力を＾０とし
、Ａ−ＷｋＢの出力を８１とすることｔ−表構し、これ
はいわゆるバタフライ演算と呼ばれている。これらＡ、
Ｂ、＾’ 、 Ｂ’ 、 ＷＦＸ実部と虚部とがあル、
従ってこのバタフライ演算は次式ｔ−演算することＫな
る。 例えは入力時系列のサンプルがＸ、乃至Ｘ□の１６１゛
−の場合は第２図に示すようにその各８点ずれ良入力の
二つずつＫついてのバタフライ演算を行う醜１ステージ
と、その演算ｌａ来について廻にバタフライ演算を行う
菖２ステージと、以下同憬にしてこの場合は１６１１１
２’よｐ％謳４ステージにおけるバタフライ演算によっ
て１ＩＩｌ数的−波数スベクトルＸ０乃至Ｘ８．が得ら
れる。 このように為速度フーリエ変換はバタフライ演算の繰ル
返しとして得られるため、従来からパイプライン方式の
演算が用いられてき良。しかし各演算ステージにおいて
行われる演算のデータの臘合せ及び回転因子はステージ
ごとに奥なるえめ全体の回路の構成が複−でシフトレジ
メタなどの遍延嵩子を多く使ってデータＯａ合せを決定
して訃り、輪１１構成が大がかシなものとなってい良。 −刀ソフトウエア制御で一つのステージについての演算
を行うとその結果をメモリに記憶し、これを読出して次
のステージのバタフライ演算を行匹、その場合そのメモ
リに対する格納アドレスをステージごとに興なる特殊な
アドレス尭生−路を用いて発生する必要があり、またこ
の場合においては１ステージずつ演算する丸め演算運１
は６普夛早いものは物られなかった。 この発明の目的は藺単な胞路瞬成で、しか％高速度に演
算を行うことができるパイプツイン高遭寂フーリエｆ換
装置
によｐｉ４速屍で行うパイプライン高速ｌフーリエに羨
装皺ＫＭする。 フーリエ変換をデジタル的に実行する良めに、時間領域
及びｗ４波数領域の双方の離散的なサンプルで、しかも
有限個のサンプルだけを対象とする離散的フーリエ変換
が行われる。入力時系列データ、つ箇９時間領域の離散
的なサンプルｆＸφ）とし、スペクトル成分、即ちｊｅ
ｌｌｙ数領域の層領域なサンプルをＸ１ｃ）とし、サン
プル点数ｔ−Ｎ冨−１従ってｐは０乃量Ｎ−１，同＠ｆ
ＣｋもＯ乃至Ｎ−１の整数であｐ１励転因子ｔ−ｗ■ｅ
−ｊＶ−とし、Ｗｐは複素平面上の単位円上の各点（ｌ
のＮ１機の１点）Ｋ対応する。この場合鵬散的フーリエ
賀換は次の０）式で表わせる。 シー１ ｐ；―この
廟散的フーリエ変換を高速度に演算するアルゴリズムと
して、いわゆるバタフライ演算の基本演算を繰返すこと
によって行う手ｆｒＲがある。例えばクーリー・チュー
キーのアルゴリズムは次の通りである。即ちサンプル入
カ信勺を偶数、奇数で分割すると（１）式０次の（２弐
に書ける。 ＷＡ＋−・Ｂ （３）このＮ点
のサンプルからなる離散的フーリエ変びＢに分割された
ことになる。ｉＩ！ＫＮ−とＮ−１との蘭のｋの範囲内
においては Ｗｋ＝−Ｗｋ−■ となる。よってこのｋの範囲内では ム−ｗｋ■として
一般に演算返れる。っまり０乃至Ｔ−１なるｋの範囲内
において＾＋Ｗ＆ＣＢと＾−ＷｋＢとの演算を帰納的に
噛ル返すことによって高速度フーリエ変換を行うことが
できる。この演算は總３１１に示すように入力＾、Ｂ％
（ロ）転因子ｙｋに対してＡ−１ｋａの出力を＾０とし
、Ａ−ＷｋＢの出力を８１とすることｔ−表構し、これ
はいわゆるバタフライ演算と呼ばれている。これらＡ、
Ｂ、＾’ 、 Ｂ’ 、 ＷＦＸ実部と虚部とがあル、
従ってこのバタフライ演算は次式ｔ−演算することＫな
る。 例えは入力時系列のサンプルがＸ、乃至Ｘ□の１６１゛
−の場合は第２図に示すようにその各８点ずれ良入力の
二つずつＫついてのバタフライ演算を行う醜１ステージ
と、その演算ｌａ来について廻にバタフライ演算を行う
菖２ステージと、以下同憬にしてこの場合は１６１１１
２’よｐ％謳４ステージにおけるバタフライ演算によっ
て１ＩＩｌ数的−波数スベクトルＸ０乃至Ｘ８．が得ら
れる。 このように為速度フーリエ変換はバタフライ演算の繰ル
返しとして得られるため、従来からパイプライン方式の
演算が用いられてき良。しかし各演算ステージにおいて
行われる演算のデータの臘合せ及び回転因子はステージ
ごとに奥なるえめ全体の回路の構成が複−でシフトレジ
メタなどの遍延嵩子を多く使ってデータＯａ合せを決定
して訃り、輪１１構成が大がかシなものとなってい良。 −刀ソフトウエア制御で一つのステージについての演算
を行うとその結果をメモリに記憶し、これを読出して次
のステージのバタフライ演算を行匹、その場合そのメモ
リに対する格納アドレスをステージごとに興なる特殊な
アドレス尭生−路を用いて発生する必要があり、またこ
の場合においては１ステージずつ演算する丸め演算運１
は６普夛早いものは物られなかった。 この発明の目的は藺単な胞路瞬成で、しか％高速度に演
算を行うことができるパイプツイン高遭寂フーリエｆ換
装置
【提供することにある。
この発明によれば各演算ステージに対応してそれぞれ入
出力用のａｌｌ、第２メモリと、回転因子記憶用のｔＳ
Ｓメモリと、釘にパイプライン方式によるバタフライ演
算を行う演算二ニットとが設けられる。筐たＪ＆＃Ｉ演
算結果を出力するバッファメモリが二つ設けられ、これ
ら各ステージの演算は共通の制御１ ！Ｌｘットによシ
１ｔｌＩ御され、漣に各ステージのメモリをアクセスす
るためのアドレスを発生するアドレスレジスタ具エツト
が共通に設けられる。各ステージＫｋけるパイプライン
方式で行われたバタフライ演算のｉａ果は次のステージ
のその時読出されてない方の即ち畳込み側の入出力用メ
モリに書込まれて全ステージ全体としてのパイプライン
演算が行われる。略に先に述べ良ように各メモリをアク
セスするためのアドレスは共通のアドレスレジスタ具エ
ツトから発生畜れるが、その演算結果を記憶する丸めの
書込み用アドレス線と第１＃ｊｒ目のステージのメモリ
の書込みアドレス線とはその下位置ビットだけが上位方
向に傭塙的Ｋｌビットだけずらされて接続される。 第３図はこの尭明による高速置ツーリエ変換装置の一例
を示し、この例においては入力時系判ナンプｋＸ、乃至
ｘ−，のＮ１１ｌ（Ｎ”’Ｆ）が端子１１よ〕入力され
てフーリエ変換される場合でＴｏ）、そのサンプル数Ｎ
■Ｐと対応して演算ステージは８１乃至８ｍ０ｎ個のス
テージが設けられる。各演算ステージにおいては入出力
用の第１１第２メモ’ＪＭｉｓ−Ｍｉの二つのメモリが
設けられる。ここで１はｌ乃至ｍの整数である。普九−
転因子用龜３メ峰り鳩、が設けられ、−にそれぞれ演算
ＪＬニツ）ＡＵ４が設けられる。 各演算ステージの全メモリは共通のアドレスレジスタエ
エツ）１１よ〕のアドレスによってアドレス指定される
。即ち続出し用のアドレス纏１Ｂは各ステージのＭｌ、
ｍ２人出力用メモリＭｈ−Ｍｉｓと１−因子用の１ｇ３
メモリとにそれぞれ接続され、筐た書込み用のアドレス
−五４は各ステージの縞１．！１１４２人出カメモリＭ
ｉｔ 、 Ｍｉｘ Ｋそれでれ接続されている。これら
各ステージにおいて入出力用の＃１１、第２メモリＭｈ
１Ｍ１Ｉはその一方が続出される伏ＩＫめり、その時
は読出しアドレス＠１３よのアドレスでアクセスされ、
他方に書込み用として用いられ、書込み用アドレス−】
４上のアドレスでアクセスされる。筐た各ステージにお
いてその入出力用のＩ４１％耐２メモリ鳩、。 肖麿とｌ＆ｌｌｌ１ｉ因子用の第３メモリＭ１ｅよりの
読出された各データＦＪ対応する演ｌｌＬ：Ｌニツ）Ａ
ＵＩに供給される。各演算エエッ）ＡＵｔで演算された
Ｍｌ米は次段のステージ８ｉ＋□のｇｌ、ｍ２人出カメ
モリＵｉ＋ｓ−、Ｍｊ＋ｔ、ｍ Ｋ供給されてその時続
出しに用いられてない方のメモリＫＩＩＦ込み用アドレ
ス−１４上のアドレスで指定されて書込まれる。 總ｌステージＳ、に対する入出力用メモリＭ。。 ＭＩＫ対しては入力端子１１よｐのフーリエＫｍされる
べきデータが畳込νれる。また最＃１段のステージ輻の
誠算具ニットへ１の演算結１ＩＩｋは出力用バッファメ
モリＭ１１ ｅ Ｍ６ｇの一万ＫＶ込まれる。 この出力用メモリＭＩ、 Ｉ Ｍ、、−読出し４１１３
及び書込み１１１４の何れによってもそれぞれアクセス
可卯とされる。これらバッツァメモリＭ、、 、 Ｍ、
。 よＣＭ出されたデータは出力端子１５より外ｍに送り出
される。 この装置金体は劃（１１４１エニツ）１６によって制御
される。従ってアドレスレジスタユニット）１２４この
制御具ニツ）１６によって制御される。アドレスレジス
タユニット１２は制御具エツト１６からのマイクロ命令
をカウンタで計数することにより端子１７より新えな耽
出し用アドレスを、端子１８より新たな畳込み用アドレ
スをそれぞれ発生し、仁れらをそれぞれ続出し用アドレ
ス１１１Ｂ、書込み用アドレス＠１４に印加する。各演
算エエットへ〇ｉはこのバタフライ演算をパイプライン
弐に行うもので６９、演算結果は先に述べたように次段
のステージに供給され、従ってステージ８．乃Ｉｆ〜は
ノー次縦続的に接続され、しか４これらが並列的に動作
し、つまｐ全体としてパイプライン動作するようにされ
る。 つま９例えけＮ＝１６の場合について第４−に示すよう
に演算区間Ｔ、においては箇ず入力端子よ、０１６−の
サンプルＸ・乃ｊｉＸｔｉが入出力用第１メモリＭ■に
書込すれ１次の演算区間Ｔ、においては入出力用總１メ
そり鳩、Ｋ畳込まれたデータが続出され、同時Ｋｍａメ
モリＭ、、に記憶されてｉる■転因子が読出され、これ
ら続出されたデータにりｉてａ算瓢エットムυ、におい
てバタフライ演算が行われ、つまり嬉２図の第１ステー
ジについて配−し九ようなバタフライ演算が行われ、こ
の演算結果は次々と醜２ステージの入出力用１１Ｅ２メ
モリ鳩、Ｋｌｌ込壕れる。同時に入力端子１１より入出
力用第２メモリＭｌｌに次の時系列データが取込まれる
。 次の演算区間Ｔ、においては８２ステージのメモリＭ１
８及び励＠因子用の第３メモリ鳩・が同時に続出畜れて
演算工具ットＡＵ、において第２図に示Ｌｌ第２ステー
ジにシけるバタフライ演算が行われてそのｍ来は第３ｘ
テージにおける入出力用第１メモリＭ＠ｉＫ畳込まれる
。またこのとき新しいデータｒｊｇｌステージの入出力
用第１メモリＭ、。 Ｋ書込オれる。以下１１１１１Ｋ して屓次演算結釆は
次の演算ステージに送られ、かつ前段よりの演算結果が
入力されて同時にｔ＊Ｉされ、演算区間Ｔ１において最
初に演算ステージ８．に入力されたデータにつｈては演
算区間Ｔ、で＃！４ステージにおいてバタフライ演算が
行われてこれが出力バッファのＭ、１に畳込まれる・ アドレスレジスタユニット１２を共ｊｋＫ用いてめるた
めこの例では例えに第２図において各ステージの入力デ
ータを図において上から願書に順次読出して行く場合に
おいては、各ステージの演算結果を次のステージのメモ
リに対する書込み時にその時の続出しアドレスと同一ア
ドレス位置に畳込む場合もあるが、その書込みアドレス
ｔｆｍする必要がある場合もある。その変換は各ステー
ジにおいて異なっており、この変換は次のようにして行
われる。１ステージ目にお＾てはその下位のｌビットを
順次上位に１ビツトずつずらして、従ってｉ番目（最も
上位）のビットは最下位ビットになるように循環的にず
らすように畳込みアドレス？ｌｌＡｌ４と１ステージの
入出カメモリの書込み用アドレス−とを接続する。 即ち第５図に示すように第２ステージの演算値＊Ｐ・乃
至ＰＩｓは読出し時のアドレス、っま９演算の＊＊を２
進数で表わすと最下位ｂ１より最上位ｂ４オでの４ピツ
トで表わされ、このうち１仁２に応じて下位２ビットｂ
、 、 ｂ、が上位側に１ビツトずつ憂され、つｔｎ第
２ピッ）ｂ、！８ｆｉ下位のビットｂ、ｌｃ＄され、最
下位ビットｂ、が第２ピットｂ、に移され良アドレスと
畜れる。このアドレスに指定されて第２ステージの入出
カメモリに対して書込みか行われる。 ｆＩｌｊ鴫にして纂２ステージの演算結果Ｑ、乃至Ｑ、
は１１６図に示すようにその演算のＭｉＩと対応した下
位３ビットｂ、乃ｊｉｂ、が上位側に循環的に１ビツト
だけずらされる。即ち最上位の第３プツトｂ、は最下位
ビットｂ、に移され、第２ビットｂ、は第８ビツトｈａ
の位＊［移され、最下位ビットｂ１は第２ピツ）ｂ、に
擾される。このようにして得られた書込みアドレスが第
８ステージの入出力用メモリに対する書込みアドレスと
なる。ｌＷｌｍにして龜７図に示すように琳３ステージ
の演算結果Ｒ・乃ｊｌＲｔｉを第４ステージの入出力用
メモリに書込む場合は、その下位４ビツト、つｔｎｂ、
乃ｊｉｂ、のみを循環的に上位側に１ビツトだけずらす
。従って最上位ビットｂ４が最下位ビットｂ、に移され
て書込みアドレスが得られる。なおｍｌステージの入出
力用メモリに対する畳込みアドレスはその入力データＸ
。 乃至ｘＩＩの願書に入力されるとき、その願書に対して
書込みアドレスは第８図に示す様に最上位ピッ）ｂｓと
最下位ビットｂ１とが入れ替えられｊた絡３ビットｂ８
と第２ビツトｂＩとが入れ、４ｉｆ見られて書込みアド
レスが得られる。 このような畳込みアドレスを発生するににアドレスレジ
スタユニット１２から書込みアドレス−１４に、絖出し
時の或は演算願書を示すアドレスを発生し、その書込み
アドレス＠１４と各ステージの入出力用メモリの誓込み
アドレス−とをｔｉＩｋｇ＃Ａに示すようにＭｋ枕すれ
ばよい。即ちｍｌステージ８、においてはその最上位ビ
ットと最下位ビットを入れ替えるようにして縁続し、１
ｇ２ビツトと關３ビットを入れ替えて縁続し、第２ステ
ージ８．においては＃Ｉ２ビットと第１ビツトのみを入
れ替え、第３Ｘテージ８．においてはアドレス［１！１
４の第３ビットｂ、をメモリのアドレスの第１ビツトに
接続Ｌ、＠２ビットをメモリの＃！３ビットに、＃ＩＩ
Ｌ’ットをメモリの第２ビツトにそれぞれ接続する。 以下＠９ｍＫ示すような豪絖【すればよい。この第９図
に示すよう″＆襞続をすれば誉込みアドレスとしては耽
出しアドレスと同ＩＩＫ単ＫＮＩ番に発生するだけでそ
の各ステージに対応した書込みアドレスが得られ、かつ
共通し良アドレス発生手段を利用できる〇 制御部１６はマイクロプロダラムを解読実行することに
よって装置金体を制御する亀のであｐｌその命令フィー
ルドは例えば＠１０図に示す通夛である。各ステージに
おける演算凰ニットＡＵｌも制御具エツ）１８によって
制御され、先に述ヘタようにパイプツイン演算によりバ
タフライ演算を行う。この眞算瓢エツトは第１１図に示
す通プである。即ちマイクロ命令の命令状塾が＠１２図
に壓す状態で与えられ、この両前を解読することによっ
てｍ１２図に示すようにり、乃至り０．８．乃至Ｓ４ｋ
にＳＵＢの制御信号が発生して第１８１１１４に示すよ
うな内容の命令が実行される。仁の結果このような命令
を用いて入出力用メモリから読出されたデータ中の凧１
図における入力ＡはレジスタＬＲに、入力データＢはレ
ジスタＪＲに、回転因子はレジスタＫＲＫそれぞれ格納
され、その後レジスタＪＲ及びＫＲのデータは乗算器Ｍ
ＵＬで乗算され、その結−Ｊｉ！はレジスタＭ ＲＫ−
格納される。囃にこの乗算結果位アキ１ムレータＡＣＣ
ム又はＡＣＣＢに格納される。そのｇＲｋｗＩ来ＷｋＢ
は！ルテブレクサＭ、ｘ、 ｔ−通り、排他的髄壇和胞
路Ｘ・１を通シ、廻ｆｃｑルテブレクサＭ、□を通って
加算器へ〇ＤＫ４見られるがそのｌ＠に排他的＃ａ珊相
和回路一方の入力を全てＣ０へは奮ｖ１１とし、前看の
場合はその出力とレジスタＬＲの内容とを加算してＡ′
を得、倣１の場合はレジスタＬＲの内容と加算する際に
さらＫ”ｌ”を加えてｗｌ（Ｂの補数を得て加算結果に
ＢＩｔ−得る。 これらにより第１図に示し九バタフライ演算がパイプラ
イン式に実行されるようにデータが入力され各部が１１
！御される。演算結果はマルチプレクサＭｐｘ４を通じ
て次のステージに送ちれる。 演算ユニットにおけるパイプライン式バタフライ演算の
動作例のタイムチャートを鯖１４図に示す、同一に示す
ようにバタフライ演算灯（４）式に示し良ように実数部
と虚数部とに分けて行われ、まずデータＢと１ｇｌｌ１
ｉ因子の虚数部の乗算が行われ■、次にその実数の乗算
が行われ０１次に実数部と虚数部との乗１ｍが行われＣ
１これ七共に乗算結果の加算■−■と、データＡの実数
部の取込みが行われ、かつこれらの加算が行われ、その
加算結果がＲｅ（Ａ’）として次のクロックで次のステ
ージのメモリＭＵへ移される。以下同様にパイプライン
式Ｋ（４）式の演算が実行される。 以上達ぺたようＫこの発明によれば各ステージ内でパイ
プライン式にバタフライ演算が行われるとともにステー
ジの全体としてパイプライベの演算が行われ、乗算器の
使用効率カ嚇マ１００９１に増大するため高速屓に動作
し、しか１この各ステージに対して共通の制（ｔｈ１１
ユニット中アドレアドレス発生レスレジスタユニットを
利用するためその鶴成が１績る簡単である。
出力用のａｌｌ、第２メモリと、回転因子記憶用のｔＳ
Ｓメモリと、釘にパイプライン方式によるバタフライ演
算を行う演算二ニットとが設けられる。筐たＪ＆＃Ｉ演
算結果を出力するバッファメモリが二つ設けられ、これ
ら各ステージの演算は共通の制御１ ！Ｌｘットによシ
１ｔｌＩ御され、漣に各ステージのメモリをアクセスす
るためのアドレスを発生するアドレスレジスタ具エツト
が共通に設けられる。各ステージＫｋけるパイプライン
方式で行われたバタフライ演算のｉａ果は次のステージ
のその時読出されてない方の即ち畳込み側の入出力用メ
モリに書込まれて全ステージ全体としてのパイプライン
演算が行われる。略に先に述べ良ように各メモリをアク
セスするためのアドレスは共通のアドレスレジスタ具エ
ツトから発生畜れるが、その演算結果を記憶する丸めの
書込み用アドレス線と第１＃ｊｒ目のステージのメモリ
の書込みアドレス線とはその下位置ビットだけが上位方
向に傭塙的Ｋｌビットだけずらされて接続される。 第３図はこの尭明による高速置ツーリエ変換装置の一例
を示し、この例においては入力時系判ナンプｋＸ、乃至
ｘ−，のＮ１１ｌ（Ｎ”’Ｆ）が端子１１よ〕入力され
てフーリエ変換される場合でＴｏ）、そのサンプル数Ｎ
■Ｐと対応して演算ステージは８１乃至８ｍ０ｎ個のス
テージが設けられる。各演算ステージにおいては入出力
用の第１１第２メモ’ＪＭｉｓ−Ｍｉの二つのメモリが
設けられる。ここで１はｌ乃至ｍの整数である。普九−
転因子用龜３メ峰り鳩、が設けられ、−にそれぞれ演算
ＪＬニツ）ＡＵ４が設けられる。 各演算ステージの全メモリは共通のアドレスレジスタエ
エツ）１１よ〕のアドレスによってアドレス指定される
。即ち続出し用のアドレス纏１Ｂは各ステージのＭｌ、
ｍ２人出力用メモリＭｈ−Ｍｉｓと１−因子用の１ｇ３
メモリとにそれぞれ接続され、筐た書込み用のアドレス
−五４は各ステージの縞１．！１１４２人出カメモリＭ
ｉｔ 、 Ｍｉｘ Ｋそれでれ接続されている。これら
各ステージにおいて入出力用の＃１１、第２メモリＭｈ
１Ｍ１Ｉはその一方が続出される伏ＩＫめり、その時
は読出しアドレス＠１３よのアドレスでアクセスされ、
他方に書込み用として用いられ、書込み用アドレス−】
４上のアドレスでアクセスされる。筐た各ステージにお
いてその入出力用のＩ４１％耐２メモリ鳩、。 肖麿とｌ＆ｌｌｌ１ｉ因子用の第３メモリＭ１ｅよりの
読出された各データＦＪ対応する演ｌｌＬ：Ｌニツ）Ａ
ＵＩに供給される。各演算エエッ）ＡＵｔで演算された
Ｍｌ米は次段のステージ８ｉ＋□のｇｌ、ｍ２人出カメ
モリＵｉ＋ｓ−、Ｍｊ＋ｔ、ｍ Ｋ供給されてその時続
出しに用いられてない方のメモリＫＩＩＦ込み用アドレ
ス−１４上のアドレスで指定されて書込まれる。 總ｌステージＳ、に対する入出力用メモリＭ。。 ＭＩＫ対しては入力端子１１よｐのフーリエＫｍされる
べきデータが畳込νれる。また最＃１段のステージ輻の
誠算具ニットへ１の演算結１ＩＩｋは出力用バッファメ
モリＭ１１ ｅ Ｍ６ｇの一万ＫＶ込まれる。 この出力用メモリＭＩ、 Ｉ Ｍ、、−読出し４１１３
及び書込み１１１４の何れによってもそれぞれアクセス
可卯とされる。これらバッツァメモリＭ、、 、 Ｍ、
。 よＣＭ出されたデータは出力端子１５より外ｍに送り出
される。 この装置金体は劃（１１４１エニツ）１６によって制御
される。従ってアドレスレジスタユニット）１２４この
制御具ニツ）１６によって制御される。アドレスレジス
タユニット１２は制御具エツト１６からのマイクロ命令
をカウンタで計数することにより端子１７より新えな耽
出し用アドレスを、端子１８より新たな畳込み用アドレ
スをそれぞれ発生し、仁れらをそれぞれ続出し用アドレ
ス１１１Ｂ、書込み用アドレス＠１４に印加する。各演
算エエットへ〇ｉはこのバタフライ演算をパイプライン
弐に行うもので６９、演算結果は先に述べたように次段
のステージに供給され、従ってステージ８．乃Ｉｆ〜は
ノー次縦続的に接続され、しか４これらが並列的に動作
し、つまｐ全体としてパイプライン動作するようにされ
る。 つま９例えけＮ＝１６の場合について第４−に示すよう
に演算区間Ｔ、においては箇ず入力端子よ、０１６−の
サンプルＸ・乃ｊｉＸｔｉが入出力用第１メモリＭ■に
書込すれ１次の演算区間Ｔ、においては入出力用總１メ
そり鳩、Ｋ畳込まれたデータが続出され、同時Ｋｍａメ
モリＭ、、に記憶されてｉる■転因子が読出され、これ
ら続出されたデータにりｉてａ算瓢エットムυ、におい
てバタフライ演算が行われ、つまり嬉２図の第１ステー
ジについて配−し九ようなバタフライ演算が行われ、こ
の演算結果は次々と醜２ステージの入出力用１１Ｅ２メ
モリ鳩、Ｋｌｌ込壕れる。同時に入力端子１１より入出
力用第２メモリＭｌｌに次の時系列データが取込まれる
。 次の演算区間Ｔ、においては８２ステージのメモリＭ１
８及び励＠因子用の第３メモリ鳩・が同時に続出畜れて
演算工具ットＡＵ、において第２図に示Ｌｌ第２ステー
ジにシけるバタフライ演算が行われてそのｍ来は第３ｘ
テージにおける入出力用第１メモリＭ＠ｉＫ畳込まれる
。またこのとき新しいデータｒｊｇｌステージの入出力
用第１メモリＭ、。 Ｋ書込オれる。以下１１１１１Ｋ して屓次演算結釆は
次の演算ステージに送られ、かつ前段よりの演算結果が
入力されて同時にｔ＊Ｉされ、演算区間Ｔ１において最
初に演算ステージ８．に入力されたデータにつｈては演
算区間Ｔ、で＃！４ステージにおいてバタフライ演算が
行われてこれが出力バッファのＭ、１に畳込まれる・ アドレスレジスタユニット１２を共ｊｋＫ用いてめるた
めこの例では例えに第２図において各ステージの入力デ
ータを図において上から願書に順次読出して行く場合に
おいては、各ステージの演算結果を次のステージのメモ
リに対する書込み時にその時の続出しアドレスと同一ア
ドレス位置に畳込む場合もあるが、その書込みアドレス
ｔｆｍする必要がある場合もある。その変換は各ステー
ジにおいて異なっており、この変換は次のようにして行
われる。１ステージ目にお＾てはその下位のｌビットを
順次上位に１ビツトずつずらして、従ってｉ番目（最も
上位）のビットは最下位ビットになるように循環的にず
らすように畳込みアドレス？ｌｌＡｌ４と１ステージの
入出カメモリの書込み用アドレス−とを接続する。 即ち第５図に示すように第２ステージの演算値＊Ｐ・乃
至ＰＩｓは読出し時のアドレス、っま９演算の＊＊を２
進数で表わすと最下位ｂ１より最上位ｂ４オでの４ピツ
トで表わされ、このうち１仁２に応じて下位２ビットｂ
、 、 ｂ、が上位側に１ビツトずつ憂され、つｔｎ第
２ピッ）ｂ、！８ｆｉ下位のビットｂ、ｌｃ＄され、最
下位ビットｂ、が第２ピットｂ、に移され良アドレスと
畜れる。このアドレスに指定されて第２ステージの入出
カメモリに対して書込みか行われる。 ｆＩｌｊ鴫にして纂２ステージの演算結果Ｑ、乃至Ｑ、
は１１６図に示すようにその演算のＭｉＩと対応した下
位３ビットｂ、乃ｊｉｂ、が上位側に循環的に１ビツト
だけずらされる。即ち最上位の第３プツトｂ、は最下位
ビットｂ、に移され、第２ビットｂ、は第８ビツトｈａ
の位＊［移され、最下位ビットｂ１は第２ピツ）ｂ、に
擾される。このようにして得られた書込みアドレスが第
８ステージの入出力用メモリに対する書込みアドレスと
なる。ｌＷｌｍにして龜７図に示すように琳３ステージ
の演算結果Ｒ・乃ｊｌＲｔｉを第４ステージの入出力用
メモリに書込む場合は、その下位４ビツト、つｔｎｂ、
乃ｊｉｂ、のみを循環的に上位側に１ビツトだけずらす
。従って最上位ビットｂ４が最下位ビットｂ、に移され
て書込みアドレスが得られる。なおｍｌステージの入出
力用メモリに対する畳込みアドレスはその入力データＸ
。 乃至ｘＩＩの願書に入力されるとき、その願書に対して
書込みアドレスは第８図に示す様に最上位ピッ）ｂｓと
最下位ビットｂ１とが入れ替えられｊた絡３ビットｂ８
と第２ビツトｂＩとが入れ、４ｉｆ見られて書込みアド
レスが得られる。 このような畳込みアドレスを発生するににアドレスレジ
スタユニット１２から書込みアドレス−１４に、絖出し
時の或は演算願書を示すアドレスを発生し、その書込み
アドレス＠１４と各ステージの入出力用メモリの誓込み
アドレス−とをｔｉＩｋｇ＃Ａに示すようにＭｋ枕すれ
ばよい。即ちｍｌステージ８、においてはその最上位ビ
ットと最下位ビットを入れ替えるようにして縁続し、１
ｇ２ビツトと關３ビットを入れ替えて縁続し、第２ステ
ージ８．においては＃Ｉ２ビットと第１ビツトのみを入
れ替え、第３Ｘテージ８．においてはアドレス［１！１
４の第３ビットｂ、をメモリのアドレスの第１ビツトに
接続Ｌ、＠２ビットをメモリの＃！３ビットに、＃ＩＩ
Ｌ’ットをメモリの第２ビツトにそれぞれ接続する。 以下＠９ｍＫ示すような豪絖【すればよい。この第９図
に示すよう″＆襞続をすれば誉込みアドレスとしては耽
出しアドレスと同ＩＩＫ単ＫＮＩ番に発生するだけでそ
の各ステージに対応した書込みアドレスが得られ、かつ
共通し良アドレス発生手段を利用できる〇 制御部１６はマイクロプロダラムを解読実行することに
よって装置金体を制御する亀のであｐｌその命令フィー
ルドは例えば＠１０図に示す通夛である。各ステージに
おける演算凰ニットＡＵｌも制御具エツ）１８によって
制御され、先に述ヘタようにパイプツイン演算によりバ
タフライ演算を行う。この眞算瓢エツトは第１１図に示
す通プである。即ちマイクロ命令の命令状塾が＠１２図
に壓す状態で与えられ、この両前を解読することによっ
てｍ１２図に示すようにり、乃至り０．８．乃至Ｓ４ｋ
にＳＵＢの制御信号が発生して第１８１１１４に示すよ
うな内容の命令が実行される。仁の結果このような命令
を用いて入出力用メモリから読出されたデータ中の凧１
図における入力ＡはレジスタＬＲに、入力データＢはレ
ジスタＪＲに、回転因子はレジスタＫＲＫそれぞれ格納
され、その後レジスタＪＲ及びＫＲのデータは乗算器Ｍ
ＵＬで乗算され、その結−Ｊｉ！はレジスタＭ ＲＫ−
格納される。囃にこの乗算結果位アキ１ムレータＡＣＣ
ム又はＡＣＣＢに格納される。そのｇＲｋｗＩ来ＷｋＢ
は！ルテブレクサＭ、ｘ、 ｔ−通り、排他的髄壇和胞
路Ｘ・１を通シ、廻ｆｃｑルテブレクサＭ、□を通って
加算器へ〇ＤＫ４見られるがそのｌ＠に排他的＃ａ珊相
和回路一方の入力を全てＣ０へは奮ｖ１１とし、前看の
場合はその出力とレジスタＬＲの内容とを加算してＡ′
を得、倣１の場合はレジスタＬＲの内容と加算する際に
さらＫ”ｌ”を加えてｗｌ（Ｂの補数を得て加算結果に
ＢＩｔ−得る。 これらにより第１図に示し九バタフライ演算がパイプラ
イン式に実行されるようにデータが入力され各部が１１
！御される。演算結果はマルチプレクサＭｐｘ４を通じ
て次のステージに送ちれる。 演算ユニットにおけるパイプライン式バタフライ演算の
動作例のタイムチャートを鯖１４図に示す、同一に示す
ようにバタフライ演算灯（４）式に示し良ように実数部
と虚数部とに分けて行われ、まずデータＢと１ｇｌｌ１
ｉ因子の虚数部の乗算が行われ■、次にその実数の乗算
が行われ０１次に実数部と虚数部との乗１ｍが行われＣ
１これ七共に乗算結果の加算■−■と、データＡの実数
部の取込みが行われ、かつこれらの加算が行われ、その
加算結果がＲｅ（Ａ’）として次のクロックで次のステ
ージのメモリＭＵへ移される。以下同様にパイプライン
式Ｋ（４）式の演算が実行される。 以上達ぺたようＫこの発明によれば各ステージ内でパイ
プライン式にバタフライ演算が行われるとともにステー
ジの全体としてパイプライベの演算が行われ、乗算器の
使用効率カ嚇マ１００９１に増大するため高速屓に動作
し、しか１この各ステージに対して共通の制（ｔｈ１１
ユニット中アドレアドレス発生レスレジスタユニットを
利用するためその鶴成が１績る簡単である。
躯１図にバタフライ演算の表示を示す路線図、第２図は
高速度フーリエ演算の各ステージにおけるバタフライ演
ＩＩＬｔ−示す図、＃ｇ３図はこの＠ｌ５１１によるパ
イプライン＾速臘フーリエ変換装置の一例を示すブロッ
ク図、纂４図はそのパイプライン誠ｓｂ＋作を吐明する
ための図、第５図乃至彫７図はそれぞれｔ込みアドレス
ｔ−観明するための演算順序と曹込みアドレスの関係を
示す図、第８図線入力データの順番と書込みアドレスの
関４Ｉｋｔ−示す図、＃！９図ね餐込みアドレスの変換
を畳込みアドレス線の接続によって行う例を示す図、第
１０図線マイクロ命令のフィールドを示す図、第１１図
は演算ユニットの一例を示すブロック図、ｍ１２ＷＪは
ＵＩ振ユニットの各部をきり御する信号とｉイク薗命令
との関係を示す図、第１８図は第１２図に示し九醋令の
内容例を示す図、第１４図は演算二ニットのパイプライ
ン演算の例を示すタイムチャートである。 １１：入力端子、１２：アドレスレジスタユニット、１
３：耽出しアドレス線、１４：１１込みアドレス線、１
５：出力端子、１６：共通制御ユニット、８．乃至８Ｉ
ｎ＝ステージ、ＭＳ１〜鵬。 ：入出力用第１％第２メモＵ、Ｍ、６〜へ。：回転因子
用第３メモリ、ＡＵ、乃’１１ Ａ Ｕｍ ：演算瓢エ
ツト％ＭＯ１，Ｍ・、：出力バッファメモリ。 代理人 単針 単 ７４図 オ ５ 図 １ 図 オ ６ 図 オフ図 ３宍１＋ｑｉ序２３Ａ＆ネ テ゛−夕 畜込ア
Ｆ゛し又ｂ４へｂ２ｂ１ｂ４−叫す。 １２ １１００ Ｒｎ ＩＬｌｔ
Ｊ＋１０遼表示 １０遼表本 表示 Ｒ′９ 第１０ 図 左１２ 図 手絖輛止４＃（自発） 昭和５７年２月８日 へ許庁長″！ｉ 腋 ０１重 ３輛正をする省 事件との関係 特許出願人 ４代 地 人 東京都新宿区新宿４−２−２１相模ビ
ル５袖正の対酸 ８１１ｈ畳中発明の名称、特許請求
の範囲の一１発明の詳細な説明の欄および１圓の簡単な
岐例の迦藪簸」倉「パイフライン為迷フーリエ変換装置
」と訂正する。 Ｃ）明細書２頁５行、４負ｌ〜２行、５貞３打、２０行
〜６貞１行、７ｇ４２竹、１７頁５行、７行「為速度７
−リエ」を「為速フーリエ」とそれぞれ訂正する。 （３１ｆｔ１」誓３貞７行 を下記のとシシ訂正する。 以上 特許請求の範囲 （１１人出力用第１、第２メモリと、ｆｇ１転因子が記
憶されるａ！４３メモリとパイプライン方式によるバタ
フライ演算を行なう演算ユニットとからなる複数個のス
テージと、ＩＩｋ終演算着来が記憶される第１、第２出
力バツフアメ毎りと、各ステージにおけるバタフライ演
算をパイプライン方式で行わせるとともに、その演算結
未會次故のステージの入出力用Ｍ］、ｍ２メモリの続出
されてない方のメモリへ畳込み、全ステージが全体とし
てバイブライン演算倉するように制御する制御ユニット
と、上記各ステージの各メモリに対するアクセスのため
の共通のアドレスを発生するアドレスレジスタユニット
と會Ｘ備するパイプライン高速７−リ１変＊装置。 （２＋ 上記ステージ中の第１１Ｉ目に対する畳込み
アドレスと、上紐アドレスレジスタユニットカラの書込
みアドレス線とは下位の１ビツトか上位方向ＫＩＮ場的
に１ビツトずつすらされて接続されていることを特徴と
する特許細氷の範−麹１項記幀のパイプライン＾速フー
リエ変！ｌ１ｌＩ懺置。
高速度フーリエ演算の各ステージにおけるバタフライ演
ＩＩＬｔ−示す図、＃ｇ３図はこの＠ｌ５１１によるパ
イプライン＾速臘フーリエ変換装置の一例を示すブロッ
ク図、纂４図はそのパイプライン誠ｓｂ＋作を吐明する
ための図、第５図乃至彫７図はそれぞれｔ込みアドレス
ｔ−観明するための演算順序と曹込みアドレスの関係を
示す図、第８図線入力データの順番と書込みアドレスの
関４Ｉｋｔ−示す図、＃！９図ね餐込みアドレスの変換
を畳込みアドレス線の接続によって行う例を示す図、第
１０図線マイクロ命令のフィールドを示す図、第１１図
は演算ユニットの一例を示すブロック図、ｍ１２ＷＪは
ＵＩ振ユニットの各部をきり御する信号とｉイク薗命令
との関係を示す図、第１８図は第１２図に示し九醋令の
内容例を示す図、第１４図は演算二ニットのパイプライ
ン演算の例を示すタイムチャートである。 １１：入力端子、１２：アドレスレジスタユニット、１
３：耽出しアドレス線、１４：１１込みアドレス線、１
５：出力端子、１６：共通制御ユニット、８．乃至８Ｉ
ｎ＝ステージ、ＭＳ１〜鵬。 ：入出力用第１％第２メモＵ、Ｍ、６〜へ。：回転因子
用第３メモリ、ＡＵ、乃’１１ Ａ Ｕｍ ：演算瓢エ
ツト％ＭＯ１，Ｍ・、：出力バッファメモリ。 代理人 単針 単 ７４図 オ ５ 図 １ 図 オ ６ 図 オフ図 ３宍１＋ｑｉ序２３Ａ＆ネ テ゛−夕 畜込ア
Ｆ゛し又ｂ４へｂ２ｂ１ｂ４−叫す。 １２ １１００ Ｒｎ ＩＬｌｔ
Ｊ＋１０遼表示 １０遼表本 表示 Ｒ′９ 第１０ 図 左１２ 図 手絖輛止４＃（自発） 昭和５７年２月８日 へ許庁長″！ｉ 腋 ０１重 ３輛正をする省 事件との関係 特許出願人 ４代 地 人 東京都新宿区新宿４−２−２１相模ビ
ル５袖正の対酸 ８１１ｈ畳中発明の名称、特許請求
の範囲の一１発明の詳細な説明の欄および１圓の簡単な
岐例の迦藪簸」倉「パイフライン為迷フーリエ変換装置
」と訂正する。 Ｃ）明細書２頁５行、４負ｌ〜２行、５貞３打、２０行
〜６貞１行、７ｇ４２竹、１７頁５行、７行「為速度７
−リエ」を「為速フーリエ」とそれぞれ訂正する。 （３１ｆｔ１」誓３貞７行 を下記のとシシ訂正する。 以上 特許請求の範囲 （１１人出力用第１、第２メモリと、ｆｇ１転因子が記
憶されるａ！４３メモリとパイプライン方式によるバタ
フライ演算を行なう演算ユニットとからなる複数個のス
テージと、ＩＩｋ終演算着来が記憶される第１、第２出
力バツフアメ毎りと、各ステージにおけるバタフライ演
算をパイプライン方式で行わせるとともに、その演算結
未會次故のステージの入出力用Ｍ］、ｍ２メモリの続出
されてない方のメモリへ畳込み、全ステージが全体とし
てバイブライン演算倉するように制御する制御ユニット
と、上記各ステージの各メモリに対するアクセスのため
の共通のアドレスを発生するアドレスレジスタユニット
と會Ｘ備するパイプライン高速７−リ１変＊装置。 （２＋ 上記ステージ中の第１１Ｉ目に対する畳込み
アドレスと、上紐アドレスレジスタユニットカラの書込
みアドレス線とは下位の１ビツトか上位方向ＫＩＮ場的
に１ビツトずつすらされて接続されていることを特徴と
する特許細氷の範−麹１項記幀のパイプライン＾速フー
リエ変！ｌ１ｌＩ懺置。
Claims (2)
- （１）入出力用縞１、＠２メモリと１回転因子が記憶さ
れる第３メモリとパイプツイン方式によるバタフライ演
算を行なう演算ユニットとからなる複数個のステージと
。 最終演算結果が記憶される第１．鮪２出力パツガメ峰り
と、各ステージにおけるバタフライ演算をパイプツイン
方式で行わせるとともに、その演算結果を次段のステー
ジの入出力用第１、第２メ毫りＯＩＮ出されてない方の
メモリへ書込み、全ステージが全体としてパイプライン
演算をするように制御する制御エエットと、上記各ステ
ージの各メモリに対するアクセスの丸めの共通のアドレ
スを尭生するアドレスレジスタユニットとを具備するパ
イプライン高速ｇ７−リエ変換装置。 - （２）上記ステージ中の第ｉ書目に対する書込みアドレ
スと、上記アドレスレジスタユニットからの書込みアド
レス線とは下位の量ビットが上位方間Ｋｌｌ壌的に１ビ
ツトずつずらされて接続されていることを特徴とする特
許請求のＩＭ囲第１項紀献のパイプライン＾遭度フーリ
エ質換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56187142A JPS5887655A (ja) | 1981-11-20 | 1981-11-20 | パイプライン高速フ−リエ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56187142A JPS5887655A (ja) | 1981-11-20 | 1981-11-20 | パイプライン高速フ−リエ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5887655A true JPS5887655A (ja) | 1983-05-25 |
| JPS6220590B2 JPS6220590B2 (ja) | 1987-05-07 |
Family
ID=16200851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56187142A Granted JPS5887655A (ja) | 1981-11-20 | 1981-11-20 | パイプライン高速フ−リエ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5887655A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63167967A (ja) * | 1986-12-22 | 1988-07-12 | エスジェーエス−トムソン ミクロエレクトロニクス エス．アー． | ディジタル信号処理集積回路 |
| JP2007172157A (ja) * | 2005-12-20 | 2007-07-05 | Samsung Electronics Co Ltd | Ｆｆｔ演算回路 |
-
1981
- 1981-11-20 JP JP56187142A patent/JPS5887655A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63167967A (ja) * | 1986-12-22 | 1988-07-12 | エスジェーエス−トムソン ミクロエレクトロニクス エス．アー． | ディジタル信号処理集積回路 |
| JP2007172157A (ja) * | 2005-12-20 | 2007-07-05 | Samsung Electronics Co Ltd | Ｆｆｔ演算回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6220590B2 (ja) | 1987-05-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4635292A (en) | Image processor | |
| JPS6247786A (ja) | 近傍画像処理専用メモリ | |
| JPS63167967A (ja) | ディジタル信号処理集積回路 | |
| US3748447A (en) | Apparatus for performing a linear interpolation algorithm | |
| JPS5887655A (ja) | パイプライン高速フ−リエ変換装置 | |
| JP2854420B2 (ja) | 多次元アドレス発生器およびその制御方式 | |
| JP2008052504A (ja) | 離散フーリエ変換装置および離散フーリエ逆変換装置 | |
| US5745123A (en) | Method for resizing an image by a factor of two | |
| JP3305406B2 (ja) | プログラム制御のプロセッサ | |
| JPH06223166A (ja) | 画像処理用汎用プロセッサ | |
| JPH01321574A (ja) | メモリ装置 | |
| CN102044235B (zh) | 字体反锯齿方法 | |
| US10692180B2 (en) | Image processing apparatus | |
| JP2778478B2 (ja) | 相関演算プロセッサ | |
| JPH1153344A (ja) | 行列演算装置及びそれを有する数値演算プロセッサ | |
| JPS6129031B2 (ja) | ||
| JPS6316785B2 (ja) | ||
| JPH05165875A (ja) | ベクトル演算処理装置 | |
| JPS58169437A (ja) | 立体デ−タ処理システム | |
| JPS60235274A (ja) | 画像信号処理装置 | |
| JPH04255064A (ja) | 並列処理装置 | |
| JPS62175879A (ja) | ２値画像相以変換画素デ−タ発生装置 | |
| JPS60124730A (ja) | デイジタル演算回路 | |
| JPH0486696A (ja) | 画像表示装置のアドレス算出回路 | |
| JPS6274166A (ja) | 走査型デイスプレイ装置における多角形頂点デ−タ追尾装置 |