JPH1153344A - 行列演算装置及びそれを有する数値演算プロセッサ - Google Patents

Abstract

(57)【要約】 【課題】 パイプライン化した行列演算装置の高速化。 【解決手段】 乗算回路１２と、加算回路１３と、加算
回路１３の出力を一時的に保持して加算回路１３に出力
する累積加算用レジスタとを備え、加算回路が複数段の
パイプライン２８、２９、３０で構成される行列演算装
置において、累積加算用レジスタは、少なくとも加算回
路のパイプラインの段数分のレジスタ３１、３２、３３
を備え、累積加算用レジスタの個数分の異なる行列要素
の演算を、各行列要素に関する演算を累積加算用レジス
タの個数ずつずらして連続して行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、３次元グラフィッ
クスにおける幾何変換処理やディジタル信号処理で広く
使用される行列の乗算処理を行う行列演算装置及びその
ためのプロセッサに関する。

【０００２】

【従来の技術】行列の乗算処理は、３次元グラフィック
スにおける幾何変換処理などに広く使用される。行列の
乗算処理は、例えば、次のような行列Ａ（ｉ，ｊ）に行
列Ｂ（ｋ，ｌ）（但し、ｊ＝ｋ）を乗算して積Ｃを求め
る演算である。

【０００３】

【数１】 この例では、ｉ＝ｊ＝ｋ＝３、ｌ＝１であるが、ｉ、
ｊ、ｋ、及びｌはどのような値でもよい。このような行
列演算は非常に計算量の多い処理であり、その処理には
専用の行列演算装置が使用されることが多い。

【０００４】図１は、従来の行列演算装置の構成を示す
図である。行列演算で使用する行列データは行列データ
格納メモリ１１に記憶されており、制御回路１５から指
示されたアドレス信号に基づいて乗算される行列データ
の要素が読み出され、乗算回路１２に入力される。乗算
回路１２では入力された行列データの要素を乗算し、加
算回路１３に出力する。加算回路１３は、乗算回路１２
の出力と累積加算用レジスタ１４の出力を加算して出力
する。加算回路１３の出力は、累積加算用レジスタ１４
に一時的に保持され、再び加算回路１３に入力される。
これらの制御は、制御回路１５により行われる。

【０００５】図１の装置における処理を、上記の行列Ａ
とＢに対する処理を例として説明する。まず、行列デー
タ格納メモリ１１からはａ００とｂ０が読み出される。
乗算回路１２はａ００×ｂ０を演算して出力する。累積
加算回路１４には最初はゼロが記憶されており、加算回
路１３はａ００×ｂ０とゼロを加算してａ００×ｂ０を
出力する。ここまでの処理を、制御回路１５が出力する
クロック信号の１サイクル内に行う。次のサイクルで、
累積加算回路１４はこのａ００×ｂ０を記憶して保持
し、行列データ格納メモリ１１からはａ０１とｂ１を読
み出し、乗算回路１２はａ０１×ｂ１を出力する。加算
回路１３は、乗算回路１２の出力するａ０１×ｂ１と累
積加算回路１４の出力するａ００×ｂ０を加算し、ａ０
０×ｂ０＋ａ０１×ｂ１を出力する。次のサイクルで
は、同様に、累積加算回路１４はａ００×ｂ０＋ａ０１
×ｂ１を記憶して保持し、行列データ格納メモリ１１か
らの次のデータの読み出しと、乗算回路１２と加算回路
１３での処理が行われる。このような処理を繰り返すこ
とにより、積Ｃの１つの行列要素が演算される。従っ
て、このような処理を積Ｃのすべての行列要素が得られ
るまで繰り返す。

【０００６】乗算回路１２や加算回路１３は論理ゲート
で構成され、入力されたデータに対して演算処理を行い
処理結果を出力する。従って、制御回路１５は、乗算回
路１２や加算回路１３での処理時間を考慮して、行列デ
ータ格納メモリ１１からの行列データの読み出しと、累
積加算回路１４でのデータの取込みと出力を制御する。
具体的には、行列データ格納メモリ１１から行列データ
の読み出しすと同時に累積加算回路１４からの出力を行
い、乗算回路１２と加算回路１３での処理時間の合計後
に、累積加算回路１４でデータの取込んで１サイクルが
終了する。

【０００７】高精細な３次元グラフィックス処理では、
幾何変換処理に浮動少数点演算が用いられるが、データ
のビット数が大きいと乗算回路１２や加算回路１３のゲ
ートの段数が多くなり、演算データを入力してから演算
結果が得られるまでの処理時間が長くなる。そこで、演
算処理を高速化する方式として広く使用されるパイプラ
イン方式を使用することが考えられる。パイプライン方
式は、演算回路における処理を複数の段階に分けて各段
の処理時間を短くした上で、連続して演算データを供給
することで、実質的に１段当りの短い時間で連続して演
算結果が得られるようにした方式である。

【０００８】

【発明が解決しようとする課題】図２は、図１の行列演
算装置において、乗算回路１２と加算回路１３をそれぞ
れ２段のパイプライン構成とした場合に考えられる構成
を示す図である。行列データ格納メモリ１１、第１段乗
算パイプライン１６、第２段乗算パイプライン１７、第
１段加算パイプライン１８、第２段加算パイプライン１
９及び累積加算用レジスタ１４は、すべて制御回路１５
からの制御信号により、次段への出力を切り換えるタイ
ミングが制御される。

【０００９】図１の回路では、乗算回路１２と加算回路
１３での処理時間の合計で１サイクルの時間が決定され
るが、図２のように、乗算回路１２や加算回路１３をパ
イプラインに分割し、次段へのデータの出力を同期させ
ると、１サイクルの時間をもっとも処理時間の長い段の
処理時間とすることができるはずである。ところが、行
列演算装置では、加算回路に前のサイクルの演算結果を
入力する必要があるため、たとえ加算回路をパイプライ
ン構成としても最終段から前のデータの処理結果が出力
されるまでは最初の段の演算を開始することができな
い。また、行列データ格納メモリ１１からの行列データ
の読み出しは、アドレス信号を印加することにより行わ
れるが、同時に２つのアドレス信号を印加することはで
きないため、２つの行列データの読み出しには２サイク
ルを要する。

【００１０】図３は、図２の構成における処理の流れを
示すタイムチャートである。サイクル０では行列データ
格納メモリ１１からデータａ００が読み出され、サイク
ル１では行列データ格納メモリ１１からデータｂ０が読
み出され、これを受けて、第１段乗算パイプライン１６
で演算が行われる。サイクル２では乗算の途中結果ＰＭ
００が出力され、第２段乗算パイプライン１７が演算を
行う。サイクル３では、第２段乗算パイプライン１７が
乗算の結果ＲＭ００を出力する。ここで、累積加算用レ
ジスタ１４は前のデータがないので、ゼロを出力してお
り、第１段加算パイプライン１８は、ＲＭ００と累積加
算用レジスタ１４の出力するゼロを加算する処理を行
う。サイクル４では、第１段加算パイプライン１８が加
算の途中結果ＰＡ００を出力し、第２段加算パイプライ
ン１９が演算を行う。サイクル５では、第２段加算パイ
プライン１９が加算の結果ＲＡ００を出力し、累積加算
用レジスタ１４がＲＡ００を保持する。ここまでは最後
の第２段加算パイプライン１９までそれぞれ１サイクル
で処理されている。

【００１１】上記の処理と並行して次のデータを入力し
て処理するが、サイクル１では、データｂ０の読み出し
が行われており、次のデータを読み出すことはできな
い。従って、サイクル２で次のデータａ０１を行列デー
タ格納メモリ１１から読み出し、以下上記の処理と同様
の処理が２サイクル遅れて行われる。サイクル６では累
積加算用レジスタ１４が保持した前のデータＲＡ００を
出力するので、第１段加算パイプライン１８は、ＲＭ０
１と累積加算用レジスタ１４の出力するＲＡ００を加算
する処理を行う。

【００１２】図３に示すように、各乗算データの組と次
の乗算データの組との間には１サイクル演算の行われな
いサイクルが存在し、十分に高速化できないという問題
がある。この原因の１つは、上記のように、行列データ
格納メモリ１１からのデータの読み出しが並行に行えな
いためである。これによる遅れは最大でも１サイクルで
ある。もう１つの原因は、加算回路では、最初の段の処
理に最終段の出力する前のデータの処理結果を必要と
し、最終段が前の処理結果を出力するまで、次の処理が
行えないことである。そのため、加算回路の段数分のお
くれが生じる。例えば、３段の加算回路であれば、３サ
イクルの遅れが生じる。

【００１３】本発明は、このような遅れをなくして、よ
り一層高速化した行列演算装置を実現することを目的と
する。

【００１４】

【課題を解決するための手段】本発明の第１の態様の行
列演算装置は、上記目的を実現するため、累積加算用レ
ジスタを、加算回路の段数分備える。また、本発明の第
２の態様の行列演算装置は、上記目的を実現するため、
行列データ格納メモリを２つ設けて、乗算回路に入力す
る２つの行列データを同時に読み出せるようにする。

【００１５】すなわち、本発明の第１の態様の行列演算
装置は、乗算回路と、加算回路と、加算回路の出力を一
時的に保持して前記加算回路に出力する累積加算用レジ
スタとを備え、加算回路が複数段のパイプラインで構成
される行列演算装置において、累積加算用レジスタは、
少なくとも加算回路のパイプラインの段数分のレジスタ
を備え、累積加算用レジスタの個数分の異なる行列要素
の演算を、各行列要素の演算は前記累積加算用レジスタ
の個数ずつずらして連続して行うことを特徴とする。

【００１６】本発明の第１の態様の行列演算装置によれ
ば、少なくとも加算回路のパイプラインの段数分の累積
加算用レジスタが設けられているので、加算に必要な前
のデータの処理結果が最終段から出力されたのに合わせ
て、次のデータの乗算結果が最初の段の加算回路に入力
されるようにする。その間のサイクルには、他の異なる
行列要素の演算が、同様にずれて行われるようにする。
これであれば、無駄なサイクルがなくなるので、演算の
高速化が図れる。

【００１７】また、本発明の第２の態様の行列演算装置
は、乗算回路と、加算回路と、加算回路の出力を一時的
に保持して加算回路に出力する累積加算用レジスタとを
備える行列演算装置において、乗算回路へ入力する一方
の行列データをそれぞれ記憶する第１行列データ格納メ
モリと、乗算回路へ入力する他方の行列データをそれぞ
れ記憶する第２行列データ格納メモリと、第１行列デー
タ格納メモリから出力する行列データのアドレスを演算
する第１アドレス演算回路と、第２行列データ格納メモ
リから出力する行列データのアドレスを演算する第２ア
ドレス演算回路とを備え、乗算回路へ入力する２つの行
列データの読み出しが並行して行われることを特徴とす
る。

【００１８】本発明の第１の態様の行列演算装置によれ
ば、乗算回路へ入力する２つの行列データが並行して読
み出される、すなわち１サイクルで２つの行列データが
同時に読み出されるので、１サイクル毎に乗算処理を開
始することができる。また、本発明の数値演算プロセッ
サは、上記の第１の態様の行列演算装置を備え、行列の
添字をオペランドとして、添字で指示される乗算演算を
行い、乗算結果を累積加算用レジスタの添字によって指
定されるレジスタに格納する命令を有することを特徴と
する。

【００１９】

【発明の実施の形態】図４は、本発明の実施例の行列演
算装置の構成を示す図である。図示のように、行列デー
タ格納メモリは、第１行列データ格納メモリ２３と第２
行列データ格納メモリ２４とで構成され、第１行列デー
タ格納メモリ２３から読み出すデータを指示するアドレ
ス信号を生成する第１アドレス演算回路２１と、第２行
列データ格納メモリ２４から読み出すデータを指示する
アドレス信号を生成する第２アドレス演算回路２２とで
構成されている。第１行列データ格納メモリ２３には一
方の行列データＡが、第２行列データ格納メモリ２４に
は一方の行列データＢが、それぞれ記憶されている。第
１アドレス演算回路２１及び第２アドレス演算回路２２
は、乗算回路１２や加算回路１３の段数などに応じて回
路が構成されており、制御回路３５から指示される行列
の大きさなどのデータに従って、自動的にアドレス信号
を発生させる。

【００２０】乗算回路１２は、第１乗算パイプライン２
５と第２乗算パイプライン２６と第３乗算パイプライン
２７とで構成され、加算回路１３は、第１加算パイプラ
イン２８と第２加算パイプライン２９と第３加算パイプ
ライン３０とで構成されている。ここでは、乗算回路１
２と加算回路１３を共に３段のパイプライン構成とした
が、どのような段数でもよく、乗算回路１２と加算回路
１３の段数が異なってもよい。一般に乗算回路の方が論
理ゲートの段数が多くなるので、通常は乗算回路１２の
段数の方が加算回路の段数より大きい。

【００２１】第３加算パイプライン３０の出力を一時的
に保持する累積加算用レジスタは、第１累積加算用レジ
スタ３１と第２累積加算用レジスタ３２と第３累積加算
用レジスタ３３で構成され、更に第１から第３累積加算
用レジスタ３１から３３のいずれの出力を、第１加算パ
イプライン２８に入力するかを選択する選択回路３４が
設けられている。第１累積加算用レジスタ３１、第２累
積加算用レジスタ３２及び第３累積加算用レジスタ３３
は、それぞれ、制御信号３５からの信号に従って第３加
算パイプライン３０の出力する演算結果を取り込んで保
持する。また、選択回路３４も、制御信号３５からの信
号に従って第１から第３累積加算用レジスタ３１から３
３のいずれかの出力を選択し、最初の演算時にはゼロを
出力する。

【００２２】第１行列データ格納メモリ２３、第２行列
データ格納メモリ２４、第１乗算パイプライン２５、第
２乗算パイプライン２６、第３乗算パイプライン２７、
第１加算パイプライン２８、第２加算パイプライン２９
及び第３加算パイプライン３０の出力は、制御回路３５
が出力する同一のクロック信号に従って制御される。図
５は、実施例における処理を示すタイムチャートであ
り、例えば、Ａ（９，９）にＢ（９，１）を乗算してＣ
（９，１）を得る処理の例である。従って、 ｃ０＝ａ００・ｂ０＋ａ０１・ｂ１＋…＋ａ０８・ｂ８ ｃ１＝ａ１０・ｂ０＋ａ１１・ｂ１＋…＋ａ１８・ｂ８ などを演算することになる。

【００２３】ここでは、加算回路１３が３段のパイプラ
インなので、まずｃ０、ｃ１、ｃ２を並行に演算し、次
にｃ３、ｃ４、ｃ５を、次にｃ６、ｃ７、ｃ８を演算す
ることになる。サイクル０では、第１行列データ格納メ
モリ２３と第２行列データ格納メモリ２４からａ００と
ｂ０が読み出される。サイクル１では、第１乗算パイプ
ライン２５から第１段の乗算結果１Ｍ００が出力される
と同時に、次のデータの組ａ１０とｂ０が読み出され
る。

【００２４】サイクル２では、第２乗算パイプライン２
６からａ００とｂ０に関する第２段の乗算結果２Ｍ００
が出力され、第１乗算パイプライン２５からａ１０とｂ
０に関する第１段の乗算結果１Ｍ１０が出力され、更に
次のデータの組ａ２０とｂ０が読み出される。サイクル
３では、第３乗算パイプライン２７からａ００とｂ０に
関する第３段の乗算結果３Ｍ００が出力され、第２乗算
パイプライン２６からａ１０とｂ０に関する第２段の乗
算結果２Ｍ１０が出力され、第１乗算パイプライン２５
からａ２０とｂ０に関する第１段の乗算結果１Ｍ２０が
出力され、更に次のデータの組ａ０１とｂ１が読み出さ
れる。

【００２５】サイクル４では、第１加算パイプライン２
８は乗算結果３Ｍ００に第１累積加算用レジスタ３１の
出力するゼロを加算して１Ａ００を出力し、第３乗算パ
イプライン２７からａ１０とｂ０に関する第３段の乗算
結果３Ｍ１０が出力され、第２乗算パイプライン２６か
らａ２０とｂ０に関する第２段の乗算結果２Ｍ２０が出
力され、第１乗算パイプライン２５からａ０１とｂ１に
関する第１段の乗算結果１Ｍ０１が出力され、更に次の
データの組ａ１１とｂ１が読み出される。

【００２６】以下、同じような動作を行いながら、サイ
クル７では、第１累積加算用レジスタ３１がサイクル６
で第３加算パイプライン３０の出力したａ００とｂ０に
関する最終の出力３Ａ００（ａ００×ｂ０）を出力す
る。従って、第１加算パイプライン２８は乗算結果３Ｍ
０１に３Ａ００を加算して１Ａ０１を出力する。この
時、第２加算パイプライン２９はａ２０とｂ０に関する
第２段の出力２Ａ２０（ａ２０×ｂ０）を、第３加算パ
イプライン３０はａ１０とｂ０に関する第２段の出力３
Ａ１０（ａ１０×ｂ０）を出力する。また、第３乗算パ
イプライン２７からａ１１とｂ１に関する第３段の乗算
結果３Ｍ１１が出力され、第２乗算パイプライン２６か
らａ２１とｂ１に関する第２段の乗算結果２Ｍ２１が出
力され、第１乗算パイプライン２５からａ０２とｂ２に
関する第１段の乗算結果１Ｍ０２が出力され、更に次の
データの組ａ１２とｂ２が読み出される。

【００２７】上記のような処理を繰り返すことにより、
積の各要素に関する演算が終了する毎に３個の演算結果
が続けて得られる。その後、更に別の３個の要素に関す
る演算が行われることになる。以上、Ａ（９，９）にＢ
（９，１）を乗算してＣ（９，１）を得る処理の例につ
いて説明したが、行列の大きさはどのようなものでもよ
い。例えば、Ａ（９，９）にＢ（９，９）を乗算してＣ
（９，９）を得る処理の場合には、上記の例と同様に、
ｃ００とｃ１０とｃ２０の組、ｃ３０とｃ４０とｃ５０
の組、…、ｃ０１とｃ１１とｃ２１の組、…という順番
で演算することも可能であるが、ｃ００とｃ０１とｃ０
２の組、ｃ０３とｃ０４とｃ０５の組、…という順番で
演算することも可能である。

【００２８】なお、数値演算プロセッサに上記のような
行列演算回路を設けた場合、行列の添字をオペランドと
して、添字で指示される乗算演算を行い、乗算結果を添
字によって指定される累積加算用レジスタに格納する命
令を使用できるようにすることが望ましい。

【００２９】

【発明の効果】以上説明したように、本発明によれば、
加算回路をパイプライン構成とした行列演算装置で、１
サイクルで演算が可能になり、演算速度を向上できる。
また、行列データの入力における無駄なサイクルが無く
なるので、演算速度を向上できる。

【図面の簡単な説明】

【図１】従来の行列演算装置の構成を示す図である。

【図２】演算回路をパイプライン化した場合の行列演算
装置の構成例を示す図である。

【図３】図３の構成での処理を示すタイムチャートであ
る。

【図４】本発明の実施例の行列演算装置の構成を示す図
である。

【図５】実施例における処理を示すタイムチャートであ
る。

【符号の説明】

１２…乗算回路 １３…加算回路 ２１…第１アドレス演算回路 ２２…第２アドレス演算回路 ２３…第１行列データ格納メモリ ２４…第２行列データ格納メモリ ２５…第１乗算パイプライン ２６…第２乗算パイプライン ２７…第３乗算パイプライン ２８…第１加算パイプライン ２９…第２加算パイプライン ３０…第３加算パイプライン ３１…第１累積加算用レジスタ ３２…第２累積加算用レジスタ ３３…第３累積加算用レジスタ ３４…選択回路 ３５…制御回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 乗算回路と、加算回路と、該加算回路の
   出力を一時的に保持して前記加算回路に出力する累積加
   算用レジスタとを備え、 前記加算回路が複数段のパイプラインで構成される行列
   演算装置において、 前記累積加算用レジスタは、少なくとも前記加算回路の
   パイプラインの段数分のレジスタを備え、 前記累積加算用レジスタの個数分の異なる行列要素の演
   算を、各行列要素に関する演算を前記累積加算用レジス
   タの個数ずつずらして、連続して行うことを特徴とする
   行列演算装置。
2. 【請求項２】 請求項１に記載の行列演算装置であっ
   て、 前記乗算回路へ入力する一方の行列データをそれぞれ記
   憶する第１行列データ格納メモリと、 前記乗算回路へ入力する他方の行列データをそれぞれ記
   憶する第２行列データ格納メモリと、 前記第１行列データ格納メモリから出力する行列データ
   のアドレスを演算する第１アドレス演算回路と、 前記第２行列データ格納メモリから出力する行列データ
   のアドレスを演算する第２アドレス演算回路とを備え、
   前記乗算回路へ入力する２つの行列データの読み出しが
   並行して行われる行列演算装置。
3. 【請求項３】 乗算回路と、加算回路と、該加算回路の
   出力を一時的に保持して前記加算回路に出力する累積加
   算用レジスタとを備える行列演算装置において、 前記乗算回路へ入力する一方の行列データをそれぞれ記
   憶する第１行列データ格納メモリと、 前記乗算回路へ入力する他方の行列データをそれぞれ記
   憶する第２行列データ格納メモリと、 前記第１行列データ格納メモリから出力する行列データ
   のアドレスを演算する第１アドレス演算回路と、 前記第２行列データ格納メモリから出力する行列データ
   のアドレスを演算する第２アドレス演算回路とを備え、 前記乗算回路へ入力する２つの行列データの読み出しが
   並行して行われることを特徴とする行列演算装置。
4. 【請求項４】 請求項１又は２に記載の行列演算装置を
   備え、 行列の添字をオペランドとして、該添字で指示される乗
   算演算を行い、乗算結果を前記累積加算用レジスタの添
   字によって指定されるレジスタに格納する命令を有する
   ことを特徴とする数値演算プロセッサ。