JP2901648B2

JP2901648B2 - ディジタル信号処理プロセッサ及びその制御方法

Info

Publication number: JP2901648B2
Application number: JP17270889A
Authority: JP
Inventors: 秀夫水谷; 則嗣松菱; 昌作塚越
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1989-07-03
Filing date: 1989-07-03
Publication date: 1999-06-07
Anticipated expiration: 2014-06-07
Also published as: JPH0336628A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、例えば逐次サンプリングによりディジタル
化された音声データや画像データ等を入力し、それらの
データをプログラムに従ってリアルタイム（実時間）で
高速演算処理し、その演算結果を出力するためのディジ
タル信号処理プロセッサ（以下、DSPという）及びその
制御方法に関するものである。

（従来の技術）従来、このような分野の技術としては、例えば、アイ
イーイーイージャーナルオブソリッド−ステイト
サーキッツ（IEEE JOURNAL OF SOLID−STATE CIRCUIT
S）、SC−21［１］（1986−２）（米）、「アセカン
ド−ジェネレーションディジタルシグナルプロセ
ッサ（A Second−Generation Digitaru Signal Process
or）」、P.86−91（文献１）、及びμPD7720ファミリ
シグナル・プロセッサユーザーズ・マニュアル、PEB.
−25−85P版（1980）日本電気（株）（文献２）に記載
されるものがあった。

従来、DSPは、外部から逐次供給されるサンプリング
データをリアルタイムで高速演算処理するもので、その
性格上、処理速度が速いほど望ましい。

このようなDSPは、一般に、プログラムカウンタ、命
令ROM（リード・オン・メモリ）、命令レジスタ及び命
令デコーダを有するシーケンス制御部と、演算データ等
を格納するメモリ部と、演算部と、入出力制御部と、ク
ロック発生部とで、構成されている。そして、シーケン
ス制御部において、プログラムカウンタの示すアドレス
に対応する命令ROMの内容を読出し、それを命令レジス
タに格納し、命令デコーダにより解読される。命令デコ
ーダの出力は、メモリ部、演算部、及び入出力制御部を
制御して命令を実行する。また、外部より入力される外
部クロック信号を、DSP内部のクロック発生部が分周し
て内部クロック信号を発生し、その内部クロック信号に
より、各処理部が時間的秩序を持って順序制御され、処
理動作を実行する構成になっている。

この種のDSPにおいて、１マイシンサイクルのサイク
ルクロック数は、通常、４相クロック形式を採ってい
る。その代表的なものとしては、前記文献１に記載され
たテキサス・インスツルメンツ社製のDSP（TMS32020）
がある。このDSPの内部クロック信号は、重なりの無い
４相クロックから成っている。これは多様な異なったタ
イプの回路の制御に柔軟に対応でき、メモリ部のタイミ
ング設計が容易なために採用されたものである。このDS
Pでは、外部クロック信号（メインクロック入力）とし
てマシンサイクルの４倍の速度が使用されている。この
場合、各相のクロック幅（時間）は、外部クロック信号
のデューティ比に依存しないため、そのデューティ比の
調整が不要となる。

また、他の例として前記文献２に記載された日本電気
（株）製のμPD7720が４相クロック形式を使ったものと
して知られている。このDSPでは、外部クロック信号と
してマシンサイクルの２倍の速度が使用されている。但
し、この場合には２分周して内部クロック信号（システ
ムタイミング）を作っているため、外部クロック信号の
デューテイ補正を行ない、50％に合わせる必要がある。

従来の４相クロック形式を採用したDSPの一構成例と
して、7720系ファミリーにおけるDSPを第２図に示す。

第２図は、従来のDSPの機能ブロック図である。

このDSPは、シーケンス制御部、メモリ部、演算部、
及び入出力制御部等で構成されている。

シーケンス制御部は、命令ROM10を有し、その命令ROM
10には、アドレス指定用のプログラムカウンタ（PC）11
及びスタックポインタ12等が接続されている。メモリ部
は、データ格納用のデータRAM（ランダム・アクセス・
メモリ）20及びデータROM22を有している。そのデータR
AM20には、アドレス指定用のデータポインタ（DP）21が
接続され、更にデータROM22には、アドレス指定用のROM
ポインタ23及びROM出力レジスタ24等が接続されてい
る。

演算部は、乗算器30及び算術論理ユニット（以下、AL
Uという）35を有している。乗算器30には、入力用のＫ
レジスタ31及びＬレジスタ32が接続されると共に、出力
用のＭレジスタ33及びＮレジスタ34が接続されている。
更に、ALU35の入力側には、信号選択用のマルチプレク
サ36及び桁移動用のシフタ37が接続され、そのALU35の
出力側に、累算器であるＡアキュムレータ（ACC）38及
びＢアキュムレータ（ACC）39が接続されている。Ａフ
ラグ40及びＢフラグ41は、それぞれＡアキュムレータ38
及びＢアキュムレータ39が選択された場合にその演算に
よって生ずるフラグ類のレジスタである。

入出力制御部は、シリアルアウト端子50、シリアルイ
ン端子51、ポート52、パラレルレジスタ53、シリアルレ
ジスタ54、及びリード／ライト・コントロールゲート55
等で構成されている。

次に、第２図の命令実行タイミング例を第３図を参照
しつつ説明する。なお、第３図は、第２図の動作の一例
を示すタイムチャートである。

この命令実行タイミングは、次の（１）〜（５）のス
テップに従って実行される。

（１）まず、クロック信号CK1〜CK4に同期して動作す
るステートT1〜T4からなるマシンサイクルM1の間、プロ
グラムカウンタ11の値ｎを保持する。

（２）クロック信号CK2により、ステートT2で、命令R
OM10より命令をフェッチ（取込み）、クロック信号CK3,
CK4により、ステートT3,T4で、命令ROM10内で命令デコ
ード（命令解読）を行なう。この間命令ROM10内の命令
レジスタに、命令ROMデータを一時保持する。

（３）クロック信号CK1により、次のマシンサイクルM
2のステート１で、データROM20のリード／ライト、デー
タROM22のリード、レジスタ（アキュムレータ38,39、レ
ジスタ33,34）のリード／ライトを行なう。

（４） ALU35は、マシンサイクルM2のステート１での
前記レジスタの値の確定と同時にオペレーション（演
算）をスタートし、その演算結果が、クロック信号CK3
によるステートT3でアキュムレータ38,39にラッチされ
る（取込まれる）。

（５）乗算器30は、ALU35と同時にマシンサイクルM2
のステートT1から演算をスタートする。即ち、K,Lレジ
スタ31,32からデータを入力し、その入力データの乗算
を行なって、その乗算結果を出力する。次のマシンサイ
クルM3のステートT1で、M,Nレジスタ33,34は乗算器30か
らの出力データをラッチする。

（発明が解決しようとする課題）しかしながら、上記構成のDSP及びその制御方法で
は、次のような課題があった。

前記文献1,2に記載されたいずれのDSPも、４相クロッ
クにより、ALU、乗算器、データRAM、データROM、命令
デコーダを含む命令ROM等のシーケンス制御部、及びシ
リアルアウト端子等の入出力制御部を、それぞれ制御し
ている。

そのため、前記文献１のDSPでは、外部より、マシン
サイクルタイムの４倍の側道の外部クロック信号を供給
する必要がある。その上、DSPをより高速動作させるた
めに、マシンサイクルにおける各クロック信号位相ごと
の実行時間が更に短くなり、それによってクロック信号
位相ごとの時間単位で内部処理をより高速にする必要が
あり、また、DSPに要求される処理能力に対して、クロ
ック信号位相数の多い分だけ外部クロック信号の速度が
高くなり、デバイスの動作可能周波数の上限に対する余
裕が少なくなる問題があった。

一方、前記文献２のDSPの場合には、外部から供給す
る外部クロック信号の速度が２倍でよいため、デバイス
の動作可能な上限速度によってそのDSPの処理能力が決
められてしまという問題が起きない。しかし、外部クロ
ック信号のデューティ比を精度よく50％に補正する機能
が必要になり、この補正ばらつきを最小限に抑え込むこ
とが要求される。この要求は、処理速度が上がるにつれ
て要求精度を向上させなければならず、それによって設
計が難しくなるという問題があった。

本発明は前記従来技術が持っていた課題として、演算
処理の高速化に伴ない、４分周による４相クロック制御
を特徴とするDSPに派生するそのDSPデバイス性能に対す
る速度限界、演算処理時間の不足、及び２分周により４
相クロックを発生させるときの外部クロック信号のデュ
ーティ補正機能付加の困難性等の点について解決したDS
P及びその制御方法を提供するものである。

（課題を解決するための手段）前記課題を解決するために、本発明のうちの請求項１
の発明は、命令データを解読して複数の制御信号を出力
するシーケンス制御部と、演算処理用データを格納する
メモリ部と、該演算処理用データにより演算処理する演
算部と、外部クロック信号の入力及び内部処理されたデ
ータの入出力を行なう入出力制御部と、該外部クロック
を受信し、該外部クロック信号を受信毎に複数の内部ク
ロック信号を生成するクロック発生部とを備え、該複数
の内部クロック信号に従って、該シーケンス制御部、該
演算部、該メモリ部、及び該入出力制御部の動作タイミ
ングが制御されるDSPにおいて、次のような手段を講じ
ている。

即ち、前記シーケンス制御部からの前記複数の制御信
号のうち、前記メモリ部の制御を指示する制御信号を格
納及び解読し、この解読結果に従って該メモリ部を制御
する第１のデコード部と、前記シーケンス制御部からの
前記複数の制御信号のうち、前記演算部の制御を指示す
る制御信号を格納及び解読し、この解読結果に従って該
演算部を制御する第２のデコード部とを、設けている。
そして、前記第１及び第２のデコード部は、前記シーケ
ンス制御部の動作タイミングを制御する複数の内部クロ
ック信号の一つにより動作制御される構成にしている。

請求項２の発明は、請求項１のメモリ部及び第１のデ
コード部を次のように構成している。即ち、前記メモリ
部は、それぞれ演算処理用のデータを格納する第１のメ
モリ及び第２のメモリを有し、前記第１のデコード部
は、該第１のメモリを制御するための前記制御信号を格
納及び解読する第１の副デコード回路と、該第２のメモ
リを制御するための前記制御信号を格納及び解読する第
２の副デコード回路とを有し、該第１及び第２の副デコ
ード回路は、同じ内部クロック信号により制御される構
成にしている。

請求講３の発明は、請求項１の演算部及び第２のデコ
ード部を次のように構成している。即ち、前記演算部
は、入力される演算処理のための複数のデータに対して
演算処理を施す第１及び第２の演算回路を有し、前記第
２のデコード部は、該第１の演算回路を制御するための
前記制御信号を格納及び解読する第３の副デコード回路
と、該第２の演算回路を制御するための前記制御信号を
格納及び解読する第４の副デコード回路とを有し、該第
３及び第４の副デコード回路は、同じ内部クロック信号
により制御される構成にしている。

請求項４の発明は、請求項１のクロック発生部等を次
のように構成している。即ち、前記クロック発生部は、
前記外部クロック信号を受信する毎に、発生タイミング
が異なる第１、第２及び第３の内部クロック信号を発生
し、前記シーケンス制御部、前記演算部、前記メモリ
部、及び前記入出力制御部は、それぞれ該内部クロック
信号により動作制御される構成にしている。

請求項５の発明は、指定された命令データを解読して
複数の制御信号を出力するシーケンス制御部と、演算処
理用データを格納するメモリ部と、該演算処理用データ
により演算処理する演算部と、外部クロック信号の入力
及び内部処理されたデータの入出力を行なう入出力制御
部と、該外部クロック信号を受信する毎に複数の内部ク
ロック信号を生成するクロック発生部とを備え、該内部
クロック信号に従って、該シーケンス制御部、該演算
部、該メモリ部、及び該入出力制御部が制御されるDSP
の制御方法において、次のような手段を講じている。

即ち、前記メモリ部に接続され、前記シーケンス制御
部からの前記制御信号の一部を格納及び解読し、該メモ
リ部を制御する第１のデコード部と、前記演算部に接続
され、前記シーケンス制御部からの前記制御信号の一部
を格納及び解読し、該演算部を制御する第２のデコード
部とを、設けている。そして、前記外部クロック信号の
第１の外部クロック信号に応じて発生する内部クロック
信号に応答して、前記シーケンス制御部から第１の命令
データに基づく前記複数の制御信号を出力し、該第１の
外部クロック信号に続く第２の外部クロック信号に応じ
て発生する内部クロック信号に応答して、前記第１及び
第２のデコード部にて該第１の命令データに対する該複
数の制御信号の一部を格納及び解読すると共に、該シー
ケンス制御部は該第１の命令データに続く第２の命令デ
ータに基づく複数の制御信号を出力するようにしてい
る。

請求項６の発明は、請求項５のメモリ部及び第１のデ
コード部を次のように構成している。即ち、前記メモリ
部は、それぞれ演算処理用のデータを格納する第１のメ
モリ及び第２のメモリを有し、前記第１のデコード部
は、該第１のメモリを制御するための前記制御信号を格
納及び解読する第１の副デコード回路と、該第２のメモ
リを制御するための前記制御信号を格納及び解読する第
２の副デコード回路とを有し、該第１及び第２の副デコ
ード回路は、同じ内部クロック信号により制御されるよ
うにしている。

請求項７の発明は、請求項５の演算部及び第２のデコ
ード部を次のように構成している。即ち、前記演算部
は、入力されている演算処理のための複数のデータに対
して演算処理を施す第１及び第２の演算回路を有し、前
記第２のデコード部は、該第１の演算回路を制御するた
めの前記制御信号を格納及び解読する第３の副デコード
回路と、該第２の演算回路を制御するための前記制御信
号を格納及び解読する第４の副デコード回路とを有し、
該第３及び第４の副デコード回路は、同じ内部クロック
信号により制御されるようにしている。

請求項８の発明は、請求項５のクロック発生部等を次
のように構成している。即ち、前記クロック発生部は、
前記外部クロック信号を受信する毎に、発生タイミング
が異なる第１、第２及び第３の内部クロック信号を発生
し、前記シーケンス制御部、前記演算部、前記メモリ
部、及び前記入出力制御部は、それぞれ該内部クロック
信号により動作制御されるようにしている。

（作用）本発明のうちの請求項１〜４の発明によれば、以上の
ようにDSPを構成したので、クロック発生部で生成され
た内部クロック信号に従い、シーケンス制御部から複数
の制御信号が出力される。第１及び第２のデコード部
は、シーケンス制御部の動作タイミングを制御する複数
の内部クロック信号の一つによって動作が制御される。
このうち、第１のデコード部は、シーケンス制御部から
の制御信号を格納及び解読し、この解読結果に従ってメ
モリ部のデータ格納動作を制御する。また、第２のデコ
ード部は、シーケンス制御部からの制御信号を格納及び
解読し、この解読結果に従って演算部の演算処理動作を
制御する。

請求項５〜８の発明によれば、以上のようにDSPの制
御方法を構成したので、クロック発生部では、入出力制
御部から第１の外部クロック信号が与えられ、次いで第
２の外部クロック信号が与えられると、これらの第１と
第２の外部クロック信号に応じて内部クロックをそれぞ
れ発生する。シーケンス制御部は、第１の外部クロック
信号に対する内部クロック信号に応答して、第１の命令
データに基づく複数の制御信号を出力し、第１及び第２
のデコード部に与える。第１及び第２のデコード部で
は、第２の外部クロック信号に対する内部クロック信号
に応答して、第１の命令データに対する複数の制御信号
の一部を格納及び解読し、メモリ部及び演算部を制御す
る。さらに、シーケンス制御部は、第２の命令データに
基づく複数の制御信号を出力する。この複数の制御信号
の一部が第１及び第２のデコード部にて解読され、メモ
リ部及び演算部が制御される。

（実施例）第１図は本発明の実施例を示すDSPの概略の機能ブロ
ック図であり、その基本的な機能ブロックが第４図に示
されている。

まず、第４図の基本的な機能ブロック図について説明
する。

この第４図に示すDSP100は、３相の内部クロック信号
CK1〜CK3でDSP全体を時系列順序制御するシーケンス制
御部110と、データの演算処理を行なう演算部120と、演
算処理用のデータを格納するメモリ部130と、データ、
クロック信号及び制御信号等の入出力を行なう入出力制
御部140と、その入出力制御部140を通して外部クロック
信号を入力し、３相の第１、第２、第３の内部クロック
信号CK1〜CK3を発生して各部に分配するクロック発生回
路（クロック発生部に相当）150とを備え、それらの各
部110〜140が内部データバス160を介して相互に接続さ
れている。

シーケンス制御部110は、プログラム命令を格納した
命令ROM112の読出しアドレス（番地）を更新、制御しそ
のアドレスを指示するプログラムカウンタ（PC）111
と、命令ROM112のリード内容を一時保持する命令レジス
タ（IR）113と、命令レジスタ113の出力を解読しその解
読結果を演算部120、メモリ部130、入出力制御部140及
び内部のプログラムカウンタ111に制御信号S1〜S4とし
て送出するデコード部114とを、備えている。

演算部120は、デコード回路121、制御信号用レジスタ
（CSR）122及び演算回路123を有している。レジスタ122
はデコード部114からの制御信号S2を一時保持する機能
を有し、デコード回路121はそのレジスタ122の出力を部
分解読する機能を有し、更に演算回路123はデコード回
路121の解読結果に従って演算処理を行なう機能を有し
ている。

メモリ部130は、デコード回路131、制御信号用レジス
タ（CSR）132及びメモリ回路133を有している。レジス
タ132はデコード部114からの制御信号S1を一時保持する
機能を有し、デコード回路131はそのレジスタ132の出力
を部分解読する機能を有している。メモリ回路133は、
デコード回路131の解読結果に基づきアドレスの設定を
行ない、リード／ライト動作を行なう回路である。

入出力制御部140は、パラレル双方向端子140aを介し
て図示しない外部メモリから逐次、データの入力及び内
部処理データのその外部メモリへの書込み、パラレル出
力端子140bを介して外部メモリのアドレス設定、入／出
力個別信号端子群140cを介しての外部クロック信号の入
力、モード設定信号、割込み信号、リセット信号等の送
受を行ない、更にデータを内部データバス160を介して
各部に送り、制御信号S5をデコード部114へ送る機能を
有している。

次に、第４図の具体的な回路構成を示す第１図のDSP
の構成を説明する。なお、第１図では、第４図中の要素
と共通の要素には共通の符号が付されている。

演算部120において、デコード回路121は２つの演算制
御信号用のデコーダ121−1,121−２を有し、制御信号用
レジスタ122は２つの演算制御信号用のレジスタ122−1,
122−２を有している。演算回路123は、乗算器（第２の
演算回路に相当）200とALU（第１の演算回路に相当）20
7を有し、その乗算器200の入力側に入力レジスタ201,20
2が接続され、更にその乗算器200の出力側に出力レジス
タ203が接続されている。出力レジスタ203は、信号選択
用のセレクタ204及び入力レジスタ205を介してALU207の
一方の入力側に接続され、そのALUの他方の入力側に、
入力レジスタ206が接続されている。更にALU207の出力
側には、アキュムレータ（ACC）208が接続されている。
なお、デコーダ121−1,121−２及びレジスタ122−1,122
−２は、第３及び第４の副デコード回路からなる第２の
デコード部を構成している。

メモリ部130において、デコード回路131はデータメモ
リ制御用デコーダ131−１及び読出し専用メモリ制御信
号用デコーダ131−２を有し、制御信号用レジスタ132は
データメモリ制御信号用レジスタ132−１及び読出し専
用メモリ制御信号用レジスタ132−２を有し、それらは
第１及び第２の副デコード回路からなる第１のデコード
部を構成している。メモリ回路133は、データRAM（第１
のメモリに相当）210、及び読出し専用のデータROM（第
２のメモリの相当）212を有し、そのデータRAM21には、
読出しデータ出力用の出力バッファ211が接続され、更
にデータROM212には、読出しデータを一時保持するため
の出力レジスタ213が接続されている。

入出力制御部140は、データバス・コントローラ141及
び入出力レジスタ部142より構成されている。

第５図は、第１図の並列動作の一例を示すタイムチャ
ートであり、この図を参照しつつ第１図及び第４図にお
けるDSP内の各部の動作を説明する。

（Ｉ）シーケンス制御部110の動作シーケンス制御部110において、プログラムカウンタ1
11は、第３相の内部クロック信号CK3により、その立下
がり時にセットされる。その内容が第５図のマシンサイ
クルM1の先頭で確定すると、命令ROM112は、第１相の内
部クロック信号CK1の間、その命令ROM112内のROMセルの
プリチャージを行ない、第２相の内部クロック信号CK2
から命令語の読出しを開始する。

命令ROM112は、次のマシンサイクルM2のクロック信号
CK1の立上がりで、命令レジスタ113に、読出しデータを
セットし、そのマシンサイクルM2の期間中、プログラム
命令データを保持させる。これと同時に、デコード部11
4では、プログラム命令を解読し、モード設定のための
制御信号S1〜S3をメモリ部130、演算部120及び入出力制
御部140の各部に分配すると共に、制御信号S4を出力す
る。この制御信号S4は、ジャンプ命令実行時、初期設定
時等にプログラムカウンタ11のスタート番地の指定制御
信号として、そのプログラムカウンタ111にフィードバ
ックされる。これによりマシンサイクルM1とM2の間でシ
ーケンス制御部110は、命令語の読出しからデコードま
でを実行する。

次に、シーケンス制御部110からモード設定用の制御
信号S1,S2を受けたメモリ部130及び演算部120の３相ク
ロック制御による内部動作を説明する。

（II）メモリ部130の動作メモリ部130において、データメモリ制御信号用のレ
ジスタ132−１は、内部クロック信号CK1が立上がりで制
御信号S1をセットする。マシンサイクルM3の先頭からそ
のマシンサイクルM3の間、制御信号S1は保持される。同
時に、内部クロック信号CK1が、"H"レベルの間に、デー
タメモリ制御信号用デコーダ131−１によりその制御信
号S1が解読され、アドレスポインタ即値データ、アドレ
スポインタモード指定信号として、内部クロック信号CK
2〜CK3の間のデータRAM210の読出しまたは書込み動作に
使われる。

データRAM120の読出し動作は、マシンサイクルM3の内
部クロック信号CK2の立上がりから始まり、次のマシン
サイクルM4のプリチャージの始まる前まで実行され、そ
の読出しデータが出力バッファ211を介して内部データ
バス16に出力される。書込み動作は、制御信号S1の解読
が内部クロック信号CK1内に行われた後、内部クロック
信号CK3の期間内に実行される。なお、書込み動作時の
入力データは内部データバス160より入力される。

一方、データROM212の読出し動作は、次のようにして
行われる。内部クロック信号CK1が"H"レベルの間に制御
信号用デコーダ131−２による制御信号S1のデコードが
行われ、内部クロック信号CK2の立上がりからデータROM
212に対する読出しが始まる。データROM212の読出しデ
ータは、内部クロック信号CK2の立下がりタイミング
で、出力レジスタ213にラッチされる。

（III）演算部120の動作演算部120において、乗算器200の乗数及び被乗数デー
タは、内部データバス160、ROMレジスタ213から入力レ
ジスタ201,202を介してその乗算器乗算200に取込まれ
る。乗算器200の乗算結果は、出力レジスタ203を介して
セレクタ204へ送られる。内部データバス160上のデータ
は入力レジスタ206を介してALU207の一方の入力側に送
られる。また、ROM出力レジスタ213の出力データまたは
出力レジスタ203の出力データのいずれか一方がセレク
タ204で選択され、その選択されたデータが入力レジス
タ205を介してALU207の他方の入力側に送られる。ALU20
7では２入力の加減算を行ない、その結果をアキュムレ
ータ208に順次累算させる。

この演算部120の演算動作を更に詳細に説明する。

演算部120において、上算器200は、マシンサイクルM3
の終りまでに確定した出力バッファ211及び出力レジス
タ213内の各データを次のマシンサイクルM4の先頭で、
内部クロック信号CK1によって入力レジスタ201,202に取
込み、１サイクルで上算を完了する。乗算器200は、乗
算を完了すると、その乗算結果を内部クロック信号CK3
の立ち下がりで出力レジスタ203にセットする。

ALU207側では、内部データバス160上のデータを内部
クロック信号CK1の立上がりのタイミングで、入力レジ
スタ206に入力する。乗算器200の出力レジスタ203の出
力データと、ROM出力レジスタ213の出力データとのいず
れか一方がセレクタ204で選択され、入力レジスタ205に
入力される。ALU207では、２つの入力データ205と206に
同一タイミングでセットされたデータの２入力データを
用い、マシンサイクルM5の期間内に算術論理演算を実行
し、その演算結果をアキュムレータ208に累算する。こ
れにより、２マシンサイクルM4とM5の期間に乗算と加算
のパイプライン処理が実行される。

なお、シーケンス制御部110より演算部120へ送られて
くる複数の制御信号S2は、演算制御信号用のレジスタ12
2−1,122−２に、内部クロック信号CK1の立上がりタイ
ミングでセットされ、直ちに演算制御信号用のデコーダ
121−1,121−２で解読され、ALU207、セレクタ204及び
乗算器200に供給される。これにより前記の演算動作が
実行される。

（IV）入出力制御部140の動作入出力制御部140において、データバス・コントロー
ラ141は、シーケンス制御部110のデコード部114から送
られてくる入出力用の制御信号S5により、内部クロック
信号CK2のタイミングで、内部データバス160のプリチャ
ージ動作を制御する。入出力レジスタ部142は、このDSP
100の外部に接続されて並列動作する図示しないDSPマイ
クロプロセッサ及びローカルメモリ群等との間をインタ
ーフェースするためのものである。即ち、この入出力レ
ジスタ部142は、図示しない入出力データ、アドレスデ
ータ個別信号の一時保持レジスタ群、ローカルメモリ群
等との間で、データを読出し／書込みに使用する双方向
データ端子140b、アドレス指定情報を送り出すアドレス
データ端子140a、読出し／書込みモード指定、メモリチ
ップ選択情報、データイネーブル信号等の入力・出力信
号個別端子140cとして使用される。従って、この入出力
レジスタ部142を介して、DSP100は外部との間でデータ
の授受を行なう。

以上説明したように、本実施例では次のような利点を
有している。

（ａ） DSP100の内部回路が３相クロック制御で動作す
る構成になっており、外部より与えられる外部クロック
信号はクロック発生回路150によって３分周した内部ク
ロック信号CK1〜CK3に変換して用いられるため、このDS
P100の速度限界は時式で決定される。

この式から明らかなように、従来の４相クロック制御
と比較すると、本実施例の速度限界は約30％（＝（4/3
−１）×100）向上する。

（ｂ）演算部120とメモリ部130に、レジスタ122−1,1
22−２及びデコーダ121−1,121−２よりなる分散された
第２のデコード部と、レジスタ132−1,132−２及びデコ
ーダ131−1,131−２よりなる分散された第１のデコード
部を、それぞれ付加したので、命令ROM112へのアクセス
と、命令レジスタ113のセット及びデコードと、各部に
おける分散デコード及び実行との３段パイプライン動作
となり、演算処理時間の不足が低減され、高速処理が可
能となる。

（ｃ）制御信号S1〜S5のデコード処理過程がシーケン
ス制御部110内のデコード部114と演算部120及びメモリ
部130内のデコーダ121−1,121−2,131−1131−２とに物
理的に分割されるため、制御信号線の配線数を少なくで
き、それによってDSPの小型化が図れる。

なお、本発明は図示の実施例に限定されず、例えばシ
ーケンス制御部110、演算部120、メモリ部130、入出力
制御部140内に他の回路を付加したり、あるいはメモリ
部130を他の半導体メモリで構成したり、演算部120内に
除算器等の他の演算回路を付加する等、種々の変形が可
能である。

（発明の効果）以上詳細に説明したように、本発明のうちの請求項１
〜３及び請求項５〜７の発明によれば、第１と第２のデ
コード部により、シーケンス制御部内のデコード機能の
一部を機能分担させることが可能となり、シーケンス制
御部内において命令デコード時間を短縮し、その高速化
が図れる。

請求項４及び８の発明によれば、内部回路が３相クロ
ック制御で動作する構成であり、外部より供給される外
部クロック信号は、クロック発生部で３相クロック信号
に変換して用いられるため、DSPの限界速度が向上す
る。

【図面の簡単な説明】

第１図は本発明の実施例を示すDSPの機能ブロック図、
第２図は従来のDSPの機能ブロック図、第３図は第２図
のタイムチャート、第４図は本発明のDSPの基本的機能
ブロック図、第５図は第１図のタイムチャートである。 100……DSP、110……シーケンス制御、111……プログラ
ムカウンタ、112……命令ROM、113……命令レジスタ、1
14……デコード部、120……演算部、121……デコード回
路、121−1,121−２……デコーダ、122,122−1,122−２
……レジスタ、130……メモリ部、131……デコード回
路、131−1,131−２……デコーダ、132,132−1,132−２
……レジスタ、133……メモリ回路、140……入出力制御
部、150……クロック発生回路、210……データRAM、212
……データROM、CK1〜CK3……内部クロック信号、S1〜S
5……制御信

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 9/30 - 9/355 G06F 9/40 - 9/42 390 G06F 9/22 - 9/28 320

Claims

(57)【特許請求の範囲】

【請求項１】命令データを解読して複数の制御信号を出
力するシーケンス制御部と、演算処理用データを格納す
るメモリ部と、該演算処理用データにより演算処理する
演算部と、外部クロック信号の入力及び内部処理された
データの入出力を行なう入出力制御部と、該外部クロッ
ク信号を受信し、該外部クロック信号を受信毎に複数の
内部クロック信号を生成するクロック発生部とを備え、
該複数の内部クロック信号に従って、該シーケンス制御
部、該演算部、該メモリ部、及び該入出力制御部の動作
タイミングが制御されるディジタル信号処理プロッサに
おいて、前記シーケンス制御部からの前記複数の制御信号のう
ち、前記メモリ部の制御を指示する制御信号を格納及び
解読し、この解読結果に従って該メモリ部を制御する第
１のデコード部と、前記シーケンス制御部からの前記複数の制御信号のう
ち、前記演算部の制御を指示する制御信号を格納及び解
読し、この解読結果に従って該演算部を制御する第２の
デコード部とを有し、前記第１及び第２のデコード部は、前記シーケンス制御
部の動作タイミングを制御する複数の内部クロック信号
の一つにより動作制御されること、を特徴とするディジタル信号処理プロセッサ。
【請求項２】前記メモリ部は、それぞれ演算処理用のデ
ータを格納する第１のメモリ及び第２のメモリを有し、
前記第１のデコード部は、該第１のメモリを制御するた
めの前記制御信号を格納及び解読する第１の副デコード
回路と、該第２のメモリを制御するための前記制御信号
を格納及び解読する第２の副デコード回路とを有し、該
第１及び第２の副デコード回路は、同じ内部クロック信
号により制御されることを特徴とする請求項１記載のデ
ィジタル信号処理プロセッサ。
【請求項３】前記演算部は、入力される演算処理のため
の複数のデータに対して演算処理を施す第１及び第２の
演算回路を有し、前記第２のデコード部は、該第１の演
算回路を制御するための前記制御信号を格納及び解読す
る第３の副デコード回路と、該第２の演算回路を制御す
るための前記制御信号を格納及び解読する第４の副デコ
ード回路とを有し、該第３及び第４の副デコード回路
は、同じ内部クロック信号により制御されることを特徴
とする請求項１記載のディジタル信号処理プロセッサ。
【請求項４】前記クロック発生部は、前記外部クロック
信号を受信する毎に、発生タイミングが異なる第１、第
２及び第３の内部クロック信号を発生し、前記シーケン
ス制御部、前記演算部、前記メモリ部、及び前記入出力
制御部は、それぞれ該内部クロック信号により動作制御
されることを特徴とする請求項１記載のディジタル信号
処理プロセッサ。
【請求項５】指定された命令データを解読して複数の制
御信号を出力するシーケンス制御部と、演算処理用デー
タを格納するメモリ部と、該演算処理用データにより演
算処理する演算部と、外部クロック信号の入力及び内部
処理されたデータの入出力を行なう入出力制御部と、該
外部クロック信号を受信する毎に複数の内部クロック信
号を生成するクロック発生部とを備え、該内部クロック
信号に従って、該シーケンス制御部、該演算部、該メモ
リ部、及び該入出力制御部が制御されるディジタル信号
処理プロセッサの制御方法において、前記メモリ部に接続され、前記シーケンス制御部からの
前記制御信号の一部を格納及び解読し、該メモリ部を制
御する第１のデコード部と、前記演算部に接続され、前記シーケンス制御部からの前
記制御信号の一部を格納及び解読し、該演算部を制御す
る第２のデコード部とを有し、前記外部クロック信号の第１の外部クロック信号に応じ
て発生する内部クロック信号に応答して、前記シーケン
ス制御部から第１の命令データに基づく前記複数の制御
信号を出力し、該第１の外部クロック信号に続く第２の
外部クロック信号に応じて発生する内部クロック信号に
応答して、前記第１及び第２のデコード部にて該第１の
命令データに対する該複数の制御信号の一部を格納及び
解読すると共に、該シーケンス制御部は該第１の命令デ
ータに続く第２の命令データに基づく複数の制御信号を
出力することを特徴とするディジタル信号処理プロセッ
サの制御方法。
【請求項６】前記メモリ部は、それぞれ演算処理用のデ
ータを格納する第１のメモリ及び第２のメモリを有し、
前記第１のデコード部は、該第１のメモリを制御するた
めの前記制御信号を格納及び解読する第１の副デコード
回路と、該第２のメモリを制御するための前記制御信号
を格納及び解読する第２の副デコード回路とを有し、該
第１及び第２の副デコード回路は、同じ内部クロック信
号により制御されることを特徴とする請求項５記載のデ
ィジタル信号処理プロセッサの制御方法。
【請求項７】前記演算部は、入力される演算処理のため
の複数のデータに対して演算処理を施す第１及び第２の
演算回路を有し、前記第２のデコード部は、該第１の演
算回路を制御するための前記制御信号を格納及び解読す
る第３の副デコード回路と、該第２の演算回路を制御す
るための前記制御信号を格納及び解読する第４の副デコ
ード回路とを有し、該第３及び第４の副デコード回路
は、同じ内部クロック信号により制御されることを特徴
とする請求項５記載のディジタル信号処理プロセッサの
制御方法。
【請求項８】前記クロック発生部は、前記外部クロック
信号を受信する毎に、発生タイミングが異なる第１、第
２及び第３の内部クロック信号を発生し、前記シーケン
ス制御部、前記演算部、前記メモリ部、及び前記入出力
制御部は、それぞれ該内部クロック信号により動作制御
されることを特徴とする請求項５記載のディジタル信号
処理プロセッサの制御方法。