JP3255429B2 - メモリ・インタフェース回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル・シグナル
・プロセッサ（以下、ＤＳＰという）等のプロセッサと
外部メモリとのインタフェ−スを行うメモリ・インタフ
ェース回路に関するものである。

【０００２】

【従来の技術】従来、この種の分野の技術としては、Ｍ
ＳＭ６９９２１０ユーザーズマニュアル（１９８５）沖
電気工業株式会社、Ｐ．７−９、及びｕＰＤ７７２３０
ユーザーズマニュアル（１９８５）沖電気工業株式会
社、Ｐ．９５−１０２に記載されるものがあった。

【０００３】一般に、ＤＳＰでは内部データメモリの他
に、外部データメモリ用のインタフェース回路を内蔵
し、外部データメモリに対してもアクセスできるように
構成されている。この外部データメモリに対するアクセ
スもＤＳＰの高速化に伴い高速なものが要求されている
が、システムのコストを抑えるため、動作速度の遅い低
速メモリを使用して多サイクルでアクセスする方法が一
般的となっている。この種の装置は、上記文献に記載さ
れており、その一例を図２及び図３に示す。

【０００４】図２は、従来のメモリ・インタフェース回
路の一例を示す構成ブロック図であり、図３は図２のメ
モリ・インタフェース回路のタイムチャートである。

【０００５】図２において、ＤＳＰ１０には、ＤＳＰ１
０と外部メモリ２０との情報の受け渡しを行うためのメ
モリ・インタフェ−ス回路を構成する信号発生回路１１
が設けられ、さらに、信号発生回路１１には内部メモリ
１２が接続されている。

【０００６】信号発生回路１１は、内部メモリ１２に対
して内部メモリ１２用のアドレス信号、リード信号、及
びライト信号等の制御信号を出力すると共に、外部メモ
リ２０に対して外部メモリ１２用のアドレス信号、リー
ド信号、及びライト信号等の制御信号を出力する機能を
有している。

【０００７】このＤＳＰ１０は、信号発生回路１１を内
部メモリ１０及び外部メモリ２０共用で使用している。
図３のタイミングチャートに示すように、アドレス信号
ＡＤとリード信号ＲＤに基づき、２ウェイト、つまり３
サイクルで外部メモリ２０に対するアクセスが行われて
いる。ところが、ｎ番目の命令が外部メモリ２０→レジ
スタ１４のデータ転送命令の場合、サイクル１〜３でメ
モリリードが行われ、サイクル３の時刻Ｔ１でレジスタ
１４へのデータセットが行われる。これにより、２サイ
クル分のロスタイムが発生している。

【０００８】この問題の解決策として、図４のようなア
クセス方法が提案されている。

【０００９】図４は、従来の他のメモリ・インタフェー
ス回路の構成ブロック図である。

【００１０】この図４に示す回路が図２の回路と異なる
点は、内部メモリ１２専用の信号発生回路１１ａと外部
メモリ２０専用の信号発生回路１１ｂとを設け、さらに
外部メモリ２０と内部バス１３との間に中間データ記憶
用の中間レジスタ１５を設けたものである。なお、信号
発生回路１１ｂと中間レジスタ１５とでメモリ・インタ
フェース回路が構成されている。

【００１１】図５に示すタイミングチャートは、アドレ
ス信号ＡＤとリード信号ＲＤに基づき、図４のＤＳＰ１
０における外部メモリ２０→レジスタ１４へのデータ転
送を行う場合を示している。このＤＳＰ１０は、２ウェ
イト、つまり３サイクルでメモリアクセスが行われ、ｎ
番目の命令を外部メモリ２０→中間レジスタ１５のデー
タ転送命令とすると、サイクル１〜３でメモリリードが
行われ、サイクル３の時刻Ｔａで中間レジスタ１５への
データセットが完了する。

【００１２】この時、信号発生回路１１ａ，１１ｂは、
内部メモリ１２用と外部メモリ２０用と別機能となって
いるので、ｎ＋１，ｎ＋２番目の命令を内部メモリ１２
を使用したものとして実行することが可能である。続い
て、ｎ＋３番目の命令を中間レジスタ１５→レジスタ１
４の転送命令とすれば、時刻Ｔｂでレジスタ１４にデー
タセットされて所望の動作が完了する。このように、外
部メモリ２０に対するアクセスをパイプライン化（内部
動作と独立して機能する）すれば、外部メモリ２０に対
するアクセス時のロスタイムを低減することが可能とな
る。

【００１３】

【発明が解決しようとする課題】しかしながら、図４に
示すメモリ・インタフェース回路では、外部メモリ２０
専用の信号発生回路１１ｂが必要なため、ハードウェア
が増大し、さらに常時パイプライン動作となるので、こ
の点を考慮してプログラムの作成を行う必要があり、プ
ログラムが複雑となる。このため、プログラムの開発効
率の低下を招くという問題があった。

【００１４】本発明は前記従来技術の持っていた課題と
して、ハードウェアが増大する点、プログラムの開発効
率の低下を招くという点について解決したメモリ・イン
タフェース回路を提供するものである。

【００１５】

【課題を解決するための手段】本発明は、前記課題を解
決するために、内部メモリまたは外部メモリに対してア
クセスするためのアドレス信号及び制御信号を発生する
信号発生回路を備えたメモリ・インタフェース回路にお
いて、次のような手段を講じたものである。

【００１６】前記外部メモリに対する前記アドレス信号
及び制御信号に基づき、外部アドレス及び外部制御信号
を出力する外部制御回路と、前記内部メモリ及び前記外
部メモリに対する所定のアクセス条件に応じた選択信号
に基づき、前記信号発生回路の出力と前記外部制御回路
の出力とのいずれか一方を選択して前記外部メモリへ出
力する信号選択回路と、前記外部メモリに接続された中
間データ保持用の中間データ保持手段と、前記信号選択
回路により、前記信号発生回路の出力選択時に前記外部
メモリと入出力ノードとを接続すると共に、前記外部制
御回路の出力選択時に前記中間データ保持手段を介して
前記外部メモリと該入出力ノードとを接続する切換回路
とを、設けたものである。

【００１７】

【作用】本発明は、以上のようにメモリ・インタフェー
ス回路を構成したので、外部制御回路は、信号発生回路
から出力された外部メモリ用のアドレス信号及び制御信
号を受け、所定のタイミングで外部アドレス及び外部制
御信号を送出する。信号選択回路は、選択信号により、
例えば高速処理の不要時に信号発生回路からの出力を選
択し、高速処理の必要時に外部制御回路の出力を選択し
て外部メモリへ送出する。さらに、切換回路は、選択信
号によって信号選択回路が信号発生回路の出力を選択し
たときに外部メモリと内部バス等に接続された入出力ノ
ードとを接続すると共に、外部制御回路の出力を選択し
たときに中間データ保持手段を介して外部メモリと入出
力ノードとを切換接続する。これにより、外部メモリア
クセス時の時間的なロスが減少し、且つハード量の増大
を防ぐことができる。したがって、前記課題を解決でき
るのである。

【００１８】

【実施例】図１は、本発明の実施例を示すメモリ・イン
タフェース回路の構成ブロック図である。

【００１９】このメモリ・インタフェース回路５０は、
従来装置と同様に、メモリアクセスを制御するＤＳＰと
外部データを記憶するＲＡＭ（ランダム・アクセス・メ
モリ）等の外部メモリ６０との間の情報の受け渡しを行
わせる回路であるが、その回路構成が従来のものと異な
っている。

【００２０】この実施例のメモリ・インタフェース回路
５０は、内部バス５０ａを介して接続された内部データ
記憶用の内部メモリ５０ｂとレジスタ５０ｃとを有する
ＤＳＰに内蔵され、信号発生回路５１を備えている。信
号発生回路５１は、内部メモリ５０ｂ及び外部メモリ６
０用のアドレス信号ＡＤａやリード信号ＲＤａ等の制御
信号を出力する回路であり、アドレス生成部と命令デコ
ーダ等からなる制御信号生成部とで構成されている。そ
の出力側には、ＲＡＭ等の内部メモリ５０ｂ、外部制御
回路５２及び信号選択回路５３が接続されている。

【００２１】外部制御回路５２は、信号発生回路５１か
ら出力された外部メモリ６０用のアドレス信号ＡＤａ及
び制御信号であるリード信号ＲＤａを受け、所定のタイ
ミングで外部アドレスＡＤｂ及び外部制御信号ＲＤｂを
送出する機能を有する。信号選択回路５３は、セレクタ
等で構成され、選択信号ＳＲにより信号発生回路５１か
らの出力及び外部制御回路５１の出力のいずれか一方を
選択して外部メモリ６０へ送出する機能を持っている。

【００２２】選択信号ＳＲは、例えば論理レベル“１”
の場合には外部メモリ６０に対するアクセスをＤＳＰ内
部と独立して行うパイプラインモードに、論理レベル
“０”の場合には外部メモリ６０に対するアクセスをＤ
ＳＰ内部のアクセスと関連して行う非パイプラインモー
ドにそれぞれ設定される。この設定は、所定のプログラ
ムの実行によってなされ、高速処理を要するときにはパ
イプラインモードに、高速処理を要しないときは非パイ
プラインモードにそれぞれ設定するようにして、内部メ
モリ５０ｃ及び外部メモリ６０に対するアクセス条件に
対応して行われる。

【００２３】さらに、外部メモリ６０には、外部メモリ
６０から中間データ等を一時保持するラッチ回路等の中
間ラッチ（中間データ保持手段）５４が接続され、その
出力側には切換回路５５が接続されている。切換回路５
５は選択信号ＳＲによって切換接続して、信号選択回路
５２が信号発生回路５１の出力を選択したときに外部メ
モリ６０と入出力ノードである内部バス５０ａとを接続
すると共に、外部制御回路５３の出力を選択したときに
中間ラッチ５４を介して外部メモリ６０と内部バス５０
ａとを接続する機能を有している。

【００２４】図６は、図１中の外部制御回路５２の回路
図である。

【００２５】この外部制御回路５２は、外部アドレスＡ
Ｄｂを生成する外部アドレス生成部５２ａと、リード信
号ＲＤｂ等のコントロール信号を生成するコントロール
信号生成部５２ｂとで、構成されている。外部アドレス
生成部５２ａは、信号発生回路５１から出力された外部
メモリ６０用のアドレス信号ＡＤａにより外部アドレス
ＡＤｂを生成するアドレスラッチ５２ａ−１で構成され
ている。

【００２６】また、コントロール信号生成部５２ｂは、
信号発生回路５１から出力された外部メモリ６０用のリ
ード信号ＲＤａをラッチする遅延型ラッチ回路５２ｂ−
１を有し、その出力側Ｖ１が、遅延型フリップフロップ
（以下、Ｆ／Ｆという）５２ｂ−２、Ｆ／Ｆ５２ｂ−３
及びＦ／Ｆ５２ｂ−４の各正相出力側Ｖ２，Ｖ３，Ｖ４
を介してＡＮＤゲート５２ｂ−５の一方入力側に接続さ
れ、さらにＦ／Ｆ５２ｂ−２の逆相出力側がＡＮＤゲー
ト５２ｂ−５の他方入力側に接続されている。そして、
ＡＮＤゲート５２ｂ−５の出力側Ｖ５がインバータ５２
ｂ−６を介してリード信号ＲＤｂに接続されている。

【００２７】その上、インバータ５２ｂ−６の出力側が
ＡＮＤゲート５２ｂ−７の一方入力側に接続され、その
ＡＮＤゲート５２ｂ−７の他方入力側がクロック信号Ｃ
Ｋに接続されている。ＡＮＤゲート５２ｂ−７の出力側
がラッチ回路５２ｂ−１及びアドレスラッチ５２ａ−１
の各クロック端子にそれぞれ接続され、さらにＦ／Ｆ５
２ｂ−２、Ｆ／Ｆ５２ｂ−３及びＦ／Ｆ５２ｂ−４の各
クロック端子にはクロック信号ＣＫに対して逆相のクロ
ック信号ＣＫａが接続されている。

【００２８】以上のように構成されるメモリ・インタフ
ェース回路の動作を、図７に示すタイムチャートを参照
しつつ説明する。

【００２９】図示しないプログラムメモリからｎ番目の
命令が取り出されると、信号発生回路５１中の命令デコ
ーダによって解読される。その命令が、例えば外部メモ
リ６０→レジスタ５０ｃへのデータ転送命令である場
合、まず、初めに、サイクル１で中間ラッチ５４に記憶
されているデータ（ｎ番目以前の命令によりアクセスさ
れたデータ）のレジスタ５０ｃへの転送が直ちに行われ
る。

【００３０】同時に、信号発生部５１において、外部メ
モリ６０用のアドレス信号ＡＤａ及びリード信号ＲＤａ
が生成されて外部制御回路５２へ出力される。外部制御
回路５２では、まず、ＡＮＤゲート５２ｂ−７の出力の
タイミングでアドレス信号ＡＤａをラッチして外部アド
レスＡＤｂを信号選択回路５３へ出力する。その際、選
択信号ＳＲが“１”となって、外部メモリ６０に対する
アクセスをＤＳＰ内部と独立して行うパイプラインモー
ドに設定されていると、信号選択回路５３は外部制御回
路５２側の出力を選択する。その結果、外部アドレスＡ
Ｄｂは外部メモリ６０へ入力され、外部メモリ６０中の
所定のデータをアドレス指定する。

【００３１】その後、ラッチ回路５２ｂ−１に入力され
たリード信号ＲＤａがＦ／Ｆ５２ｂ−２、Ｆ／Ｆ５２ｂ
−３、Ｆ／Ｆ５２ｂ−４及びＡＮＤゲート５２ｂ−５及
びインバータ５２ｂ−６を介して、図７に示すようなタ
イミングで外部制御信号であるリード信号ＲＤｂとして
信号選択回路５３を介して外部メモリ６０へ出力され
る。すると、外部メモリ６０からアドレス指定された所
定のデータが出力され、サイクル３の時刻ｔ２で中間ラ
ッチ５４に保持される。この時、選択信号ＳＲがパイプ
ラインモードに設定されているので、サイクル２，３で
は内部メモリ５０ｂを使用する命令を継続して実行でき
る。

【００３２】そして、ｎ＋３命令で再び外部メモリ６０
→レジスタ５０ｃのデータ転送命令にすれば、サイクル
４の時刻ｔ３ではサイクル１〜３でアクセスされた中間
ラッチ５４の内容がレジスタ５０ｃにセットされ、以
後、サイクル４〜６ではサイクル１〜３と同様な動作を
行う。

【００３３】また、選択信号ＳＲを“０”として非パイ
プラインモードに設定すると、図２に示す従来回路と同
様の動作を行う。

【００３４】本実施例は、次のような利点を有してい
る。 （１）選択信号ＳＲにより信号選択回路５３及び切換回
路５４を制御し、メモリアクセス時において高速処理を
要する場合と高速処理を要ない比較的低速処理でもよい
場合との使い分けができるようにしたので、図４の従来
回路のように常時、パイプライン動作を考慮してプログ
ラムを作成する必要がない。このため、メモリアクセス
用のプログラムの作成において、図２の従来回路のプロ
グラムに高速処理時のパイプライン用のプログラムを付
加するだけでプログラムが完成する。この結果、プログ
ラムの開発効率が向上する。 （２）内部メモリ５０ｂ及び外部メモリ６０に対してア
クセスするための信号発生回路５１を共用しているの
で、図４の従来回路に比較してハード量が削減できる。 （３）外部メモリ６０に対するアクセスをＤＳＰの内部
動作と独立に動作させるパイプライン機能を備えるよう
にしたので、実行効率を向上させることが可能となる。
なお、本発明は、図示の実施例に限定されず、種々の変
形が可能である。例えば、その変形例として次のような
ものがある。

【００３５】（１）上記実施例では、選択信号ＳＲが
“１”のときパイプラインモードにし、“０”のとき非
パイプラインモードにしたが、その逆の選択信号ＳＲが
“０”のときパイプラインモードにし、“１”のとき非
パイプラインモードに設定してもよい。

【００３６】（２）レジスタ５０ｃから外部メモリ６０
へデータを書込む場合にも適用できる。例えば、パイプ
ラインモード時において、サイクル１でレジスタ５０ｃ
中のデータを内部バス５０ａ及び切換回路５５を介して
中間ラッチ５４にラッチする。その後、サイクル２，３
で、信号選択回路５３から出力された外部アドレスＡＤ
ｂで書込みアドレスを指定すると共に、信号選択回路５
３から書込み信号が出力されると同時に中間ラッチ５４
中のデータが外部メモリ６０へ書き込まれる。

【００３７】

【発明の効果】以上詳細に説明したように、本発明によ
れば、内部メモリ及び外部メモリに対する所定のアクセ
ス条件に応じて、信号発生回路の出力と外部制御回路の
出力とのいずれか一方を選択して外部メモリへ出力する
ようにし、さらに信号選択回路により信号発生回路の出
力選択時に外部メモリと入出力ノードとを接続すると共
に、外部制御回路の出力選択時に中間データ保持手段を
介して外部メモリと該入出力ノードとを接続するように
したので、次のような効果が期待できる。

【００３８】（１）信号発生回路を内部メモリ及び外部
メモリに対してアクセスするための信号発生回路を共用
しているので、図４の従来回路に比較してハード量が削
減できる。

【００３９】（２）信号選択回路によって外部制御回路
の出力を選択することにより、外部メモリに対するアク
セスをＤＳＰの内部動作と独立に動作させるパイプライ
ンモードに設定でき、アクセスの実行効率を向上させる
ことが可能となる。

【００４０】（３）選択信号により図２の従来回路と同
様な動作を行うことができるので、外部メモリに対する
高速なアクセスを要求しない場合は、図２の従来回路の
プログラムをそのまま使用できる。したがって、図４の
従来回路のように常時、パイプライン動作を考慮してプ
ログラムを作成する必要がなくなり、プログラムの開発
効率が向上する。

【図面の簡単な説明】

【図１】本発明の実施例を示すメモリ・インタフェース
回路の構成ブロック図である。

【図２】従来のメモリ・インタフェース回路の構成ブロ
ック図である。

【図３】図２のメモリ・インタフェース回路のタイムチ
ャートである。

【図４】従来の他のメモリ・インタフェース回路の構成
ブロック図である。

【図５】図４のタイムチャートである。

【図６】図１中の外部制御回路の回路図である。

【図７】図１のタイムチャートである。

【符号の説明】 ５０ メモリ・インタフェース回路 ５１ 信号発生回路 ５２ 外部制御回路 ５３ 信号選択回路 ５４ 中間データ保持手段 ５５ 切換回路

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 内部メモリまたは外部メモリに対してア
   クセスするためのアドレス信号及び制御信号を発生する
   信号発生回路を備えたメモリ・インタフェース回路にお
   いて、前記外部メモリに対する前記アドレス信号及び制
   御信号に基づき、外部アドレス及び外部制御信号を出力
   する外部制御回路と、前記内部メモリ及び前記外部メモ
   リに対する所定のアクセス条件に応じた選択信号に基づ
   き、前記信号発生回路の出力と前記外部制御回路の出力
   とのいずれか一方を選択して前記外部メモリへ出力する
   信号選択回路と、前記外部メモリに接続された中間デー
   タ保持用の中間データ保持手段と、前記信号選択回路に
   より、前記信号発生回路の出力選択時に前記外部メモリ
   と入出力ノードとを接続すると共に、前記外部制御回路
   の出力選択時に前記中間データ保持手段を介して前記外
   部メモリと該入出力ノードとを接続する切換回路とを、
   設けたことを特徴とするメモリ・インタフェース回路。