JPH01103755A - データ転送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、車載用の各種電子機器などシリアルデータ転
送を行う各種電子機器に好適に実施されるデータ転送装
置に関する。

従来技術 第６図は、典型的な従来技術の構成を示すブロック図で
ある。第６図を参照して、本従来技術はたとえばマイク
ロコンピュータなどの演算処理装置１とデジタル信号処
理装Ｍ　（Ｄ　Ｓ　Ｐ　、以下、信号処理装置と略す）
２とを含む。信号処理装置２にはバッファレジスタ３が
設けられる。バッファレジスタ３はデータレジスタ４、
アドレスレジスタ５およびコマンドレジスタ６を含んで
構成され、演算制御装置１からはコマンド、アドレスお
よび本体データの結合が単位となってデータ転送が行わ
れる。

コマンドレジスタ６の内容は、コマンドデコーダ７でそ
の内容が解析され、対応する信号をゲート制御回路８に
出力し、信号処理装置２に備えられる各種ゲート（図示
せず）を開閉制御する。

データレジスタ４およびアドレスレジスタ５の内容は、
データバス９およびアドレスバス１０との間で入力／出
力処理が行われ、アドレスバス１０から与えられるアド
レスによって、メモリ１１の対応する記憶内容が読出さ
れ、データバス９に出力される。このデータバス９のデ
ータは、送信用のデータバッファ１２に格納され、演算
制御装置１へ送信される。

演算制御装置１と信号処理装置２との間のデータの送信
／受信において、第６図制御ライン１３は信号処理装置
２側でデータの受り入れ準備か完了するとローレベルに
なる制御線て、転送が不可能なときはハイレベルとなる
。

第７図は、従来技術の動作状態を説明するタイミングチ
ャートである。第７図を併せて参照して、従来技術の動
作について説明する。なお、第７図において記号■、■
、・・・は、処理ステップを示す。

第７図時刻ｔ１から始まる読出しサイクルＳＲにおいて
、■まず、制御信号ＴＥがローレベルになると、演算制
御装置１と信号処理装置２との間で、データの送受信が
開始される。■次に第７図（２）に示すように、データ
がコマンド１５、アドレス１６およびダミー本体データ
１７から構成されるデータ１４が転送される。■データ
転送が終了すると、コマンド１５がコマンドデコーダ７
て内容が解析される。

ここでダミー本体データ１７を必要とするのは、演算制
御装置１と信号処理装置２との間で転送されるデータが
、上述したようにコマンド、アドレスおよび本体データ
のフォーマットに固定されているからである。すなわち
、読出しサイクルＳＲにおいては、信号処理装置２の読
出されるデータ１８が格納されているアドレス１６と、
読出しコマンド１５とが送信されれば十分であるにも拘
わらず、上述したようなフォーマットによってダミー本
体データ１７が付加される。

■時刻ｔ２で信号処理装置２内でデータの準備が完了し
、制御信号ＴＥが再びローレベルになると、■信号処理
装置２からはアドレス１６で指定されたデータ１８が演
算制御袋Ｍ１へ送信される。

このときデータの転送は演算制御装置１からライン３０
に出力されるクロック信号ＣＫによって行われる。一連
の処理が完了すると、■制御信号ＴＥが“′Ｌ°゛レベ
ルになり、第７図時刻七３で書込みサイクルＳＷが開始
される。■演算制御装置１からは第７図（２）に示すよ
うに、コマンド１５、アドレス１６および本体データ１
つを含むデータ１４が信号処理装置２へ送信され、デー
タの書込みを表すコマンド１５がコマンドデコーダ７で
解析され、ゲート制御が行われ、アドレス、データを用
いて、本体データ１９はメモリ１１の対応するアドレス
に書込まれる。

発明が解決しようとする問題点 上述したような従来技術は、転送モード、すなわちコマ
ンド１５の種類の多い場合には有利に行われるが、実行
されるコマンドが読出しコマンドおよび書込みコマンド
のみなど、コマンドの種類が少数の場合には、データの
転送のたびにコマンドワードを送信しなければならず、
データ長がむやみに長くなり、転送時間も長くなってし
まうという問題点がある。またこのような問題点はコマ
ンド１５のビット数を減少しても解消されない。

すなわち、コマンド１５の転送に当たっては、たとえば
８ビット単位で行われ、転送されるコマンド１５の低減
とはならないからである。さらに、データの書込み／続
出しとも、同一フォーマット（同−ｂｉｔ数）のデータ
を転送しなければならないので、転送時間が長くなる欠
点がある。

本発明の目的は、上述の問題点を解決し、データの転送
速度を格段に向上できるとともに、転送に預かるデータ
長を低減することができるデータ転送装置を提供するこ
とである。

問題点を解決するための手段 本発明は、制御装置と処理装置と２を含み、これらの間
で相互にシリアルデータを転送するデータ転送装置にお
いて、 制御装置と処理装置との間に設けられる信号ラインであ
って、制御装置または処理装置から出力される信号のレ
ベルによって処理装置または制御装置にデータの読出し
動作状態または書込み動作状態のいずれかを指示するそ
のような信号ラインを設けたことを特徴とするデータ転
送装置である。

好ましい実施態様では、上記データが複数種類の構成部
分から成る場きにおいて、 制御装置と処理装置との少なくとも一方には上記データ
またはその構成部分のビット数をそれぞれ計数する複数
の計数手段をそれぞれ設け、計数手段の対応するビット
数の計数終了出力によって、対応するデータまたはその
構成部分の読出し／書込み処理が行われるようにし、さ
らに、データ書込みを行う場合にはデータを転送した後
に、対象となるアドレスを転送するようにしたことを特
徴とする。

また好ましい実施態様では、上記データが複数種類の構
成部分から成る場合において、書込み動作をする場合に
は書込みを行うデータの次に対象となるアドレスを転送
し、読出し動作を行う場合には対象となるアドレスのみ
を転送することを特徴とする。

作　　用 本発明は、制御装置と処理装置との間で相互にデータを
転送する方式であり、これらの装置の間に信号ラインが
設けられる。この信号ラインにおける制御装置または処
理装置から出力される信号のレベルによって、処理装置
または制御装置にデータの読出し動作状態または書込み
動作状態のいずれかが指示される。

これにより制御装置と処理装置との間で行われる読出し
動作と書込み動作とは、対応するコマンドを相互に送信
する必要がなく、前記信号ラインのレベルのみで識別さ
れる。また、データの書込み、／読出し時によって最小
のｂｉｔ数のみの転送が行われるので、転送に預かるデ
ータ長を低減でき、データ転送が効率的に行われるとと
もに、転送速度も格段に向上される。また書込み時、読
出し時によらず、転送レジスタの同じ位置からアドレス
が読出せるので、切換回路等を必要とせず、構成を簡略
化できる。

実施例 第１図は、本発明の一実施例の構成を示すブロック図で
ある。本実施例は、たとえばマイクロコピュータなどに
よって実現される演算制御装置２１とデジタル信号処理
装置（ＤＳＰ、以下、信号処理装置と略す）２２とを含
んで構成される。

演算制御装置２１は、送信レジスタ２３と受信レジスタ
２４とを含んで構成され、送信レジスタ２３からは書込
みデータＤＷが信号処理装置２２へ出力され、信号処理
装置２２からは読出しデータＤＲが受信レジスタ２４に
入力される。

信号処理装置２２は書込みデータＤ　Ｗを構成するアド
レスとデータとがそれぞれ格納されるアドレスレジスタ
２５およびデータレジスタ２６から成る転送レジスタ２
７および内部データを出力するための他のデータレジス
タ５０が配置される。

転送レジスタ２７の内容は、バッファレジスタ２８を構
成するアドレスレジスタ２つおよびデータレジスタ３０
に格納される。アドレスレジスタ２つおよびデータレジ
スタ３０の内容は、信号処理袋Ｗ２２のアドレスバス３
１およびデータバス３２との間で送受信される。

また信号処理送信装置２２には、信号処理装置２２に備
えられる各種論理ゲー１〜（図示せず）へのゲート制御
部３３が設けられる。また演算制御装置２１から供給さ
れるクロック信号ＣＫを計数するたとえばバイナリカウ
ンタ３４が設けられる。

バイナリカウンタ３４の出力はデコーダ３５，３６にそ
れぞれ並列に与えられる。このデコーダ３５．３６の出
力は、たとえば２人力の論理積回路３７．３８の一方入
力端子にそれぞれ入力される。

論理積回路３８には、後述するように演算制御装置２１
から信号ライン３９を介してハイレベルまたはローレベ
ルの違いによって、信号処理装置２２へ読出し動作状態
または書込み動作状態を指示する制御信号Ｒ／Ｗが入力
される。論理積回路３７′の他方入力端子には、制御信
号Ｒ／Ｗが反転回路４０で反転された信号が入力される
。論理積回路３７．３８の出力は、論理和回路４１に入
力され、論理和回路４１の出力は前記アドレスレジスタ
２９およびデータレジスタ３０にラッチ制御信号として
与えられる。

第２図および第３図は、前記デコーダ３５，３６の構成
例を示すブロック図である。なおこの実施例では、演算
制御装置２１と信号処理装置２２との間で転送されるデ
ータに関して、アドレスデータは１６ビツトであり、本
体データは２４ビツトであり、したがってデータ長は４
０ビツトである場合を想定して説明する。デコーダ３５
は、第２図に示されるようにたとえばバイナリカウンタ
３４の下位６ビツト（ｂ５．ｂ４．ｂ３．ｂ２゜ｂｌ、
ｂｏ）の出力を用いる。この下位６ビツトの出力は、下
位ビット側から信号ライン４２〜４７を介して論理積回
路４８に入力される。信号ライン４２．４３，４４．４
６には、それぞれ反転回路４９〜５２が介在される。論
理積回路４８の出力がハイレベルとなるのは、バイナリ
カウンタ３４の下位６ビツトが （ｂ５．ｂ４．ｂ３．ｂ２．ｂｌ、ｂＯ）＝　（１，０
，１，０，０，０）・・・く１） の場合であり、これは１０進法で４０に相当する。

デコーダ３６も基本的に類似の構成を有し、バイナリカ
ウンタ３４の下位５ビツトを用いる。下位ビット側から
信号ライン５３〜５７を介して論理積回路５８に各ビッ
トの内容が入力される。このとき信号ライン５３〜５６
には、反転回路５９〜６２がそれぞれ介在される。この
ようなデコーダ３６出力により、論理積回路５８の出力
がハイレベルとなるのは、下位５ビツトが （ｂ４．ｂ３．ｂ２．ｂｌ、ｂｏ）　＝　（１，０，０
，０，０）　　・・・（２）のときである。これは１０
進法で１６に相当する。

第４図は、本実施例の動作を説明するタイミングチャー
トである。以上の図面を併せて参照して、本実施例の動
作について説明する。なお第４図の記号■、■、・・・
は従来例と同様に処理ステップを示す。第４図時刻ｔｌ
ｌから開始される読出しサイクルＳＲでは、■制御信号
まずＲ／Ｗをハイレベルに設定し、信号処理装置２２か
らデータの読出しを行うことを指示する。次に第４図（
１）に示すようにチップセレクト信号Ｃ８をローレベル
に設定し、信号処理装置２２を選択する。

■演算処理装置２１は第４図（４）で示すように信号処
理装置２２に対して、信号処理装置２２内の読出すべき
データが格納されているアドレスの転送を開始する。こ
こで■信号処理装置２２は、第４図（３）に示すように
転送許可信号ＴＥをハイレベルに設定し、信号処理装置
２２からの転送を禁止する。アドレスデータ６３の転送
が完了すると、信号処理装置２２は、該アドレスの内部
データを読出し、演算制御装置２１への出力準備を完了
した時点で、■時刻ｔ１２において、転送許可信号ＴＥ
をローレベルにし、転送禁止状態を解除する。

■演算制御装置２１からのクロック信号ＣＫに基づいて
、■第４図（５）に示すようにデータが信号処理装置２
２がら演算制御装置２１に読出される。データ転送が完
了すると、■時刻ｔ１３で転送許可信号ＴＥをローレベ
ルにし、再び転送禁止状態を解除する。以上でデータの
読出し処理が完了する。

次に書込みサイクルＳＷでは、■制御信号Ｒ／Ｗをロー
レベルにし、演算制御装置２１がら信号処理装置２２へ
の書込み動作であることを示す。

［相］次に第４図（４）に示すように、演算制御装置２
１は信号処理装置２２に格納すべき本体データ６４に引
続いて■アドレスデータ６５を送出する。■アドレスデ
ータ６５の送出が開始されると、信号処理装置２２側で
は転送許可信号ＴＥがハイレベルとなり転送禁止状態と
なる。■アドレスデータ６５の転送が完了し、内部メモ
リの指定されたアドレスへの書込み終了とともに転送許
可信号ＴＥがローレベルとなり、転送可能状態となる。

■続いて演算制御装置２１側でチツプセレク１〜信号Ｃ
８をともにハイレベルとし、データの書込みが終了する
。

またこのとき第１図に示されるように制御信号Ｒ／Ｗが
ハイレベルの期間、論理積回路３８が選択される。すな
わちデータの転送を行うために、演算制御装置２１から
出力されるクロック信号をバイナリカウンタ３４て計数
し、その出力が第２図および第３図を参照して説明した
ように、デコーダ３５．３６に出力される。読出しサイ
クルＳＲの期間は、論理積回路３８によってデコーダ３
６が選択され、第３図を参照して説明したようにバイナ
リカウンタ３４が１６ビツトを計数した段階で論理積回
路５８の出力はハイレベルに切換わり、バッファレジス
タ２８へのデータのラッチが行われる。

第５図はアドレスおよびデータがレジスタにセットされ
た様子を示すもので、第５図（１）はデータ読出し時を
、第５図（２）はデータ書込み時を示す。

このようにアドレスレジスタ２５からバッファレジスタ
２つにアドレスを転送する場合にも、常に同じ位置から
読出ぜば良く、切換回路等を必要としない。

このとき前記１６ビツトでは、アドレスデータ６３が転
送されるのみであり、したがってアドレスレジスタ２５
の記憶しているアドレスデータがバッファレジスタ２８
のアドレスレジスタ２つにラッチされることになる。こ
のようにラッチされたアドレスデータによって、前記時
刻ｔ１２以降の内部メモリの読出し作業が行われる。

一方、書込みサイクルＳＷでは、制御信号Ｒ／Ｗはロー
レベルであり、したがって論理積回路３７によってデコ
ーダ３５が選択される。このときバイナリカウンタ３４
の４０ビットの計数動作が完了した時点で、バッファレ
ジスタ２８にラッチ制御信号が出力される。このような
場合は、第４図の時刻上３以降の本体データ６４および
アドレスデータ６５の転送に相当し、このようなアドレ
スデータ６５の転送が完了した時点で、転送レジスタ２
７からバッファレジスタ２８へのラッチ動作が行われる
ことになる。

以上のように本実施例に従えば、従来技術で説明したコ
マンド１５を転送データから削除することができ、また
ダミー本体データ１７も削除できることになる。これに
より転送に必要なデータ長が格段に削減され、転送速度
が向上されるとともに転送効率も格段に向上される。

デコーダ３５．３６の構成は、第２図および第３図に示
す構成例に限られるものではない。

効　　果 以上のように本発明に従えば、制御装置と処理装置との
間て行われる読出し動作と書込み動作とは、対応するコ
マンドを相互に送信する必要がなく、前記信号ラインの
レベルのみで識別される。

また転送レジスタからバッファレジスタにアドレスを取
り出す場合も、常に同じ位置から読出すだけで良く、切
換えのハードウェアを必要とせず、構成を簡略化できる
。さらに転送に預かるデータ長を低減でき、データ転送
が効率的に行われるとともに、転送速度も格段に向上さ
れる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図はデコーダ３５の構成例を示すブロック図、第３図
はデコーダ３６の構成例を示すブロック図、第４図は本
実施例の動作を説明するタイミングチャート、第５図は
データの転送順序とレジスタの関係を示す図、第６図は
従来例の構成を示すブロック図、第７図は従来例の動作
を説明するタイミングチャートである。 ２１・・・演算制御装置、２２・・・信号処理装置、２
３・・・送信レジスタ、２４・・・受信レジスタ、２７
・・・転送レジスタ、２８−・バッファレジスタ、３４
・・・カウンタ、３５．３６・・・デコーダ、ＣＫ・・
・クロック信号、Ｒ／Ｗ・・・制御信号 代理人　　弁理士　画数　圭一部 第２図 第３図 −１，−−１−Ｉ　　　Ｖ

Claims (3)

【特許請求の範囲】
1. （１）制御装置と処理装置とを含み、これらの間で相互
   にシリアルデータを転送するデータ転送装置において、 制御装置と処理装置との間に設けられる信号ラインであ
   つて、制御装置または処理装置から出力される信号のレ
   ベルによつて処理装置または制御装置にデータの読出し
   動作状態または書込み動作状態のいずれかを指示するそ
   のような信号ラインを設けたことを特徴とするデータ転
   送装置。
2. （２）上記データが複数種類の構成部分から成る場合に
   おいて、 制御装置と処理装置との少なくとも一方には上記データ
   またはその構成部分のビット数をそれぞれ計数する複数
   の計数手段をそれぞれ設け、計数手段の対応するビット
   数の計数終了出力によつて、対応するデータまたはその
   構成部分の読出し／書込み処理が行われるようにしたこ
   とを特徴とする特許請求の範囲第１項記載のデータ転送
   装置。
3. （３）上記データが複数種類の構成部分から成る場合に
   おいて、書込み動作をする場合には書込みを行うデータ
   の次に対象となるアドレスを転送し、読出し動作を行う
   場合には対象となるアドレスのみを転送することを特徴
   とする特許請求の範囲第１項記載のデータ転送装置。