JP2760742B2 - ビット数の異なるデータバスの接続装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、中央演算処理装置と、
この中央演算処理装置に接続される周辺装置とでバスサ
イズの異なるデータバスを有する場合の接続に関するも
のである。

【０００２】

【従来の技術】今日、中央演算処理装置（以下ＣＰＵと
いう）に制御されて作動する種々の周辺装置があり、こ
の周辺装置にも適宜のコントローラが組み込まれ、ＣＰ
Ｕとの間で多くのデータの受け渡しを行っている。そし
て、この周辺装置内で取り扱うデータのビット数がＣＰ
Ｕの取り扱うデータのビット数よりも少ない場合は、周
辺装置のデータバスの全てをＣＰＵのデータバスに接続
し、ＣＰＵでは周辺装置に接続されたデータバスのビッ
トに合わせてデータの処理を行っている。

【０００３】また、周辺装置内で取り扱うデータのビッ
ト数がＣＰＵの取り扱うビット数よりも多い場合は、図
３に示すように、周辺装置用入出力装置85（以下ＰＩＯ
という）を用いて、データのビット操作を行っている。
すなわち、ＣＰＵ10が８ビットデータで処理を行い、周
辺装置12では１２ビットデータ又は１６ビットデータに
より処理を行っている場合、ＣＰＵ10から周辺装置12に
データを送るに際しては、まずデコーダ83に特定のアド
レス信号を出力してＰＩＯ85を選択するとともに、ＰＩ
Ｏ85のＡポートを選択し、８ビットデータの出力を確定
させた後、ライト信号を出力することによりまず下位８
ビットのデータをＡポートに記憶させ、続いてＰＩＯ85
を選択するとともに、ＰＩＯ85のＢポートを選択するア
ドレス信号をデコーダに出力して周辺装置12の残り上位
ビット数にデータを含ませた８ビットデータを出力しつ
つライト信号をＣＰＵ10は出力してＢポートにこのデー
タを記憶させ、さらに、ＰＩＯ85と周辺装置12とを選択
するアドレス信号をデコーダ83に出力して再度ライト信
号を出力することによりＡポートの８ビットデータとＢ
ポートの８ビットデータとを合わせた１６ビットデータ
又はＡポートの８ビットデータとＢポートからの下位４
ビットデータとによる１２ビットデータを周辺装置12に
送るものであり、周辺装置12からデータを受け取るに際
しては、ＰＩＯ85と周辺装置12とを選択するアドレス信
号をデコーダ83に出力しつつリード信号を出力して周辺
装置12のデータをＰＩＯ85のＡポート及びＢポートにデ
ータを移し、しかる後、ＰＩＯ85のＡポートを選択する
アドレス信号とリード信号とを出力してＡポートから８
ビットのデータを読み込み、続いてＢポートを選択する
アドレス信号とリード信号とを出力してＢポートのデー
タを読み込んでいる。

【０００４】

【発明が解決しようとする課題】前述のように、周辺装
置で処理するデータのビット数がＣＰＵで処理している
データのビット数よりも少ない場合、データバスの接続
及びＣＰＵでのデータの処理は容易に行い得るも、ＣＰ
Ｕの機能が過剰となる場合が多く無駄が生じる欠点があ
った。

【０００５】また、周辺装置で処理するデータのビット
数がＣＰＵで処理するデータのビット数よりも多い場
合、ＰＩＯを用いてビット数を変更するも、ＣＰＵはＰ
ＩＯを選択するアドレス信号と周辺装置を選択するアド
レス信号を出力してＰＩＯに対するリードライト信号の
他、周辺装置に対するリードライト信号も出力する必要
があり、プログラムが複雑となるとともにデータ転送に
必要な時間が長くなる欠点があった。

【０００６】本発明は、このような欠点を排除し、周辺
装置で処理するデータのビット数がＣＰＵで処理するデ
ータのビット数よりも多い場合、ＰＩＯにＣＰＵからデ
ータが書き込まれると自動的に周辺装置に読み込み命令
を出力し、周辺装置からＰＩＯにデータが出力されると
このデータを保持しておくことによりＣＰＵの負担を軽
減することのできるＰＩＯを提供するものである。

【０００７】

【課題を解決するための手段】ＣＰＵのアドレスバスに
接続されて所定のアドレス信号により複数個の選択信号
出力端子の何れか一つに選択信号を出力するアドレスデ
コーダと、複数個の作動信号出力手段で構成され、各作
動信号出力手段は、各々前記アドレスデコーダの別個の
選択信号出力端子に接続されるとともに、各作動信号出
力手段は、ＣＰＵのリード信号端子及びライト信号端子
に接続され、各作動信号出力手段はアドレスデコーダか
らの選択信号が入力されているときにライト信号が入力
されると書き込み作動信号を出力し、選択信号が入力さ
れているときにリード信号が入力されると読み出し作動
信号を出力する制御部と、作動信号出力手段と同数個の
ラッチ手段で構成され、各ラッチ手段はＣＰＵが出力す
るビット数に応じたビット数のデータを記憶するデータ
記憶手段とデータ保持手段とを一組として有し、データ
記憶手段のデータ出力端子及びデータ保持手段のデータ
入力端子は合わせて各ラッチ手段毎に周辺装置の異なる
データ端子に接続され、且つ、各ラッチ手段におけるデ
ータ記憶手段のデータ入力端子及びデータ保持手段のデ
ータ出力端子はともに全てがＣＰＵのデータバスに接続
され、各ラッチ手段は各々前記制御部の作動信号出力手
段に接続され、ラッチ手段におけるデータ記憶手段の読
み込み制御端子に前記書き込み作動信号が、データ保持
手段のデータ出力制御端子に読み出し作動信号が入力さ
れ、さらに全てのデータ保持手段の読み込み制御端子は
周辺装置のライト信号端子に接続され、全てのデータ記
憶手段のデータ出力制御端子は書き込み命令形成部のリ
ード信号出力端子に接続されているデータ記憶部と、周
辺装置のライト信号端子と、前記制御部における作動信
号出力手段に接続される前記アドレスデコーダの選択信
号出力端子の内の一つと独自の選択信号出力端子との２
つの選択信号出力端子と、更にＣＰＵのリード信号端子
とに接続され、周辺装置からライト信号が入力されると
周辺装置へのデータレディー信号の出力を停止する保存
状態となってこの保存状態を維持し、保存状態のときに
独自の選択信号出力端子からの選択信号が入力されると
ＣＰＵのデータバスに記憶信号を出力し、又、作動信号
出力手段と共通の選択信号が入力され、且つ、このとき
ＣＰＵからのリード信号が入力されると保存状態を解除
するとともに周辺装置にデータレディー信号を出力する
データ保持記憶部と、前記データ保持記憶部及び作動信
号出力手段が接続されたデコーダの選択信号出力端子
と、ＣＰＵのライト信号端子とに接続され、選択信号が
入力されているときにライト信号が入力されると周辺装
置にリード信号を出力する書き込み命令形成部と、を有
するビット数の異なるデータバスの接続装置とする。

【０００８】

【作 用】本発明は、所定のアドレス信号が入力される
と複数個の選択信号出力端子の内の一つに選択信号を出
力するアドレスデコーダを有し、このアドレスデコーダ
の各選択信号出力端子は、各々作動信号出力手段などに
接続される故、アドレスバスから所定のアドレス信号が
入力されたとき、アドレス信号の内容によって制御部の
各作動信号出力手段又はデータ保持記憶部や書き込み命
令形成部に選択信号を出力し、各作動信号出力手段又は
データ保持記憶部や書き込み命令形成部の内の所定のも
のだけを作動させることができる。

【０００９】また、制御部は複数個の作動信号出力手段
を有し、各作動信号出力手段は各々別個の選択信号出力
端子に接続され、選択信号が入力されている状態でライ
ト信号が入力されると書き込み作動信号を出力し、リー
ド信号が入力されると読み出し作動信号を出力する故、
アドレスデコーダに入力されるアドレスの内容により、
何れか一つの作動信号出力手段がリード信号を読み出し
作動信号として、ライト信号を書き込み作動信号として
出力する。

【００１０】そして、データ記憶部は作動信号出力手段
と同数個のラッチ手段を有し、各ラッチ手段はデータ記
憶手段とデータ保持手段とを一組として有し、この各デ
ータ記憶手段の読み込み制御端子には各々作動信号出力
手段からの書き込み作動信号を入力するように接続し、
且つ、データ記憶手段のデータ入力端子をＣＰＵのデー
タバスに接続している故、書き込み信号が入力されたデ
ータ記憶手段はＣＰＵがデータバスに出力しているデー
タを記憶し、また、各データ保持手段のデータ出力制御
端子には各々作動信号出力手段からの読み出し作動信号
を入力するように接続し、且つ、データ出力端子をＣＰ
Ｕのデータバスに接続している故、読み出し作動信号が
入力されたデータ保持手段は、データ保持手段が保持し
ているデータをＣＰＵのデータバスに出力する。

【００１１】また、各データ記憶手段のデータ出力端子
は、各々データ記憶手段と組とされているデータ保持手
段のデータ入力端子と共に、各ラッチ手段毎に周辺装置
の異なるデータ端子に接続されており、データ出力制御
端子は書き込み命令形成部のリード信号出力端子に接続
されている故、書き込み命令形成部が周辺装置にリード
信号を出力したとき、各データ記憶手段に各々記憶され
た全データをパラレルとして周辺装置に送ることがで
き、データ保持手段のデータ入力端子が各々周辺装置の
データ端子に接続され、このデータ保持手段の読み込み
制御端子には周辺装置のライト信号が入力されるように
接続されている故、周辺装置がライト信号を出力する
と、データ保持手段は周辺装置が出力しているデータを
一斉に保持するように記憶するものである。

【００１２】さらに、データ保持記憶部は、ライト信号
が周辺装置から入力されるとデータレディー信号の出力
を停止する保存状態となり、この保存状態のときに独自
の選択信号が入力されると記憶信号をＣＰＵのデータバ
スに出力するものである故、ＣＰＵがアドレスデコーダ
に該データ保持記憶部が接続される選択信号出力端子の
アドレスを出力すると、データ保持記憶部はＣＰＵのア
ドレスバスに記憶信号を出力し、当該データ保持記憶部
が保存状態であること、言い換えると周辺装置からのラ
イト信号により前述のデータ保持手段が周辺装置からの
データを保持したことをＣＰＵに知らせることができ
る。

【００１３】また、このデータ保持記憶部は、制御部に
おける作動信号出力手段に接続される選択信号出力端子
の一つにも接続され、この選択信号出力端子から選択信
号が入力され、且つ、ＣＰＵのリード信号が入力される
と保持状態を解除して周辺装置にデータレディー信号を
出力するものである故、アドレスデコーダに選択信号出
力端子の何れかに選択信号を出力させるアドレス信号が
入力され、このアドレス信号とＣＰＵのリード信号とに
よりあるラッチ手段におけるデータ保持手段がデータバ
スにデータを出力したとき、該データ保存記憶手段は初
期状態に戻って周辺装置にデータレディー信号を出力し
て周辺装置からのデータがＣＰＵに読み込まれたことを
知らせることができる。

【００１４】そして、読み込み命令形成部は、データ保
持記憶部と作動信号出力手段とが接続された選択信号出
力端子からの選択信号とＣＰＵからのライト信号とが入
力されたときに周辺装置とデータ記憶部におけるデータ
記憶手段とにリード信号を出力するものである故、ある
ラッチ手段におけるデータ記憶手段にデータが記憶され
たときに周辺装置にリード信号を出力し、且つ、データ
記憶手段のデータ出力制御端子に信号を出力してデータ
記憶部のデータを周辺装置に読み込ませることができる
ものである。

【００１５】

【実施例】本発明に係るビット数の異なるデータバスの
接続装置の実施例は、例えば図１に示すように、８ビッ
トデータを取り扱うＣＰＵ10のデータバス15と２４ビッ
トデータを取り扱う周辺装置12のデータバスとを接続す
るものである。この接続装置は、４個の選択信号出力端
子ＡＳ1〜ＡＳ4を有するアドレスデコーダ25と、このア
ドレスデコーダ25の第１選択信号出力端子ＡＳ1乃至第
３選択信号出力端子ＡＳ3に接続され、３個の作動信号
出力手段32,35,38を有する制御部31と、３個のラッチ手
段45,51,55を有するデータ記憶部41と第３選択信号出力
端子ＡＳ3及び第４選択信号出力端子ＡＳ4に接続される
データ保持記憶部61と、第３選択信号出力端子ＡＳ3に
接続される書き込み命令形成部71とで構成されるもので
ある。

【００１６】そして、制御部31の各作動制御信号出力手
段32,35,38は、図２に示すように、各々２個のアンド回
路で構成し、第１作動制御信号出力手段32の２個のアン
ド回路の各一入力端子を合わせてアドレスデコーダ25の
第１選択信号出力端子ＡＳ1に、第２作動制御信号出力
手段35の２個のアンド回路の各一入力端子を合わせてア
ドレスデコーダ25の第２選択信号出力端子ＡＳ2に、第
３作動制御信号出力手段38の２個のアンド回路の各一入
力端子を合わせてアドレスデコーダ25の第３選択信号出
力端子ＡＳ3に接続するように、各々作動制御信号出力
手段32,35,38の２個のアンド回路の各一入力端子を合わ
せてアドレスデコーダ25の各選択信号出力端子に接続
し、各作動信号出力手段32,35,38における一方のアンド
回路の他の入力端子はまとめてＣＰＵ10のライト信号端
子に、各作動信号出力手段32,35,38における他方のアン
ド回路の他の入力端子もまとめて１本としてＣＰＵ10の
リード信号端子に接続するものである。

【００１７】又、この制御部31からの各作動信号が入力
されるデータ記憶部41を構成する第１ラッチ手段45乃至
第３ラッチ手段55の３個のラッチ手段45,51,55は、各々
データ記憶手段とデータ保持手段とを組として形成し、
第１ラッチ手段45は前記第１作動制御信号出力手段32
に、第２ラッチ手段51は第２作動制御信号出力手段35
に、第３ラッチ手段55は前記第３作動制御信号出力手段
38に接続するものであって、各作動信号出力手段32,35,
38における一入力端子がライト信号端子に接続されるア
ンド回路は、その出力端子をラッチ手段におけるデータ
記憶手段の読み込み制御端子に接続し、リード信号端子
に一入力端子が接続される他のアンド回路は、その出力
端子をラッチ手段におけるデータ保持手段のデータ出力
制御端子（アウトプットイネーブル端子）に接続するも
のである。

【００１８】この各ラッチ手段における各データ記憶手
段及びデータ保持手段としては、例えば８ビットパラレ
ルインパラレルアウトのラッチ回路を用い、各データ記
憶手段としたラッチ回路の全データ入力端子及び各デー
タ保持手段としたラッチ回路の全データ出力端子をＣＰ
Ｕ10のデータバス15に接続し、第１ラッチ手段45のデー
タ記憶手段46としたラッチ回路のデータ出力端子及びデ
ータ保持手段47としたラッチ回路のデータ入力端子は合
わせて周辺装置12の０番ビットから７番ビットのデータ
端子に、第２ラッチ手段51のデータ記憶手段52としたラ
ッチ回路のデータ出力端子及びデータ保持手段53とした
ラッチ回路のデータ入力端子を合わせて周辺装置12の８
番ビットから１５番ビットのデータ端子に、同様に第３
ラッチ手段55のデータ記憶手段56のデータ出力端子とデ
ータ保持手段57のデータ入力端子も合わせて１６番ビッ
トから２３番ビットのデータ端子に接続し、第１ラッチ
手段45乃至第３ラッチ手段55の各データ保持手段47,53,
57とした各ラッチ回路の書き込み制御端子は合わせて周
辺装置12のライト信号端子に接続し、第１ラッチ手段45
乃至第３ラッチ手段55の各データ記憶手段46,52,56とし
たラッチ回路のデータ出力制御端子（アウトプットイネ
ーブル端子）は後述する書き込み命令形成部71のリード
信号出力端子に接続するものである。

【００１９】従って、この接続装置は、ＣＰＵ10がアド
レスデコーダ25の第１選択信号出力端子ＡＳ1のアドレ
スを内容とするアドレス信号をアドレスバス13に出力す
ると、アドレスデコーダ25が第１選択信号を出力し、制
御部31における第１作動信号出力手段31とした２個のア
ンド回路が開き、このアドレス信号を出力しつつさらに
ＣＰＵ10がライト信号を出力すると、このライト信号は
第１作動信号出力手段32のアンド回路を通ってデータ記
憶部41における第１ラッチ手段45のデータ記憶手段46と
したラッチ回路に書き込み作動信号として入力され、第
１ラッチ手段45のデータ記憶手段46にＣＰＵ10がデータ
バス15へ出力している８ビットのデータを記憶させるこ
とになる。

【００２０】同様に、ＣＰＵ10がアドレスデコーダ25の
第２選択信号出力端子ＡＳ2のアドレスを内容とするア
ドレス信号を出力すると、アドレスデコーダ25は第２選
択信号を出力して第２作動信号出力手段35のアンド回路
を開き、ＣＰＵ10がさらにライト信号を出力するとこの
ライト信号は第２作動信号出力手段35から書き込み作動
信号として出力され、第２ラッチ手段51のデータ記憶手
段52がＣＰＵ10のデータバス15に出力されているデータ
を記憶し、ＣＰＵ10がアドレスデコーダ25の第３選択信
号出力端子ＡＳ3のアドレスとライト信号を出力する
と、第３作動信号出力手段38からの書き込み作動信号に
より第３ラッチ手段55のデータ記憶手段56にデータバス
15のデータが記憶される。

【００２１】このように、本実施例では、ＣＰＵ10がア
ドレスデコーダ25の第１選択信号出力端子ＡＳ1乃至第
３選択信号出力端子ＡＳ3のアドレスを順次出力し、ラ
イト信号を出力しつつデータバス15にデータを３回出力
すると、このＣＰＵ10が出力した８ビットのデータはデ
ータ記憶部41の各データ記憶手段46,52,56に各々記憶さ
れ、周辺装置12に対して２４ビットデータとして出力し
得るようにするものである。

【００２２】そして、本実施例では、アドレスデコーダ
25の第３選択信号出力端子ＡＳ3及びＣＰＵ10のライト
信号端子を書き込み命令形成部71に接続し、この書き込
み命令形成部71は、３個の直列に接続したＤ−フリップ
フロップ73,75,77と１個のアンド回路79で構成し、第１
段フリップフロップ73のデータ入力端子を第３選択信号
出力端子ＡＳ3に接続し、第１段フリップフロップ73の
クロック入力端子をＣＰＵ10のライト信号端子に接続
し、第２段フリップフロップ75及び第３段フリップフロ
ップ77のクロック入力端子に基準クロック信号を入力
し、第２段フリップフロップ75の出力端子と第３フリッ
プフロップ77の出力端子とをアンド回路79に接続し、こ
のアンド回路79の出力端子を周辺装置12のリード端子に
接続するように構成している。

【００２３】従って、この書き込み命令形成部71は、ア
ドレスデコーダ25からの第３選択信号が入力されＣＰＵ
10からライト信号が入力されると第１段フリップフロッ
プ73の出力を反転させ、基準クロック信号に基づいて第
２段フリップフロップ75及び第３段のフリップフロップ
77の出力を順次反転させることにより基準クロック信号
のタイミングに合わせた基準クロック信号の１周期分の
書き込み命令信号としてリード信号をリード信号出力端
子から周辺装置12に出力し、このリード信号は同時にデ
ータ記憶部41におけるデータ記憶手段46,52,56のデータ
出力制御端子にも出力するものである。

【００２４】即ち、ＣＰＵ10がデータ記憶部41の第３ラ
ッチ手段55にデータを記憶させたとき、この接続装置は
リード信号を周辺装置12に出力し、２４ビットのデータ
を周辺装置12に読み込ませるものである。また、この接
続装置におけるデータ記憶部41のデータ保持手段47,53,
57とした各ラッチ回路は、前述のように、その読み込み
制御端子を周辺装置12のライト信号端子に接続してい
る。

【００２５】従って、周辺装置12がライト信号を出力す
ると、このときに周辺装置12が出力しているデータの下
位８ビットを第１ラッチ手段45のデータ保持手段47が読
み込み、中位８ビットデータを第２ラッチ手段51のデー
タ保持手段53が読み込み、さらに、上位８ビットのデー
タを第３ラッチ手段55のデータ保持手段57が読み込んで
記憶することになる。

【００２６】そして、ＣＰＵ10がアドレスデコーダ25に
対して第１選択信号出力端子ＡＳ1のアドレス信号を出
力し、且つ、リード信号を出力するとアドレスデコーダ
25は第１選択信号を出力して第１作動信号出力手段32の
アンド回路を開き、リード信号を第１作動信号出力手段
32のアンド回路を通過させて読み出し作動信号として第
１作動信号出力手段32から出力させ、この読み出し作動
信号により第１ラッチ手段45のデータ保持手段47とした
ラッチ回路から８ビットのデータをデータバス15に出力
させてこのデータをＣＰＵ10に読み込ませることができ
るものである。

【００２７】同様に、第２選択信号出力端子ＡＳ2のア
ドレスを出力してリード信号をＣＰＵ10が出力すれば、
第２作動信号出力手段35から読み出し作動信号が出力さ
れ、第２ラッチ手段51から８ビットデータがＣＰＵ10に
読み込むことができ、第３選択信号出力端子ＡＳ3のア
ドレスとリード信号とを出力して第３ラッチ手段55から
の８ビットデータを読み込み、２４ビットのデータをＣ
ＰＵ10に取り込ませることができる。

【００２８】さらに、本実施例は、アドレスデコーダ25
の第３選択信号出力端子ＡＳ3や第４選択信号出力端子
ＡＳ4、及びＣＰＵ10のリード信号端子や周辺装置12の
ライト信号端子に接続されるデータ保持記憶部61を設け
ている。このデータ保持記憶部61は、２個のアンド回路
62,63と１個のセットリセットフリップフロップ65及び
スリーステートバッファ67を用い、第１アンド回路62の
一入力端子と第２アンド回路63の一入力端子とを合わせ
てＣＰＵ10のリード信号端子に、第１アンド回路62の他
の入力端子はアドレスデコーダ25の第３選択信号出力端
子ＡＳ3に、第２アンド回路63の他の入力端子はアドレ
スデコーダ25の第４選択信号出力端子ＡＳ4に接続し、
第１アンド回路62の出力端子をフリップフロップ65のリ
セット端子に、第２アンド回路63の出力端子をスリース
テートバッファ67の制御端子に接続し、さらに、フリッ
プフロップ65のセット端子を周辺装置12のライト信号端
子に、フリップフロップ65の信号出力端子を周辺装置12
のレディー端子に接続するとともに、スリーステートバ
ッファ67を介してＣＰＵ10のデータバス15中の所定の信
号線に接続するものである。

【００２９】従って、このデータ保持記憶部61は、周辺
装置12からライト信号が出力されたとき、すなわち、デ
ータ記憶部41のデータ保持手段47が周辺装置12からのデ
ータを記憶したとき、セットリセットフリップフロップ
65をセット状態としてスリーステートバッファ67に記憶
信号を出力するものである。そしてＣＰＵ10がアドレス
デコーダ25の第４選択信号出力端子ＡＳ4のアドレスを
出力し、且つ、リード信号を出力すると、アドレスデコ
ーダ25がデータ保持記憶部61を独自に接続した第４選択
信号出力端子ＡＳ4から第４選択信号を出力して第２ア
ンド回路63を開き、リード信号を第２アンド回路63を通
過させてスリーステートバッファ67の制御端子に入力
し、スリーステートバッファ67を導通状態としてフリッ
プフロップ65からの記憶信号をデータバス15の所定のビ
ットラインに出力させるものである。

【００３０】従って、ＣＰＵ10は、アドレスデコーダ25
の第４選択信号出力端子ＡＳ4のアドレスを出力してデ
ータバス15のデータを読み込めば、記憶信号が出力され
ているか否かによりデータ記憶部41のデータ保持手段47
に周辺装置12からのデータが書き込まれたか否かを検知
することができるものである。そして、このデータ保持
記憶部61におけるフリップフロップ65のリセット端子に
接続した第１アンド回路62の入力端子は、アドレスデコ
ーダ25の第３選択信号出力端子ＡＳ3とＣＰＵ10のリー
ド信号端子とに接続されている故、ＣＰＵ10がアドレス
デコーダ25の第３選択信号出力端子ＡＳ3のアドレスを
内容とするアドレス信号とリード信号とを出力したと
き、すなわち、ＣＰＵ10がデータ記憶部41の第３ラッチ
手段55のデータを読み込んだとき、このＣＰＵ10からの
リード信号が第１アンド回路62を通ってフリップフロッ
プ65のリセット端子に入力され、フリップフロップ65を
リセットして保存状態を解除して記憶信号の出力停止を
するものである。

【００３１】なお、この記憶信号は、周辺装置12のレデ
ィー端子にも出力される故、周辺装置12に対してデータ
レディー信号として働き、データ記憶部41に記憶した周
辺装置12からのデータがＣＰＵ10に取り込まれたとき、
データ保持記憶部61からのデータレディー信号を出力し
てデータが取り込まれたことを周辺装置12に知らせるも
のである。

【００３２】このように、本実施例に係るデータバス15
の接続装置は、ＣＰＵ10が第１選択信号出力端子ＡＳ1
乃至第３選択信号出力端子ＡＳ3のアドレスを順次指定
するアドレス信号を出力するようにしてデータバス15に
データを出力してライト信号を出力すると、データ記憶
部41がこのＣＰＵ10が出力したデータを記憶し、データ
記憶部41における第３ラッチ手段55が３回目のデータを
記憶すると書き込み命令形成部71から書き込み命令信号
としてリード信号が周辺装置12に出力され、第１ラッチ
手段45乃至第３ラッチ手段55に記憶された２４ビットの
データを周辺装置12に取り込ませることができる。

【００３３】そして、周辺装置12がデータを出力してラ
イト信号を出力すると、データ記憶部41の各データ保持
手段47,53,57が周辺装置12からデータを読み込み、且
つ、データ保持記憶部61のフリップフロップ65は保存状
態となって周辺装置12にデータレディー信号の出力を停
止し、ＣＰＵ10が第４選択信号出力端子ＡＳ4のアドレ
スを出力してリード信号を出力したとき、スリーステー
トバッファ67を介して記憶信号をＣＰＵ10のデータバス
15にデータ保持記憶部61から出力してＣＰＵ10に周辺装
置12からのデータが当該接続装置に取り込んでいること
を知らせる。

【００３４】そして、ＣＰＵ10が第１選択信号出力端子
ＡＳ1乃至第３選択信号出力端子ＡＳ3の各アドレス信号
を出力してリード信号を出力すると、データ記憶部41の
第１ラッチ手段45乃至第３ラッチ手段55から順次データ
をデータバス15に出力させてＣＰＵ10はこのデータを読
み込み、第３選択信号出力端子ＡＳ3のアドレスとリー
ド信号を出力して第３ラッチ手段55からデータを読み込
んだとき、データ保持記憶部61ではフリップフロップ65
がリセット状態とされて周辺装置12にデータレディー信
号を出力し、データ記憶部41のデータがＣＰＵ10に取り
込まれたことを周辺装置12に伝えるものである。

【００３５】なお上記実施例は、アドレスデコーダ25の
選択信号出力端子の数を４個とし、この内の３個を３個
の作動信号出力手段に接続しているも、アドレスデコー
ダ25の選択信号出力端子の数、及びこれに合わせた作動
信号出力手段の数とラッチ手段の数は、周辺装置12で取
り扱うデータのビット数に合わせて適宜増減させ、８ビ
ットＣＰＵ10と１６ビット周辺装置12とを接続する場合
は、作動信号出力手段及びラッチ手段を２個とし、ま
た、８ビットＣＰＵ10と３２ビット周辺装置12とを接続
するときは、４個の作動信号出力手段及びラッチ手段を
設け、アドレスデコーダ25の選択信号出力端子の数を５
個とすれば足りるものである。

【００３６】また、ＣＰＵ10や周辺装置12の種類によ
り、制御信号がハイレベルをアクティブとするかローレ
ベルをアクティブとするかにより、当該接続装置におけ
る論理ゲートは適宜否定出力型又は否定入力型の素子を
用いるか、又は、インバータを挿入して信号の反転を行
うことはいうまでもない。

【００３７】

【発明の効果】本発明に係るデータバスの接続装置は、
アドレスデコーダ、制御部、データ記憶部で構成されて
ＣＰＵが選択信号出力端子のアドレス信号を出力してラ
イト信号を出力するとデータ記憶部がデータバスに出力
されているデータを記憶し、データ記憶部の特定のラッ
チ手段がデータ記憶したとき、書き込み命令形成部が周
辺装置への書き込み命令信号を出力して周辺装置にデー
タ記憶部のデータを読み込ませ、又、周辺装置からライ
ト信号が出力されると周辺装置の出力するデータを１回
でデータ記憶部に保持し、且つ、データ保持記憶回路が
セット状態とされ、このデータ保持記憶回路は周辺装置
へのデータレディー信号の出力を停止してデータの再出
力を禁止し、データ保持記憶回路にのみ接続される選択
信号出力端子のアドレス、言い換えれるとデータ保持記
憶部のアドレスをＣＰＵが出力し且つリード信号を出力
すると、データ保持記憶手段は記憶信号をデータバスに
出力してデータ記憶部にデータが取り込まれていること
をＣＰＵに伝え、ＣＰＵがアドレスデコーダの所要の選
択信号出力端子のアドレスを出力してリード信号を出力
すると、順次データ記憶部からＣＰＵが出力したアドレ
スに応じたラッチ手段のデータをデータバスに出力して
ＣＰＵに取り込ませるものである。

【００３８】このように、ＣＰＵがデータ記憶部にデー
タを書き込み、データ記憶部にデータが揃うと書き込み
命令形成部により自動的に周辺装置にこのデータを読み
込ませるものであるから、ＣＰＵから出力するデータの
ビット数が周辺装置の取り扱うビット数に達する回数だ
けデータの出力をＣＰＵが行うと自動的に周辺装置にデ
ータを読み込ませるものであって、ＣＰＵのデータバス
よりもビット数の多い周辺装置に対して容易にデータを
送ることができ、また、周辺装置がデータを出力したと
きは、このデータをＣＰＵの取り扱うビット数に分割し
てデータ記憶部が保持し、この状態をデータ保持記憶部
で記憶して周辺装置にはデータの重ね書きを禁止させ、
ＣＰＵがデータ保持記憶部のアドレスを出力してデータ
保持記憶回路の状態を見に来たときは記憶信号をデータ
バスに出力してＣＰＵにデータを取り込んでいることを
知らせるものであり、ＣＰＵのバス幅よりも大きいバス
幅のデータバスを有する周辺装置へのアクセスを容易と
し、データ変換に要するプログラムを簡易とすることが
可能であり、且つ、データ転送のためのプログラムのス
テップ数を減少させることにより高速処理を可能とする
利点を有するものである。

【図面の簡単な説明】

【図１】本発明に係るデータバス接続装置の回路構成例
を示す図。

【図２】本発明に係るデータバス接続装置の回路構成の
一部詳細を示す図。

【図３】従来のデータバス接続装置の一例を示す図。

【符号の説明】

１０ 中央演算処理装置（ＣＰＵ） １２ 周辺装置 ２０ データバス接続装置 ２５ アドレスデ
コーダ ３１ 制御部 ３２ 第１作動信
号出力手段 ３５ 第２作動信号出力手段 ３８ 第３作動信
号出力手段 ４１ データ記憶部 ４５ 第１ラッチ
手段45 ４６ データ記憶手段 ４７ データ保持
手段 ５１ 第２ラッチ手段 ５２ データ記憶
手段 ５３ データ保持手段 ５５ 第３ラッチ
手段 ６１ データ保持記憶部 ７１ 書き込み命
令形成部 ８３ デコーダ ８５ ＰＩＯ

フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 13/36

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 中央演算処理装置のアドレスバスに接続
   されて所定のアドレス信号により複数個の選択信号出力
   端子の何れか一つに選択信号を出力するアドレスデコー
   ダと、 複数個の作動信号出力手段で構成され、各作動信号出力
   手段は、各々前記アドレスデコーダの別個の選択信号出
   力端子に接続されるとともに、各作動信号出力手段は、
   中央演算処理装置のリード信号端子及びライト信号端子
   に接続され、各作動信号出力手段は選択信号が入力され
   ているときにライト信号が入力されると書き込み作動信
   号を出力し、選択信号が入力されているときにリード信
   号が入力されると読み出し作動信号を出力する制御部
   と、 作動信号出力手段と同数個のラッチ手段で構成され、各
   ラッチ手段は中央演算処理装置が出力するビット数に応
   じたビット数のデータを記憶するデータ記憶手段とデー
   タ保持手段とを一組として備え、データ記憶手段のデー
   タ出力端子及びデータ保持手段のデータ入力端子は合わ
   せて各ラッチ手段毎に周辺装置の異なるデータ端子に接
   続され、且つ、各ラッチ手段におけるデータ記憶手段の
   データ入力端子及びデータ保持手段のデータ出力端子は
   ともに中央演算処理装置のデータバスに接続され、各ラ
   ッチ手段は各々前記制御部の作動信号出力手段に接続さ
   れ、ラッチ手段におけるデータ記憶手段の読み込み制御
   端子に前記書き込み作動信号が、データ保持手段のデー
   タ出力制御端子に読み出し作動信号が入力され、さらに
   全てのデータ保持手段の読み込み制御端子は周辺装置の
   ライト信号端子に接続され、全てのデータ記憶手段のデ
   ータ出力制御端子は書き込み命令形成部のリード信号出
   力端子に接続されているデータ記憶部と、 周辺装置のライト信号端子、及び、前記制御部における
   作動信号出力手段に接続される前記アドレスデコーダの
   選択信号出力端子の内の一つと独自の選択信号出力端子
   と、更に中央演算処理装置のリード信号端子とに接続さ
   れ、周辺装置からライト信号が入力されると周辺装置へ
   のデータレディー信号の出力を停止する保存状態となっ
   てこの保存状態を維持し、保存状態のときに前記独自の
   選択信号出力端子からの選択信号が入力されると中央演
   算処理装置のデータバスに記憶信号を出力し、作動信号
   出力手段と共通の選択信号が入力され、且つ、このとき
   中央演算処理装置からのリード信号が入力されると保存
   状態を解除するとともに周辺装置へのデータレディー信
   号を出力するデータ保持記憶部と、 前記データ保持記憶部及び作動信号出力手段が接続され
   たアドレスデコーダの選択信号出力端子と、中央演算処
   理装置のライト信号端子とに接続され、選択信号が入力
   されているときにライト信号が入力されると周辺装置に
   リード信号を出力する書き込み命令形成部と、 を有することを特徴とするビット数の異なるデータバス
   の接続装置。