JPS61156358A - バスコンバータ - Google Patents

バスコンバータ

Info

Publication number
JPS61156358A
JPS61156358A JP60273174A JP27317485A JPS61156358A JP S61156358 A JPS61156358 A JP S61156358A JP 60273174 A JP60273174 A JP 60273174A JP 27317485 A JP27317485 A JP 27317485A JP S61156358 A JPS61156358 A JP S61156358A
Authority
JP
Japan
Prior art keywords
byte
data
bus
signal
data bus
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP60273174A
Other languages
English (en)
Other versions
JP2573566B2 (ja
Inventor
アレツサンドロ・グラチオツテイ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Telecom Italia SpA
Olivetti SpA
Original Assignee
Olivetti SpA
Ing C Olivetti and C SpA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Olivetti SpA, Ing C Olivetti and C SpA filed Critical Olivetti SpA
Publication of JPS61156358A publication Critical patent/JPS61156358A/ja
Application granted granted Critical
Publication of JP2573566B2 publication Critical patent/JP2573566B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4009—Coupling between buses with data restructuring
    • G06F13/4018—Coupling between buses with data restructuring with data-width conversion

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)
  • Memory System (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明はコンピュータ、特に新規に設計され友データ
バス構造、ソフトウェア、周辺装置ン具備するコンピュ
ータと別のデニ゛タバス構造を備えるコンピュータとの
コンパティビリティを与える友めの装置に関する。
従来の技術 近年、多くの製造業者によって極めて多様なマイクロプ
ロセッサ集積回路が作られてきた。種々の理由から、広
い用途に使われるようになった回路もその中にはあった
。異なる世代のマイクロプロセッサの間でのコンパティ
ビリティＹｓｔ大とするために、製造業者はマイクロプ
ロセッサの色々なバージョンの間で同−又は同様の命令
を保持しようと努めてき友。
普通に使われているマイクロプロセッサ集積回路の一例
はインテル社製の８０８８集積回路である。この８０８
８マイクロプロセッサは各種のマイクロコンピュータ又
はパーソナルコンピュータに広く使われている。その中
には消費者に広く受け入れられ、第三者のソフトウェア
業者によって大型ソフトウェアベースが書かれたものも
ある。
また、第三者の製造業者によって各種の周辺装置が設計
された。新しいコンピュータを設計する際、製造業者の
スくが望ましいと思ったことは、このソフトウェアベー
スと周辺装置ｔｔ充分に利用できるコンピュータ乞設計
することであった。これには、迅速で強力な命令ン備え
るマイクロプロセッサで利用できる技術上の前進を組み
込んでいくことも考慮されていた。
インテル社の８０８８マイクロプロセツサ集積回路は他
の多くのものと同様に１６ビツトデータバスを内部に備
えているが、複雑さを避ける九めに、速度の減少が伴う
にもかかわらず、外部には８ビツトのデータ線を有する
のみである。したがって内部１６ビツトデータバスに１
６ビツトのデータを与えるためには、データは２個の連
続する８ビツトバイトの形で直列に取り出されなければ
ならない。こうしたバイトは連続し九クロックパルスで
発生するから、１６ビツトデータ胎の両バイトが１個の
クロックパルスで並列に入力されるマイクロプロセッサ
と比較すると、明らかに速度が減少する。
８０８８マイクロプロセツサ集積回路の改良型もインテ
ル社で製造され、８０８６マイクロプロセツサ集項回路
と呼ばれる。これは８０８８と同一の命令を使用してい
るが、単一の１６ビツト語で内部１６ビツトデータバス
に外部からアクセスすることができる。換言すれば、２
個の８ビツトバイトが並列にアクセスされるのである。
更に、８０８６及び８０８８は５　ＭＨｚ又は８　ＭＨ
ｚのクロック周波数で動作させることができる。つまり
明らかに、前述のソフトウェアベースとのコンパティビ
リティを保ちながら、マイクロプロセッサ例えば８０８
６ｙ１大作動クロック周波数で利用することができるの
が望ましい。
これまで、８０８８マイクロ１０十ツサ−用に設計され
たソフトウェア及び周辺装置とのコンパティビリティを
維持することを望んだ製造業者や８０８６ヤイクロプロ
セツサで利用できる一層早い速度を得ることを望んだ製
造業者は、８０８８をペースとしたコンピュータで利用
されるソフトウェア及び周辺装置とのコンパティビリテ
ィの度合いｔ犠牲にしなければなうなかつ友。命令の同
一性は保持されても、データがコンピュータの内部デー
タバス・アーキテクチャを移動する過程は異なる。した
がって、８ビツトデータバスで動作するよう設計された
多くのソフトウェア及び周辺装置は悪い影響を受けてし
まった。コンパティビリティを保持する九めに選択され
る方法は、ソフトウェアにも周辺装置にも透明ではなく
、限られｔケースで有効なだけだった。
多くの周辺装置、例えばフロッピーディスク制御器は８
ビツトデータのステートメントを受け取る。これは、８
０８８のような集積回路の８ピツトデータバスに対する
問題ではない。しかしながら、広く利用されるソフトウ
ェアの多くは情報を直接に周辺装置に書き込む。つまり
、このようなソフトウェアは、１６ビツト周辺装置を用
いる１６ビツトデータバス用にのみ作られ友コンピュー
タで使用することはできない。
もう一つの問題が前述のように発生する。力の落ちる８
０８８マイクロプロセツサは命令を連続したバイトの形
で読み出すからである。何の変換もない場合、例えば８
０８６Ｙペースとし几コンピュータの外部１６ビツトデ
ータバスは、周辺機器例えばフロッピーディスク制御器
に接続されたバスからの読み出しを行うのみであって、
第２の又は連続したバイトを無視する。その結果、何も
接続されていないので、書き込み時には１６ビツトデー
タバスの−Ｓ（通常は上側又は奇数の部分）が全ゼロ・
を受信することになる。読み出し時には、８０８６は半
分の情報しか受信しないことになる。
８０８８マイクロプロセツサによって行われる成る演算
は２個の連続し次バイトを必要とするが、単一のバイト
しか必要としない演算もある。例えば、命令ＭＯＶ　、
　ＡＸ　、　（ＢＸＩはマイクロプロセッサ累算器とＢ
Ｘでアドレスされたシステムメモリとの間で２個のバイ
トが移動することを求める。
８０８６のような集積回路においては、このようなデー
タ転送は１回の１６ビツト胎演算で行いうる。データバ
スは語の半分に相当する奇数バイトと残りの偶数バイト
とを伝えるように作られる。
両バイトは同時且つ並列にアドレスされる。
１６ビツト巾のデータバスと共に作動するよう設計され
た周辺装置、拡張メモリ等の入・出力磯器と共に８０８
６マイクロプロセツサが使用される場合、該マイクロプ
ロセッサの１６ビツト巾能力を完全に利用することがで
きることも望ましいことである。
本発明の第１の目的は、成る所定の構造のデータバスを
備えるコンピュータ用に設計されそれとの両立性を有す
るソフトウェア及び周辺装置ｔ。
別の所定構造のデータバスと共に使用するようになされ
九マイクロプロセッサと一緒に使用できるようにする装
置ン提供することである。
本発明の第２の目的は、大きなデータバスと共に使用す
るようになされたマイクロプロセッサが、速度及び能力
に劣るソフトウェア及び周辺装置と両立しうるようにす
る装［を提供することである。
本発明の第３の目的は、ｎｍバイト巾のデータバスと共
に使用するようになされ九データプロセッサが、ｍバイ
ト巾のデータバス用に設計された装置とのコンパティビ
リティを保持しながら、ｎｍバイト巾のデータバス用に
設計された装置と共に作動しうるようにすることである
。
こうした目的は以下の詳細な説明及び図面？参照するこ
とにより一層明らかとなろう。
発明の要約 本発明の目的及び特徴を証明する実施例によれば、ｎｎ
バイト巾のデータバスと共に使用するように設計された
データプロセッサ装置がｎｍバイト巾の装置とのコンパ
ティビリティを保持しながら、該データプロセッサの外
部にあるｍバイト巾の装置と両立しうるようにするため
のバスコンバータが提供される。該パスコ／バーｆｉ　
Ｇ’ｉ　ｎ　ｍハイド巾のデータプロセッサデータバス
とデータ信号の送受を行い、このデータバスを下位部分
と上位部分とに分割する。データプロセッサは１０バイ
ト巾及びｎｍバイト巾の演算乞行うための命令群を具□
備している。バスコンバータは外部装置がｎｍバイト巾
とｍバイト巾とのどちらの装置であるが乞検出する。ｎ
ｍバイト巾の装−“であれば、バスコンバータはバイパ
スされる。ｍバイト巾の機器である場合には、該装置は
バスコンバータの出力データバス（ｍバイト巾）に接続
される。ｍバイト演算であれば、バスコンバータはバイ
トのどの部分を外部装置に結合すべきかｔ検出して選択
的にそれ−を結合する。ｎｍバイト演算が要求されてい
れば、ｍバイト巾の外部装置に対して上位部分の後に下
位部分を順次結合する。
実施例 第１図は本発明によるバスコンバータのブロックダイヤ
グラムを示している。バスコンバータは、８０８６その
他の１６ビツト巾のデータバス用備える１６ビツトマイ
クロプロセツサで１史用される１６ピツトデータの転送
ばかりでなく８ビツトデータの転送ンも可能とする。８
ピツトデータの転送を許すように動作する場合、バスコ
ンバータはソフトウェア及び／又は周辺装置に対して透
明で６る。バスコンバータは、外部８ビツトデータパス
と共に便用するように設計された旧式のソフトウェアや
周辺装置と両立することができるだけでなく、外部１６
ビツトデータバスアーキテクチヤχ完全に利用する新式
の改良されたソフトウェア及び周辺装置とも両立できる
ようにする。ここで強調されなければならないのは、デ
ータバスはマイクロプロセッサとのデータの送受ができ
るように双方向性でなければならないということである
。
１６ビツトデータの転送Ｙ：可能とするために、信号１
６　ＢＯＨがｉｉ　ｏｖ介して受信され、タイミング・
制御論理１１に結合される。信号１６ＢＣＨは８ビツト
ハスの外部ａｈと１６ビツトの外部装置のどちらが存在
するかを決定すると共に、メモリ拡張回路、周辺装置等
の入・出力機器のような１６ビツトバスの装置によって
発生される。
周辺装置等の機器が１６ピツト飴乞伝えることが可能で
あることを知らせる１６ビツト転送が生じると、信号１
６　ＢＣＨはこのこと乞タイミング・制御論理１１に指
示する。
第３図は本発明の動作フローを示している。メモリ読み
出しく　ＡＭＲＤ　）、メモリ書き込み（ＡＭＷＲ）、
入・出力読み出しくＡｌ０Ｒ）、入・出力書き込み（Ａ
工ＷＲ）はそれぞれ端子２０，２１゜２２．２３に結合
され、マイクロプロセッサその他のデータプロセッサか
ら信号を受け取る。これらの信号はゲート２４によって
論理和かとられてデータ指令（ＣＭＤ　）信号が作られ
る。信号ＣＭＤもタイミング・制御論理１１に印加され
、データ指令ＡＭＲＤ　、　ＡＭＷＲ、Ａｒ０Ｗ　、　
ＡｌＯＲの各信号のいずれか一つが存在することン知ら
せる。これら４個の信号のうちの少なくとも１個が存在
しない場合、バスコンバータは不動作状！１１４すなわ
ち休止状態を保つ。
第３図では、このことは最初の、データ指令が存在する
がどうかの判定、換言すればＣＭＤ信号がアクティブで
あるかどうかの判定として示されている。
第３図の７０−チャートに示されているように、指令信
号（ＣＭＤ　）が存在しない場合及び／または１５　Ｂ
ＣＨ信号が存在する場合、ノ（スコンノ（−タは休止状
態にあり、何の動作も行わない。〕（スコンバータは１
６ビツトデータの転送に作用する必要は無いので効果的
に）くイノくスされる。実際上、これは次のような信号
ＹＨ生させることによって行い得る。
アンドゲート２５．２６．２７．２８はタイミング・制
御論理１１かも指令エネーブル（ＣＭＤＥＮ）信号を受
ける。これらのアンドゲートも並夕１１に入力端子２０
，２１，２２．２３に接続されている。
指令エネーブル信号はアンドゲート２５〜２８をディス
エーブル状態に変え、データ指令が外郵装置即ちＢメモ
リｄみ出しく　ＢＭＲＤ　）、８人・出力、洸み出（Ｂ
工１０Ｒ）、Ｂメモリ曹き込み（ＢＭＷＲ）。
８人・出力弁き込み（ＢＩｌｏＷ）へ伝わるのを抑止す
る。
１６ビツトデータの転送の場合には、データヲキ８ピッ
トデータ線とは両立しない１６ビツト語操作において転
送されるので、８ビツトデータ線に接続された装置に作
用してはならない。８ビツトデータバス転送指令線をナ
イスエーブルする指令エネーブルに加えて、１６ビツト
データの転送が生じると、信号ＨＬＥＮ　（上位−下位
・エネーブル）が生じ、アンドゲート３５を介してノく
ツファ３１をディスエーブルする。また信号ＬＳＴＢも
発生し、アンドゲート４２を介してラッチ３９Ｙデイス
エーブルする。バッファ３１は単方向性の機器で、入力
ポート３１Ａと出力ポート３１Ｂとの間の緩衝作用を行
うと共に、ＥＮ（エネーブル）入力にエネーブル信号が
受信されると矢印３１０の方間に入力ポート３１Ａから
のデータを出力ポート３１Ｂへ伝える。ラッチ３９はＤ
型フリップフロッグのようなラッチで、端子３９Ｂにエ
ネーブルが入ると３９Ａの方向にＤ入力からの情報ＩＱ
比出力伝え、この情報をクリアされるまで、又は次の情
報が供給されるまで記憶する。
バッファ３１とラッチ３９とは、書き込み操作と読み出
し操作のどちらが行われるかに従って、マイクロプロセ
ッサからのデータ、又は８ビツト又は１６ビツトの周辺
装置からのデータが通るデータ経路を形成する、 １６ビツトから８ビツトへの変換が必要となる書き込み
操作の期間には、データノ（ス５０，５２）ｋ　フｒ　
してＣＰＵから利用可能な２個のノ（イトは同時に利用
可能でろる。これらの）くイトは一時に１バイトずつ順
に８ビツトデータバス６０へ書き込まれる。このように
必要とされる機能は、データバス５０．５２の経路とデ
ータバス６０との間にある要素なエネーブル又はディス
エーブルすることである。バッファはこの機能に好適で
あって、したがって要素３１．３８はバッファである。
読み出し操作の期間中、データバス６０からの２個のバ
イトはｌ１ｌｆｉ次取り出される。こうしてメモリ機能
が必要となるので、ラッチが要素３９として選択される
。アドレス変史信号（ＡＤＣＨＧ　）は排他的オアゲー
ト３２に加えられ、＠３４’ｇ通じて１６ビツトデータ
プロセツサかり受け取るアドレス線信号ＡＯと排他的オ
アされる。その結果として排他的オアゲート３２かも生
じる信号は、８ビツトの外部機器へ接続される端子４６
における信号ＢＡＯである。信号ＡＤＣＨＧは１６ビツ
トデータの転送の際には状態を変える（ローとなる）の
で、メモリアドレス信号ＡＡＯのデータ転送は変化なし
で行われ、８ピツトコンパテイプル装置へのバス信号Ｂ
ＡＯとなる。
信号ＡＤＣＨＧは信号ＭＢＤＩＳ　（主ボードバッファ
・ディスエーブル＞ｙｒ６る几めに使用される。
ＭＢＤ工Ｓは主ボードに結合され、双方向データバッフ
ァ３８ｔデイスエーブルする。バッファ３８を介するデ
ータ転送は、直接メモリアクセス（ＤＭＡ）及び８ビツ
トデータ転送の期間中にのみ行われる。ラッチ３９及び
バッファ３１．３８がディスエーブルされると、１６ビ
ツトデータの転送中はデータ又は８ビツト６０の転送は
行われない。
８ビツトデータの転送中、バスコントローラの動作はか
なり異なる。８ビツトデータの転送の間、入・出力拡張
ポートのような、マイクロプロセッサの外部にある８、
ビットの機器はバスコンバータＹ　ｊｒ　１．てブイク
ロプロセッサ１６ビツトデータバス・５０と通信を行う
。　　　□ ８ビツト転送が生じると、線１０に現われる信号１６　
ＢＣＨは１６ビツトデータの転送の存在を知らせない、
なぜなら、８ビツトの外部装置からは該信号が発生され
ないからである。アクティブ・ハイとアクティブ・ロー
のどちらが必要かに応じて１６　ＢＣＨはロー又はハイ
となる。
データ指令ＡＭＲＤ　、　ＡＭＷＲ、Ａ工ＯＲ、Ａ工Ｏ
Ｗのうちの１個が存在するとき、信号ＣＭＤ　（データ
指令）が発生され、第３図のフローチャートに示されて
いるように、機器は１６ビツトマイクロプロセツサが停
止されて準備完了状態とされる段階へ進む。こうしてマ
イクロプロセッサはデータ転送を待つ。この時、上述の
信号ＣＭＤと信号１６ＢＯＨとのアンドｔとる（第２図
の７２）ことによって発生する信号０ＹＣＬＦｉはハイ
となり、タイミング・制御論理１１のサイクルを開始す
る。
次に、語操作かどうか、即ち二重サイクル（２バイト操
作）がマイクロプロセッサから要求されているかどうか
が決定される。この決定は、マイクロプロセッサから受
け取る信号ＢＨＦｉ　（バイト・ハイ・エネーブル）及
びアドレスＡＯの状態に依存する。信号ＢＨＩはアクテ
ィブ・ロー信号で、該信号がローになったときに上位バ
イト操作が続かなければならないことを指示する。語操
作は偶数アドレスのときに生じるので、ＡＯはゼロに等
しい。バイ”ト又は語の操作は、信号ＢＨＦｉ及びＡＯ
を復号して次の表１に従ってバイト７語の結果を作るこ
とによって決定される。
表　　１ ＢＨＫ　　　ＡＯバイト層　　　　　・０　０　　　０
　　　語全体（二重サイクル）０　１　　　１　　　上
位バイト（単一サイクル）１　０　　　１　　　下位バ
イト（単一サイクル）１１、　ｌ　　無し これは第２図のオアゲート７０によって、実施される。
語操作は８０８６のような１６ピツト・ブイクロプロセ
ッサの偶数アドレスで常に生じる。もし上位バイトがエ
ネーブルされていてＡＯがゼロに等しいならば、語全体
即ち二重サイクルの操作が指示される。第３図では、こ
のことがプログラムの右側への分岐として示されている
。しかしながら、上位バイトがエネーブルされていない
かアドレスＡＯが１に等しい（奇数アドレスを表わす）
”ならば、単一のサイクル即ち１個のバイトの操作が指
示される。上位バイトがエネーブルされると、上位バイ
トの操作が指示されることは明らかである。同様に、上
位バイト又はＢＨＥが真になっていなければ、下位バイ
トの操作が行われる。
再び第３図のフローチャート？みると、語操作でなけれ
ば、判に後は左側の７０−チャートが続く。第１ステツ
プとして、ＢＨＩＣの状態によって適当なデータバス部
５０又は５２がエネーブルされる。既述のように、ＢＨ
Ｅが上位バイｌ’指示するならば、データビットＤ８−
Ｄ１５に対応するデータバス部５０が選択される。しか
しＢＨＫが下位バイト操作であることを指示すると、デ
ータビツトＤＯ−Ｄ７’ａ’運ぶデータバス５２が選択
される。タイミング・制御論理１１によって信号ＨＬＩ
！ｉＮが発生され、書き込み操作がデータバスＤ８−Ｄ
１５を８ビツト装置へ接続させるよう進むものであるな
らば、バッファ３１をエネーブルする。ＨＩＪＮはアン
ドゲート３５で書き込み指令（ＷＣＭＤ）とアンドがと
られる。これは、８ビツトデータバス６０に接続された
メモリその他の外部装置に対してデータ書き込みが行れ
るときのみ矢印３１０の方向へ情報が伝えられるからで
ある。
ＷＣＭＤはＡＭＷＲとＡｌＯＲとをサンプルするオアゲ
ート３６によって作られる。もしＡＭＷＲとＡｌ０Ｗの
どちらか一方が／％イであれば、書き込み指令が指示さ
れる。
ＬＳＴＢがノ・イになると　ラッチ３９ンエネーブルし
、データバスＤＯ−Ｄ７をラッチ３９へとつなげさせる
。これが起るのは読み出し指令（ＲＣ！ＭＤ）があると
き、即ちマイクロプロセッサが８ビツト周辺装置からデ
ータを読み出すときである。ＲＣＭＤはＡＭＲＤとＡｌ
ＯＲ，ｉサンプルするオアゲート４１から生じる。こう
して、データノくス６０上のデータはラッチ３’１通っ
てマイクロプロセッサへ伝えられ、読み出し操作時にＤ
８−Ｄ１５となる。
ＢＨＫがハイのとき、データ？ｓＤ　Ｏ−Ｄ　７はノく
ソファ３８ン弁して下位ノくイトとして直接に王ボード
へつながる。指令エネーブル信号（ＣＭＤＥＮ　）はハ
イに設定されてアントゲ−）２５，２６，２７゜２８を
エネーブルし、信号ＡＭＲＤ　、　ＡｌＯＲ、ＡＭＷＲ
。
Ａｌ０Ｗにアンドゲート２５−２８を通過させる。
これにより、８ビツトの外部装置にどの操作が実施され
るかに応じて、信号ＢＭＲＤ　、　ＢＩＯＲ、ＢＭＷＲ
。
ＢＩＯＷのうちのどれか１個を駆動する。
次の２個のステップでは、バスコンバータは周辺装置そ
の他の機器からの光子信号（ＲＤＹ）を待つ。この信号
ＲＤＹは、外部装置が前記の４個の信号のうちのいずれ
か１個を受信するｚｓｔｓが完了　′していることを示
すために外部装置から発生される信号である。光子待機
は、まず周辺装置からＲＤＹ　′５ｆサンブリ／グし次
にＲＤＹが作動されているかどうかを調べることによっ
て達成される。
ＲＤＹが作動されていなければ、プログラムは再びＲ，
ＤＹ　’ｉサンプルするために戻る。ＲＤＹが作動され
ていれば、タイミング・制御論理１１は史にサイクルン
進め、読み出されたデータが利用可能であること又は書
き込みデータの周辺装置への書き込みが完了し次ことｔ
指示して、１６ビツトマイクロプロセツサ（例えば８０
８６　）が解放される。これは線４５Ｙ弁して実施され
る。
その後、バスコンバータはｃＭｂが真であるかどうか、
即ちデータ指令のうちの１個がまだアクティブであるか
どうか？検査する。もしアクティブであるなら、バスコ
ンバータは同一の状態を維持し、８ビツトデータ転送が
継続する。アクティブでなければ、バスコンバータは開
始点へ戻り、シーケンスを再開する。
第３図において、前記の表に従って語操作が選択された
場合には、読み出し操作では２個の連続したデータバイ
トがデータバス６０から受信される。書き込み操作の間
、１６ピツトデータバスの上位部分（Ｄ１５−Ｄ８）と
下位部分（ＤＹ−Ｄｏ）とは次々に周辺装置へ送出され
る。
まず、バスコンバータはデータアドレスヶ奇数に変更す
る。これは上記のように、語操作ではアドレスが常に偶
数だからである。この変更は既に述べた信号ＡＤＣＨＧ
　（アドレス変更）によって行われる。信号ＡＤＣ！Ｈ
Ｇはバイト操作においては常にローである。該信号は信
号ＭＨＤ工Ｓでもあ゛つて、１６ビツトマイクロプロセ
ツサのデータバッファ３８及びデータ線ＤＯ−Ｄ７ｇマ
イクロプロセッサからディスエーブルする。信号ＡＤＣ
ＨＧは排他的オアゲート３２の入力でもあり、語操作時
には信号ＢＡＯンハイにする。
次に、上位−下位経路がエネーブルされる。信号ＨＬＥ
Ｎがアクティブでめる書き込み操作においては、バッフ
ァ３１が主ネーブルされる。信号ＬＳＴＢがアクティブ
である読み出し操作時にはラッチ３９がエネーブルされ
る。その恢、指令エネーブル信号がアンドゲート２５−
２８ｇエネーブルして読み出し、書き込み、入・出力読
み出し、入・出力書き込みの信号音通過させる。
こうしてバスコンバータは周辺装置からの信号ＲＤＹＹ
：待機する。周辺装置が完了状態であれば、ストローブ
信号を出力して、ラッチ３９にデータを記憶させること
によってデータ転送を行わせる。
そうでなければ、バスコンバータは信号ＲＤＹ　’４待
つ。その後、ＣＭＤＫＮによってアンドゲート２５−２
８がディスエーブルされ、データ指令が８ビツトボード
へ伝わるのを阻止する。
下位バイトを伝えるため、下位−下位経路のエネーブル
が、信号ＨＬＥＮによりバッファ３１Ｙ。
信号Ｌ１３ＴＢによりラッチ３９をそれぞれディスエー
ブルすることによって行われる。これによって、バス５
２上の信号ＤＯ−Ｄ７ｔ’８ビットデータバス６０へ及
び８ビツト外部機器へ伝えることが可能となり、ま九逆
方向のデータ転送も行えることになる。
信号ＡＤＣＨＧによって既に奇数に変更されたアドレス
は、信号ＡＤＣＨＧ　’１１リセットすることによって
偶数に復帰し、ＣＭＤｉｌｉＮはアンドゲート２５−２
８をエネーブルするようにセットされる。再度バスコン
バータは周辺装置からの信号ＲＩ）Ｙを待機する。周辺
装置が完了状態となると、１６ビツトのマイクロプロセ
ッサは解放されてデータ音８ビツトの周辺装置へ送出す
る。
次に、信号ＣＭＤがまだアクティブ　であるかどうかを
決定する。アクティブであれば、バスコンバータは同一
の形態を保持し、別のデータ転送を許容する。アクティ
ブでなければ、開始位置に戻ってプロセスが再開される
。
第２図にはタイミング・制御論理１１が詳細に示されて
いる。該論理１１の中心はＦＲＯＭｌｏｏで、そのプロ
グラムはカウンタ１０２に工ってコ踵正な順序でアドレ
スされる。カウンタ１０２’ａ−駆動するクロック信号
は＠１０４’ｆｒニブｒして受信されるが、このクロッ
ク信号は１６ビツトのブイクロプロセッサで使われるも
のと同じである。８０８６の場合、クロック信号は８　
ＭＨＩ２＋である。
カラ／り１０２の入力１０２Ａ、１０２Ｂ。
１０２Ｃ，１０２Ｄは接地されている。指令信号ＣＭＤ
及び信号１５　ＢＣＨが受信されると、アンドゲート７
２から信号ＣＹＣＬＥが発生されてサイクルの開始を指
示する。信号ＣＹＣＬＥはカウンタ１０２のロード端子
に結合される。該信号がアクティブにされると、カラ／
り１０２はその端子Ａ。
Ｂ、（！、Ｄに現われる数をどのような数であっても内
部レジスタにロードする。これらの端子は接地されてい
るので、ゼロがロードされてそこから計数が始まる。こ
の場合のカウンタの出力は全ゼｏテ＠す、ＦＲＯＭ　１
００への入力をアドレスするのに用いられる。ＦＲＯＭ
ＩＱＱのアドレス入力ＡＯ、ＡＩ　、Ａ２　、Ａ３に！
カラｙ夕１０２（Ｄ出力Ｑ　Ａ　ｔ　Ｑ　Ｂ　ｔ　Ｑ　
Ｃ＊　Ｑ　Ｄに接続されている。アドレス人力Ａ４はオ
アゲート７０に接続されている（この点は後に詳述する
）。ＦＲＯＭｌｏｏの入力ＡＯ，ＡＩ、Ａ２．Ａ３に全
ゼロが印加されると、入力Ａ４の状態とは無関係に、Ｐ
ＲＯＭの出力は表置に示されるようになる。
表　　Ｉ ＦＲＯＭアトＬ／ス　　　　　　　　ＦＲＯＭ出力Ａ４
　Ａ３　Ａ２　Ａｔ　ＡＯ母ｕＩで腋ＶシＢＩＤ山ＩＭ
）　Ａｔ１１ｍ　ＴＪｍ　）９１　（ＸＩＩＮ］：００
００１　　　１　　　１１　　０　　０１　　１これは
、１６ビツトデータ転送を実施するのに必要な信号を提
供し、出力された信号は既に述べたように利用される。
補足的信号５ＴＯＰ　、　ＲＤＹＳＭＰＬは８ビツトデ
ータ転送の間にカウンタ１０２’ｇ禁止するのに使われ
、信号ＫＩＤは信号０ＹＣＬＥと共に、１６ピツト転送
が起りうろことを指示する信号を作るために使われる。
信号ＢＣＣＹＬはバスコンバータサイクルがアクティブ
であるかどうかを指示し、マイクロプロセッサによって
利用される。
しかし、８ビツト転送が起こるならば、信号１６　ＢＣ
Ｈは１６ビツトチヤンネル転送が起ころうとはしていな
いことｔ指示する。データ指令信号のうちの１　（ｔｉ
ｌｌがハイであると、信号ＣＭＤが発生される。こうし
て信号０ＹＣＬＥはカウンタ１０２を始動させる段階へ
と進ませる。カウンタ１０２は８　ＭＨＨの速さで計数
を開始する。カウンタが停止するのは、そのエネーブル
人力ＥＮＡ又はＥＮＤに信号が入ったときである。
計数がその計数を進めていくにつれ、カウンタ１０２は
その出力端子に新たな出力を与える。各計数はＦＲＯＭ
がどの工うにプログラムされたかに依存する。カウンタ
１０２は１６ビットヵウンタで、計数値１５（１１１１
）に到達したときに計、− 数をゼロに戻す。これを表置にボす。
表　　菖 ＦＲＯＭアドレス　　　　　　　　　　ＦＲＯＭ出力Ａ
４　Ａ３　Ａ２　ＡＩ　ＡＯ５ＴＯＰ　ＦｆｆｌＳＭＦ
Ｌ　ＢＣＣＹＩ、ＥＮＤ　ＡＤＣ）１１）　ｌｆｆ１Ｂ
　）ＵＲＮ　ｎ二重サイクル（語） 単一サイクル（バイト） １００００１　　　　１　　　　１　　　ｒ　　　ｏ　
　　　ｏｔ　　　１１０１０１　１　　　’１　　０　
１　０　１０’０アドレス人力Ａ４はＢＨＥとＡＯとの
オアンとることで作られる。入力Ａ４は二重サイクル即
ち飴操作と単一サイクル即ちバイト操作と′ｌｔ識別す
る。
両サイクルの相違の選択はＦＲＯＭの入力Ａ４によって
行われ、Ａ４がローのときは語操作、ハイのときはバイ
ト操作である。
表置及び表層の中の多くのＦＲＯＭの出力はその逆関数
？用いて与えられていることに注意すべきである。これ
は単に、これらの信号を利用するハードウェアラッチ、
バッファ等が適所の簡単なインバータを介して必要な場
所で信号供給を受けるということを表わしているにすぎ
ない。
ＦＲＯＭの出力ＲＤＹＳＭＰＬは信号ＲＤＹと共に用い
られて、ＲＤＹ８ＭＰＬがゼロである期間に信号ＲＤＹ
がローである限り、一時的にカウンタ１０２を停止させ
る。信号ＲＤＹがハイ（即ち１）になると、バス上の機
器の準備が完了し友ことχ知らせるので、カウンタ１０
２は再びエネーブルされる。これらの信号はノアゲート
１０８でノアされ、ゲート１０８の出力はカウンタ１０
２のＥＩＩＡ入力に結合される。１がエネーブルＡ出力
に印加されると、カラ／り１０２はディスエーブルされ
る。
ハイの信号を印加するとエネーブルされるカウンタを用
いる他の実施例も可能であって、この場合には、アンド
ゲート１０８その他の論理回路の代りにナントゲート（
例えば、入力が反転されているオアゲート）？用い得る
。
浅田かられかるように、信号５ＴＯＰは二重サイクル又
は単一サイクルの終了まで１のままである。
信号５ＴＯＰはここではアクティブローの信号として示
されており、カウンタ１０２のエネーブル入力の１個に
結合される。信号５ＴＯＰがローになると、カウンタ１
０２がディスエーブルされ、制御論理信号のこれ以上の
発生を停止させる。
ＦＲＯＭの出力は、信号ＣＬＫによってクロックされア
ンドゲート１０６′％ニブｒして信号ＲＤＹによって制
御されるランチ１０５によってラッチされる。
【図面の簡単な説明】
第１図は、本発明のバスコンバータのブロックダイヤグ
ラム、第２図は本発明のバスコンノ（−タで使用される
タイミング・制御論理を示す図、第３図は本発明の詳細
な説明するためのフローチャートである。

Claims (1)

  1. 【特許請求の範囲】 〔１〕ｍバイト巾のデータバス及びｎｍバイト巾のデー
    タバスと共に使用される外部装置と両立しうるｎｍバイ
    ト巾のデータバスと共に使用され且つ読み出し書き込み
    機能を具備するとともにｍバイト巾操作及びｎｍバイト
    巾操作を備える命令組みを含むデータプロセツサとなる
    装置であつて、上位部分と下位部分とに分割され且つ前
    記データプロセツサと前記外部装置との間でデータを伝
    送するために前記データプロセツサに接続されたｎｍバ
    イト巾のｎｍバイト入力データバスと、前記データプロ
    セツサとｍバイト巾の外部装置との間でデータを伝送す
    るために前記ｍバイト巾の外部装置に接続されたｍバイ
    ト巾のｍバイト出力データバスとを有する装置において
    、 データプロセツサの操作がｎｍバイト巾とｍバイト巾と
    のどちらの操作であるかを検出するための制御論理手段
    と、 前記制御論理手段に応答して、読み出し操作期間には前
    記制御論理手段によるｍバイト巾操作の検出時に前記の
    バス部分の一方を選択的に前記ｍバイト出力データバス
    へ接続し、書き込み操作期間には前記制御論理手段がｎ
    ｍバイト巾操作を検出したときデータバスの前記上位部
    分を前記出力データバスへ、その後にデータバスの前記
    下位部分を前記出力データバスへ順に接続し、且つ前記
    ｍバイト出力データバスに後続されたデータバス部分選
    択手段と、 前記ｎｍバイト巾の外部装置が前記データプロセツサと
    交信している場合にバイパス作用を行う手段と、 から成ることを特徴とする装置。 （２）前記データバス部分選択手段が、前記制御論理手
    段から受け取つた下位−下位信号に応答して前記下位バ
    ス部分を前記ｍバイトデータバスに選択的に接続するた
    めに前記下位バス部分に接続された第１双方向バツフア
    手段と、前記制御論理手段から受け取つた上位−下位信
    号に応答して前記上位バス部分を前記ｍバイトバスに選
    択的に接続するために前記上位バス部分に接続された第
    ２バツフア手段とから成る特許請求の範囲の第１項に記
    載された装置。 （３）前記データバス部分選択手段が更に、前記ｍバイ
    トバスに接続され、該データバスからデータを受け取つ
    て記憶すると共に、読み出し指令が存在するときにデー
    タを前記上位バス部分へ伝えるラツチ手段を有する特許
    請求の範囲の第２項に記載された装置。 （４）前記データプロセツサからの読み出し／書き込み
    指令を運ぶための指令線と、前記データプロセツサが読
    み出しと書き込みのどちらの指令を要求しているかを検
    出し且つ読み出し指令、書き込み指令又は読み出し指令
    と書き込み指令のどちらかを表わすデータ指令を表わす
    信号を発生するための読み出し／書き込み指令検出手段
    とを更に有する特許請求の範囲の第３項に記載された装
    置。 （５）前記第２バツフア手段が、前記上位バス部分と前
    記ｍバイトデータバスとの間に接続され且つ書き込み指
    令が存在するとき前記上位バス部分からのデータを前記
    ｍバイトデータバスへ伝えるために前記書き込み指令を
    受信するようになされた単方向バツフアから成る特許請
    求の範囲の第４項に記載された装置。 （６）前記のデータプロセツサ指令線の間に接続された
    エーネーブル手段を有し、前記制御論理手段が前記デー
    タ指令信号を受け取つて指令エネーブル信号を発生し、
    前記エネーブル手段がデータ指令信号に応答して前記外
    部装置へ前記読み出し／書き込み指令を伝えることがで
    きるようにする特許請求の範囲の第５項に記載された装
    置。 （７）前記制御論理手段が、順次メモリアドレスを供給
    するための出力端子を有するカウンタと、アドレス入力
    端子を具備する読み出し専用メモリ（ＲＯＭ）とから成
    り、少くとも１個のアドレス入力が前記カウンタの出力
    端子に接続され、前記ＲＯＭが前記順次メモリアドレス
    に応じて前記エネーブル信号、前記下位−下位信号、前
    記上位−下位信号を順次発生する特許請求の範囲の第６
    項に記載された装置。 （８）前記マイクロプロセツサが、上位バイトと下位バ
    イトとのどちらの操作であるかを示すＢＨＥ信号と少く
    とも１個の最下位アドレスビツトを有するアドレスバス
    ・アドレスとを発生し、且つ偶数アドレスのときのみに
    語操作を行い、前記制御論理手段が、前記ＢＨＥ信号及
    び前記最下位アドレスビツトとを論理操作し且つそれを
    表わす出力信号を発生する論理手段を有し、前記出力信
    号が、前記ＲＯＭのアドレスの最上位ビツトに接続され
    てバイト操作と語操作とを識別する特許請求の範囲の第
    ７項に記載された装置。
JP60273174A 1984-12-10 1985-12-04 バスコンバータ Expired - Lifetime JP2573566B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/679,704 US4716527A (en) 1984-12-10 1984-12-10 Bus converter
US679704 1984-12-10

Publications (2)

Publication Number Publication Date
JPS61156358A true JPS61156358A (ja) 1986-07-16
JP2573566B2 JP2573566B2 (ja) 1997-01-22

Family

ID=24728010

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60273174A Expired - Lifetime JP2573566B2 (ja) 1984-12-10 1985-12-04 バスコンバータ

Country Status (4)

Country Link
US (1) US4716527A (ja)
EP (1) EP0189638B1 (ja)
JP (1) JP2573566B2 (ja)
DE (1) DE3577936D1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5511229A (en) * 1991-09-13 1996-04-23 Matsushita Electric Industrial Co., Ltd. Data processing system having a switching network connecting multiple peripheral devices using data paths capable of different data bus widths

Families Citing this family (76)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61175845A (ja) * 1985-01-31 1986-08-07 Toshiba Corp マイクロプロセツサシステム
JPS6226561A (ja) * 1985-07-26 1987-02-04 Toshiba Corp パ−ソナルコンピユ−タ
US5717440A (en) * 1986-10-06 1998-02-10 Hitachi, Ltd. Graphic processing having apparatus for outputting FIFO vacant information
BG45007A1 (ja) * 1987-03-19 1989-03-15 Khristo A Turlakov
US5134706A (en) * 1987-08-07 1992-07-28 Bull Hn Information Systems Inc. Bus interface interrupt apparatus
GB2211326B (en) * 1987-10-16 1991-12-11 Hitachi Ltd Address bus control apparatus
US5014236A (en) * 1988-01-29 1991-05-07 International Business Machines Corporation Input/output bus expansion interface
JP2617974B2 (ja) * 1988-03-08 1997-06-11 富士通株式会社 データ処理装置
JPH01248256A (ja) * 1988-03-30 1989-10-03 Toshiba Corp 入出力制御方式
USRE39529E1 (en) 1988-04-18 2007-03-27 Renesas Technology Corp. Graphic processing apparatus utilizing improved data transfer to reduce memory size
JPH0736162B2 (ja) * 1988-04-18 1995-04-19 株式会社日立製作所 図形処理装置
US5073969A (en) * 1988-08-01 1991-12-17 Intel Corporation Microprocessor bus interface unit which changes scheduled data transfer indications upon sensing change in enable signals before receiving ready signal
US5123092A (en) * 1988-10-21 1992-06-16 Zenith Data Systems Corporation External expansion bus interface
GB2226665A (en) * 1988-12-30 1990-07-04 Copam Electronics Corp Computer memory structure
CA2007052A1 (en) * 1989-01-27 1990-07-27 Steven P. Davies Computer interface
US5187795A (en) * 1989-01-27 1993-02-16 Hughes Aircraft Company Pipelined signal processor having a plurality of bidirectional configurable parallel ports that are configurable as individual ports or as coupled pair of ports
US5168562A (en) * 1989-02-21 1992-12-01 Compaq Computer Corporation Method and apparatus for determining the allowable data path width of a device in a computer system to avoid interference with other devices
US5162675A (en) * 1989-04-14 1992-11-10 Digital Communications Associates, Inc. Dual personal computer architecture peripheral adapter board and circuit
US5119498A (en) * 1989-06-12 1992-06-02 International Business Machines Corporation Feature board with automatic adjustment to one of two bus widths based on sensing power level at one connection contact
JP2504206B2 (ja) * 1989-07-27 1996-06-05 三菱電機株式会社 バスコントロ―ラ
EP0449408A3 (en) * 1990-03-28 1993-07-21 Advanced Micro Devices, Inc. System adaptable for managing data
KR0181471B1 (ko) * 1990-07-27 1999-05-15 윌리암 피.브레이든 컴퓨터 데이타 경로배정 시스템
JPH05120124A (ja) * 1990-10-11 1993-05-18 Lsi Logic Corp マイクロプロセツサ内蔵型のメモリ制御構造
US5537624A (en) * 1991-02-12 1996-07-16 The United States Of America As Represented By The Secretary Of The Navy Data repacking circuit having toggle buffer for transferring digital data from P1Q1 bus width to P2Q2 bus width
EP0518488A1 (en) * 1991-06-12 1992-12-16 Advanced Micro Devices, Inc. Bus interface and processing system
EP0539782B1 (en) * 1991-10-28 1999-04-21 Eastman Kodak Company Circuit for controlling data transfer from VME bus to SCSI disk drive
WO1993019424A1 (en) * 1992-03-18 1993-09-30 Seiko Epson Corporation System and method for supporting a multiple width memory subsystem
US5768548A (en) * 1992-04-15 1998-06-16 Intel Corporation Bus bridge for responding to received first write command by storing data and for responding to received second write command by transferring the stored data
US5467295A (en) * 1992-04-30 1995-11-14 Intel Corporation Bus arbitration with master unit controlling bus and locking a slave unit that can relinquish bus for other masters while maintaining lock on slave unit
US5335340A (en) * 1992-05-29 1994-08-02 The Whitaker Corporation Byte-swap hardware simulator for a sixteen bit microprocessor coupled to an eight bit peripheral unit
TW276312B (ja) * 1992-10-20 1996-05-21 Cirrlis Logic Inc
JP2541767B2 (ja) * 1992-11-12 1996-10-09 インターナショナル・ビジネス・マシーンズ・コーポレイション スマ―ト・バス制御ユニット
IE922813A1 (en) * 1992-11-12 1994-05-18 Digital Equipment Internat Ltd Digital data storage system
EP0597601A1 (en) * 1992-11-13 1994-05-18 National Semiconductor Corporation Reflexively sizing memory bus interface
DE4239461A1 (de) * 1992-11-24 1994-05-26 Siemens Ag Anordnung zur Übertragung von Daten über einen Bus
US5404559A (en) * 1993-03-22 1995-04-04 Compaq Computer Corporation Apparatus for asserting an end of cycle signal to a processor bus in a computer system if a special cycle is detected on the processor bus without taking action on the special cycle
US5446845A (en) * 1993-09-20 1995-08-29 International Business Machines Corporation Steering logic to directly connect devices having different data word widths
US5373467A (en) * 1993-11-10 1994-12-13 Silicon Storage Technology, Inc. Solid state memory device capable of providing data signals on 2N data lines or N data lines
US5448521A (en) * 1993-11-12 1995-09-05 International Business Machines Corporation Connecting a short word length non-volatile memory to a long word length address/data multiplexed bus
US5630099A (en) * 1993-12-10 1997-05-13 Advanced Micro Devices Non-volatile memory array controller capable of controlling memory banks having variable bit widths
JP3060812B2 (ja) * 1993-12-27 2000-07-10 日本電気株式会社 情報処理装置
US5835960A (en) * 1994-01-07 1998-11-10 Cirrus Logic, Inc. Apparatus and method for interfacing a peripheral device having a ROM BIOS to a PCI bus
US5559969A (en) * 1994-08-09 1996-09-24 Unisys Corporation Method and apparatus for efficiently interfacing variable width data streams to a fixed width memory
US6480817B1 (en) * 1994-09-01 2002-11-12 Hynix Semiconductor, Inc. Integrated circuit I/O pad cell modeling
US5623697A (en) * 1994-11-30 1997-04-22 International Business Machines Corporation Bridge between two buses of a computer system with a direct memory access controller having a high address extension and a high count extension
US5898857A (en) * 1994-12-13 1999-04-27 International Business Machines Corporation Method and system for interfacing an upgrade processor to a data processing system
US6122696A (en) * 1995-01-03 2000-09-19 Brown; Andrew T. CPU-peripheral bus interface using byte enable signaling to control byte lane steering
US5664230A (en) * 1995-05-26 1997-09-02 Texas Instruments Incorporated Data processing with adaptable external burst memory access
US5793991A (en) * 1995-06-07 1998-08-11 Motorola Inc. Method of equalizing loads on a computer bus
US5671373A (en) * 1995-06-08 1997-09-23 Hewlett-Packard Company Data bus protocol for computer graphics system
KR0157924B1 (ko) * 1995-12-23 1998-12-15 문정환 데이타 전송 시스템 및 그 방법
US5828865A (en) * 1995-12-27 1998-10-27 Intel Corporation Dual mode bus bridge for interfacing a host bus and a personal computer interface bus
JPH09204243A (ja) * 1996-01-29 1997-08-05 Fujitsu Ltd データ転送方法
JP3562126B2 (ja) * 1996-04-09 2004-09-08 株式会社デンソー Ｄｍａ制御装置
JPH1078934A (ja) * 1996-07-01 1998-03-24 Sun Microsyst Inc パケット切替えコンピュータ・システムのマルチサイズ・バス結合システム
US5822766A (en) * 1997-01-09 1998-10-13 Unisys Corporation Main memory interface for high speed data transfer
US5970253A (en) * 1997-01-09 1999-10-19 Unisys Corporation Priority logic for selecting and stacking data
US6122669A (en) * 1997-02-14 2000-09-19 Advanced Micro Devices, Inc. Method and apparatus for auto-incrementing through table and updating single register in memory
US6013108A (en) * 1997-03-18 2000-01-11 Endevco Corporation Intelligent sensor system with network bus
US6032243A (en) * 1997-04-01 2000-02-29 United Microelectronics Corp. Data-transfer interconnection for signal and data transfer between CD-ROM decoder and buffer memory
US5935224A (en) * 1997-04-24 1999-08-10 Microsoft Corporation Method and apparatus for adaptively coupling an external peripheral device to either a universal serial bus port on a computer or hub or a game port on a computer
US5916312A (en) * 1997-05-06 1999-06-29 Sony Corporation ASIC having flexible host CPU interface for ASIC adaptable for multiple processor family members
US6189090B1 (en) * 1997-09-17 2001-02-13 Sony Corporation Digital signal processor with variable width instructions
JPH11134245A (ja) * 1997-10-31 1999-05-21 Brother Ind Ltd データ処理システム
JPH11134246A (ja) * 1997-10-31 1999-05-21 Brother Ind Ltd データ処理システム及びデータ処理システムにおける記憶装置からのデータ入力方法
US6878066B2 (en) * 1998-02-13 2005-04-12 Freedom Wave Llc Wireless game control units
CA2248745C (en) * 1998-02-13 2005-08-23 Arista Interactive Llc Wireless game control units
TW378770U (en) * 1998-06-24 2000-01-01 Primax Electronics Ltd Switching device for the mouse interface
US6738856B1 (en) * 1999-01-19 2004-05-18 Sequel Imaging, Inc External display peripheral for coupling to a universal serial bus port or hub on a computer
US7020726B2 (en) * 2001-05-24 2006-03-28 Lsi Logic Corporation Methods and apparatus for signaling to switch between different bus bandwidths
US20070005942A1 (en) * 2002-01-14 2007-01-04 Gil Vinitzky Converting a processor into a compatible virtual multithreaded processor (VMP)
JP2003208399A (ja) * 2002-01-15 2003-07-25 Hitachi Ltd データ処理装置
KR100449721B1 (ko) * 2002-05-20 2004-09-22 삼성전자주식회사 서로 다른 데이터 버스 폭을 갖는 장치들을 위한인터페이스 및 이를 이용한 데이터 전송방법
KR100450680B1 (ko) * 2002-07-29 2004-10-01 삼성전자주식회사 버스 대역폭을 증가시키기 위한 메모리 컨트롤러, 이를이용한 데이터 전송방법 및 이를 구비하는 컴퓨터 시스템
US7680966B1 (en) 2004-06-29 2010-03-16 National Semiconductor Corporation Memory interface including generation of timing signals for memory operation
US10489315B2 (en) * 2017-09-06 2019-11-26 Arm Limited Dynamic adaptation of direct memory transfer in a data processing system with mismatched data-bus widths

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59206970A (ja) * 1983-05-11 1984-11-22 Nec Corp マイクロプロセツサ
JPS6111873A (ja) * 1984-06-28 1986-01-20 Kokusai Electric Co Ltd １６ビツトマイクロプロセツサによる８ビツトおよび１６ビツトの各周辺装置へのアクセス方法
JPS6143364A (ja) * 1984-08-06 1986-03-01 Nec Corp インタフエ−ス制御装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3638195A (en) * 1970-04-13 1972-01-25 Battelle Development Corp Digital communication interface
US3976979A (en) * 1974-01-02 1976-08-24 Honeywell Information Systems, Inc. Coupler for providing data transfer between host and remote data processing units
FR2337376A1 (fr) * 1975-12-31 1977-07-29 Honeywell Bull Soc Ind Appareil permettant le transfert de blocs de donnees de longueur variable entre deux interfaces de largeur differente
US4214302A (en) * 1978-04-24 1980-07-22 Texas Instruments Incorporated Eight bit standard connector bus for sixteen bit microcomputer
GB2021823B (en) * 1978-05-30 1983-04-27 Intel Corp Data transfer system
US4447878A (en) * 1978-05-30 1984-05-08 Intel Corporation Apparatus and method for providing byte and word compatible information transfers
US4291370A (en) * 1978-08-23 1981-09-22 Westinghouse Electric Corp. Core memory interface for coupling a processor to a memory having a differing word length
US4309754A (en) * 1979-07-30 1982-01-05 International Business Machines Corp. Data interface mechanism for interfacing bit-parallel data buses of different bit width
US4287563A (en) * 1979-11-13 1981-09-01 Motorola, Inc. Versatile microprocessor bus interface
US4347567A (en) * 1980-02-06 1982-08-31 Rockwell International Corporation Computer system apparatus for improving access to memory by deferring write operations
US4390967A (en) * 1980-10-14 1983-06-28 Interface Systems, Inc. Interface system wherein the interface is addressed before data transfer from a selected device
US4443846A (en) * 1980-12-29 1984-04-17 Sperry Corporation Dual port exchange memory between multiple microprocessors

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59206970A (ja) * 1983-05-11 1984-11-22 Nec Corp マイクロプロセツサ
JPS6111873A (ja) * 1984-06-28 1986-01-20 Kokusai Electric Co Ltd １６ビツトマイクロプロセツサによる８ビツトおよび１６ビツトの各周辺装置へのアクセス方法
JPS6143364A (ja) * 1984-08-06 1986-03-01 Nec Corp インタフエ−ス制御装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5511229A (en) * 1991-09-13 1996-04-23 Matsushita Electric Industrial Co., Ltd. Data processing system having a switching network connecting multiple peripheral devices using data paths capable of different data bus widths

Also Published As

Publication number Publication date
DE3577936D1 (de) 1990-06-28
EP0189638A1 (en) 1986-08-06
EP0189638B1 (en) 1990-05-23
US4716527A (en) 1987-12-29
JP2573566B2 (ja) 1997-01-22

Similar Documents

Publication Publication Date Title
JPS61156358A (ja) バスコンバータ
JPH0248747A (ja) マイクロプロセツサ
JPS5925254B2 (ja) デイジタル・デ−タ処理装置
US4607328A (en) Data transfer apparatus for a microcomputer system
JPH0342732A (ja) 半導体集積回路
JPH10116187A (ja) マイクロコンピュータ
US4575796A (en) Information processing unit
JPH0353363A (ja) バスアーキテクチャ変換回路
JPS60554A (ja) メモリ制御装置
JPS6331935B2 (ja)
JPS61223964A (ja) デ−タ転送装置
JPS61190389A (ja) 文字表示装置
JP3242474B2 (ja) データ処理装置
JP2692469B2 (ja) データ制御装置
JPS61161560A (ja) メモリ装置
JPH0330899B2 (ja)
KR950001586B1 (ko) 64비트-32비트 데이타버스 인터페이스장치
JPH03129528A (ja) 割込制御装置
JPH03152649A (ja) プロセッサのバスインタフェース回路
JPH01171191A (ja) 演算機能付記憶素子
JPH04112251A (ja) マイクロコンピュータ
EP0419904A2 (en) Method and system for controlling CPU wait time in computer capable of connecting externally provided input/output controller
JPH0543142B2 (ja)
JPS62110697A (ja) アドレス制御方式
JPH04170661A (ja) マイクロプロセッサシステム

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term