JPS6143364A - インタフエ−ス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の屈する技術分野 本発明は、データ処理システムのインタフェース制御装
置Ｋ関し、特に、データ処理システムの記憶装置及び中
央処理装置に共通入出力バス等を介して接続され、当該
インタフェース制御装置に接続されている不特定の外部
装置と前記記憶装置との間のＤＭＡ転送を制御するイン
タフェース制御装置に関するものである。

従来の技術 従来、この種のインタフェース制御装置では、当該イン
タフェースに接続されている外部装置側のインタフェー
スのデータビット幅は固定であった。そのために１外部
装置をデータ処理システムに接続する」局舎には、外部
装置のインタフェースのデータビット幅に適したインタ
フェース制御波装置を用意しなければならず、それぞれ
データビット幅の異なったインタフェースを持つ外部装
置をデータ処理装置に接続する場合、データビット幅の
種類だけインタフェース制御装置の種類を用意しなけれ
ばならなかった。

また、インタフェース制御装置が一種類のみであった場
合には、それに接続される外部装置は、外部装置内での
処理データビット幅とインタフェースのデータビット幅
とが異なっていたならば、インタフェース制御装置との
データ転送で取扱う転送データを分解又は再編成して外
部装置内の処理データと整合をとらなければならなかっ
た。

発明の目的 本発明は従来の技術に内在する上記諸欠点を解消する為
になされたものであシ、従って本発明の目的は、外部装
置と接続するための接続ケーブルの本数により、自動的
に外部装置とのインタフェースのデータビット幅を変え
、当該インタフェース制御装置に接続された外部装置に
適したデータビット幅のデータ転送を行なうことを可能
とした新規なインタフェース制御装置を提供することＫ
ある。

発明の構成 上記目的を達成する為に、本発明に係るインタフェース
制御装置は、データ処理システムの記憶装置及び中央処
理装置と共通入出力バス又は専用入出力バスを介して接
続され、また一方性部装置とも接続され前記記憶装置と
前記外部装置とのＤＭＡ転送を制御するインタフェース
制御装置において、前記外部装置と接続するための接続
ケーブルを挿入する複数の接続コネクタと、前記接続コ
ネクタに前記接続ケーブルが挿入されているかどうか検
出するケーブル接続検出回路と、前記ケーブル接続検出
回路の出力信号により前記外部装置側のインタフェース
のデータビット幅を切換えるためのデータビット幅切換
回路と、前記データビット幅切換回路により指定された
データビット幅で前記外部装置とのデータ転送の実行を
制御するデータ転送制御回路とを具備して構成され、前
記接続ケーブルの本数により外部装置とのインタフェー
スのデータビット幅を自動的に切換えてデータ転送を行
なうことを特徴とする。

発明の実施例 次に本発明をその好ましい一実施例について図面を参照
しながら詳細に説明する。

第１図は本発明のインタフェース制御装置を使用したデ
ータ処理装置を示すブロック構成図である。インタフェ
ース制御装置１４０は共通入出力バス１１０を介して、
記憶装置１３０及び中央処理装置１２０に接続されてい
る。一方、外部装置１５０または１５１が、データ処理
システムの使用目的により接続ケーブル１６０または１
６１により、いずれか一方がインタフェース制御装置１
４０に接続される。

ここで、共通入出力バス１１０のデータビット幅を仮に
３２ピツト、外部装置１５０及び１５１のインタフェー
スのビット幅をそれぞれ１６ビツト、３２ピツトとする
。

また、接続ケーブル１６０は制御信号用ケーブル１本と
１６ビツトデータ用ケーブル、１本から構成され、接続
ケーブル１６１は制御信号用ケーブル１本と１６ピツト
デ一タ用ケーブル２本から構成されている。

まず、インタフェース制御装置１４０に外部装置１５０
が接続されている場合を説明する。インタフェース制御
装置１４０と外部装置１５０とは接続ケーブル１６０で
接続される。この時、インタフェース制御装置１４０は
、接続ケーブル１６０が１６ビツトデータ用ケーブルを
１本のみ有していることを認識し、外部装置１５０とデ
ータビット幅が１６ピツトであるデータ伝送を行なう。

インタフェース制御装置１４０は、記憶装ｆｆ、１３０
から転送されてくる３２ピツトデータを１６ピツトのデ
ータ２個に分解し、外部装置１５０へ順次転送する。ま
だ、外部装置１５０から転送されてくる１６ビツトデー
タを２個結合し、記憶装置１３０へ転送する。

次に、インタフェース制御装置１４０に外部装置１５１
が接続されている場合を説明する。インタフニス制御装
置ｉ　’、１４０と外部装置１５１とは接続ケーブル１
６１で接続される。この時、インク７エース制御装置１
４０は、接続ケーブル１６１が１６ビツトデータ用ケー
ブルを２本有していることを認識し、外部装置１５１と
の間でデータビット幅が３２ピツトであるデータ転送を
行なう。インタフェース制御装置１４０は記憶装置１３
０から転送されてくる３２ビツトデータをそのま１３２
ピツトデータとして外部装置１５１へ転送する。寸だ、
外部装置１５１から転送されてくる３２ビツトデータは
そのまま３２ビツトデータとして記憶装置１３０へ転送
する。

以上説明した様に、本発明のインタフェース制御装置を
使用したデータ処理システムでは、データ転送のデータ
ビット幅が異なる外部装置のいずれも同一のインタフェ
ース制御装置と接続することができる。

次に、本発明のインタフェース制御装置の具体的な一実
施例を第２図を参照しながら説明する。

第２図は本発明に係るインタフェース制御装置の一実施
例を示すブロック構成図であシ、第１図のインクフェー
ス制御製置１４０を具体的に示したものである。参照番
号２００は第１図の１１０と同じ共通入出力バス、２１
０は第１図の１４０と同じインクフェース制御製置、２
０２は第１図の１５０又は１５１と同じ外部装置をそれ
ぞれ示す。

第２図において、インタフェース制御装置２０１は共通
入出力バス２００に接続され、また接続ケーブル２９０
または２９１で外部装置２０２に接続されている。帛２
図のインタフェース制御装置２０１は外部製置側インタ
フェースのデータビット幅を１６ビツトと３２ビツトに
自動的に切換える様になっている。共通入出カバスイン
タフエース制御回路２１０は、共通入出力バス２００と
のインタフェースを制御する回路であり、共通入出力バ
ス２００からの３２ビツトデータ２６０はこの回路を介
して、上位１６ビツトデータは上位レジスタ２２０へ、
下位１６ビツトデータは下位レジスタ２２１へ格納され
る。上位レジスタ２２０及び下位レジスタ２２１はそれ
ぞれ１６ビツトのバッファレジスタである。上位レジス
タ２２０の格納データ２６３及び下位レジスタ２２１の
格納データ２６４は、セレクト回路２３０．ドライバ／
レシーバ回路２４０，２４１を介して外部装置２０２へ
出力される。また、外部装置２０２からの入力データは
ドライバ／レシーバ回路２４０及び２４１、セレクト回
路２３１を介して上位レジスタ２２２及び下位レジスタ
２２３へ格納される。上位レジスタ２２２及び下位レジ
スタ２２３はそれぞれ１６ビツトのバッファレジスタで
ある。ケーブル接続検出回路２５０及び２５１はそれぞ
れ接続ケーブル２９０及び２９１が接続されているかど
うか検出する回路である。データビット幅切換回路２５
２は、前記ケーブル接続検出回路２５０及び２５１の出
力信号２８０及び２８１により、外部装置側インタフェ
ースのデータビット幅を切換える回路である。データ転
送制御回路２５３は前記データビット幅切換回路２５２
で指定されたデータビット幅でのデータ転送を制御する
回路である。

接続ケーブル２９０はインタフェース制御信号と１６ビ
ツトデータの伝送のために使用され、また接続ケーブル
２９１は前記１６ビツトデータとは別の１６ビツトデー
タの伝送に使用される。

まず、インクフェース制御製置２０１と外部装置２０２
とが接続ケーブル２９０のみで接続されている場合を説
明する。

ケーブル接続検出回路２５０は、接続ケーブル２９０が
接続されていることを検出し、出力信号２８０によりデ
ータピット幅切換回路２５２に通知する。ケーブル接続
検出回路２５１は、接続ケーブル２９１が１妾続されて
いないことを検出し、出力信号２８１によりデータビッ
ト幅検出回路２５２に通知する。データビット幅切換回
路２５２は、前記信号２８０及び２８１により、外部装
置２０２と接続ケーブル２９０のみで接続されていると
判断し、外部装置２０２とデータビット幅が１６ビツト
であるデータ転送を行なう様にデータ転送制御回路２５
３を制御する。セレクト回路２３０は、上位レジスタ２
２０の格納データ２６３及び下位レジスタ２２１の格納
データ２６４を、外部装置２０２へのデータ転送毎に交
互に選択し出力する様に１デ一タ転送制御回路２５３に
よ多制御される。セレクト回路２３１は、常にドライバ
／レシーバ回路２４０からのデータ２６６を選択する様
にデータ転送制却回路２５３により制御される。

まず、共通入出力バス２００からのデータ２６０を外部
装置２０２へ転送する場合について説明する。

共通人出力バス２００からの入力データ２６０は、共通
入出カバスインタフエース制御回路２１０を介して入力
され、上位１６ビツトのデータ２６１は、上位レジスタ
２２０へ、下位１６ビツトのデータ２６２は、下位レジ
スタ２２１へ格納される。上位レジスタ２２０の格納デ
ータ２６３及び下位レジスタ２２１の格納データ２６４
は、セレクト回路２３０により交互に選択されて、ドラ
イバ／レシーバ回路２４０を介し、接続ケーブル２９０
を通って、順次外部装置２０２へ転送される。次に１外
部装置２０２から共通入出カッ（ス２００へのデータ転
送について説明する。外部装置１２０２からのデータは
、接続ケーブル２９０を通って、ドライバ／レシーバ回
路２４０を介して入力される。１６ビツトの入力データ
２６６は、交互に上位レジスタ２２２°又は下位レジス
タ２２３へ格納され、上位レジスタ２２２の格納データ
２６９及び下位レジスタの格納データ２７０は合わせて
諺ビットのデータとして、共通入出カバスインタフエー
ス制御回路２１０を介して、共通入出力バス２００へと
転送される。

次に、イン之フェース制御装置２０１と外部装置２０２
とが接続ケーブル２９０及び２９１で接続されている場
合について説明する。

ケーブル接続検出回路２５０及び２５１は、接続ケーブ
ル２９０及び２９１がいずれも接続されていることを検
出し、出力信号２８０及び２８１によりデータビット幅
切換回路２５２に通知する。データビット幅切換回路２
５２は、前記信号２８０及び２８１により、外部装置２
０２と接続ケーブル２９０及び２９１で接続されている
と判断し、外部装置２０２とデータビット幅が３２ビツ
トのデータ転送を行なう様に、データ転送制御回路２５
３を制御する。セレクト回路２３０は、常に上位レジス
タ２２０の格納データ２６３を選択する様に、データ転
送制御回路２５３により制御きれる。セレクト回路２３
１は、常にドライバ／レシーバ制御回路２４１の出力デ
ータ２６７を選択する様に、データ伝送制御回路２５３
に、ｌ：、６制御きれる。

まず、共通入出力バス２００から外部装置２０２へのデ
ータ転送について説明する。共通入出力バス２００から
の入力データ２６０は、共通入出カバスインタフエース
制御回路２１０を介して入力され、上位１６ビツトのデ
ータ２６１は上位レジスタ２２０へ、下位１６ビツトの
データ２６２は下位レジスタ２２１へ格納される。そし
て、各々のレジスタの格納データ２６３及び２６４は、
ドライバ／レシーバ回路２４０．２４１を介して、３２
ビツトデータとして同時に外部装置２０２へ転送される
。次に、外部装置２０２から共通入出力バス２００への
データ転送について説明する。外部装置２０２からの３
２ビツト入力データは、接続ケーブル２９０及び２９１
を通って、ドライバ／レシーバ回路２４０及び２４１を
介して入力される。

そして上位１６ビツトのデータ２６６は上位レジスタ２
２２へ、下位１６ビツトのデータ２６７は下位レジスタ
２２３へ格納される。上位レジスタ２２２の格納データ
２６９及びｆ位しジスタ２２３の格納データ２７０は共
通入出カバスインタフエース制御回路２１０を介して、
３２ピツトデータとして共通入出力バス２００へ出力さ
れる。

第３図は本発明の主要部の一つであるケーブル接続検出
回路の一実施例を示すブロック講成図であシ、り拝２図
に示した検出回路２５０　、２５１の具体例である。イ
ンタフェース制御装置３０１（ｉｇｚ図の２０１に対応
する）は接続ケーブル３０２（第２図の２９０．２９１
に対応する）を介して外部装置３０３（第２図の２０２
に対応する）と接続される。接続コネクタ３１０及び３
２０は、それぞれインタフェース制御装置３０１、外部
波９３０３に実装され、接続ケーブル３０２と接続され
る。コネクタビン３３０及び３４０は、ケーブル接続検
出信号用のコネクタビンであり、３３１ＦＬ　〜３３１
ｎ、３４１ａ　〜３４１ｎはデータ用コネクタビンであ
る。また、抵抗３５０はプルアップ用の抵抗であり、イ
ンバータ３６０はケーブル接続信号３７２を作るための
ものである。

まず、接続ケーブル３０２がインタフェース制御装置３
０１または外部装置３０３のいずれか一方にしか接続さ
れていないか、あるいは両者共に接続されていない場合
について説明する。この時には、ケーブル接続検出・ｊ
ｕ号２７１はプルアップ抵抗３５０により１ハ・ｒレベ
ル”Ｋなシ、インバータ３６０の出力、即ち、ケーブル
接続信号３７２は１０ウレペル゛′となる。

次に接続ケーブル３０２がインタフェース制御装ｆｉ　
３０１及び外部装置３０３に接続されている場合につい
て説明する。この時には、ケーブル接続検出信号３７１
は１０ウレベル“となり、従って、インバータ３６０の
出力であるケーブル接続信号３７２は―ハイレベル”と
なる。

したがって、ケーブル接続信号３７２によりケーブル３
０２が接続されているか否かを判断することができる。

。 発明の詳細 な説明したように、本発Ｆ！ＡＩＣよれば、外部装置と
の接続ケーブルの接続本数ｉｃ、ｌ外部装置とのインタ
フェースのデータビット幅を自動的に切換える様にイン
タフェース制御装置を構成することによって、一種類の
インタフェース制御装置にデータビット幅の異なるデー
タ転送を行なう外部’＆　１ｉｔを接続することができ
る。

【図面の簡単な説明】

第１図は本＝５６明のインタフェース制御装置を期用し
たデータ処理装置のブロック構成図である。 １１０・・・共通入出力バス、１２０・・・中央処理装
置、１３０・・・記憶装置、１４０・・・外部装置、　
　１５０　、　１５１・・・外部装置、１Ｇ＋）　、　
１６１・・・接続ケーブル第２図は本発明に係るインタ
フェース制御装置の一実施例を示すブロック構成図であ
る。 ２００・・・共通入出力バス、２０１・・・インタフェ
ース制御装置、２０２・・・外部装置、２１０・・・共
通入出カバスインタフエース制御回路、　　２．：０　
、２２２・・・上位レジスタ、２２１　、２２３・・・
下位レジスタ、２３０　、２３１・・・辷しクトｆｉｌ
路、２４０　、　２４１・・・ドライバ／レシーバ回路
、　　２５０　、２５１・・・ケーブル接続検出回路、
２６０・・・双方向性３２ビツトデータ、２６１　、２
６２　。 ２Ｇ３　、２６４　、２６５　、　２６６　、　２Ｇ７
　、２６８　、２６９　。 ２７０・・・１６ビツトデータ、２５２・・・データビ
ット幅切換回路、２５３・・・データ転送制御回路、　
２８０　、２８１・・・ケーブル接続イぼ号、２８２・
・・データ転送制御回路制御信号、　　２Ｒ：（、２８
４・・・セレクト回路制御信号、２９０　、２９１・・
・接続ケーブル 第３図は本・尾切の主要部の一つであるケーブル接続検
出回路の一実施例を示すブロック構成図で゛ある１゜ ３０１・・・インタフェース制御装置、３０２・・・接
続ケーブル、３０３・・・外部装置、　３１０　、３２
０・・・接続コネクＩ’、３３０．３４０・・・ケーブ
ル接続検出信号用コネクタピン、３３１ａ〜３３１ｎ　
、　３４１ａ〜３４１ｎ・・・データ用コネククピン、
３６０・・・プルアップ抵抗、３７１・・・ケーブル接
続検出信号、３７２・・・ケーブル接続信号特許出願人
　　　日本電気株式会社 代　理　人　　　弁理士　熊谷雄太部 第１図 第 口−−−−一−−−コ ３　図

Claims (1)

【特許請求の範囲】
1. データ処理システムの記憶装置と中央処理装置とに共通
   入出力バスまたは専用入出力バスを介して接続され、ま
   た一方外部装置とも接続され、前記記憶装置と前記外部
   装置とのＤＭＡ転送を制御するインタフェース制御装置
   において、前記外部装置と接続するための接続ケーブル
   を挿入する複数の接続コネクタと、前記接続コネクタに
   前記接続ケーブルがそれぞれ挿入されているかどうかを
   検出する一つ以上のケーブル接続検出回路と、前記ケー
   ブル接続検出回路の出力信号から前記外部装置側のイン
   タフェースのデータビット幅を切換えるためのデータビ
   ット幅切換回路と、前記データビット幅切換回路の制御
   により前記記憶装置と前記外部装置とのデータ転送を制
   御するデータ転送制御回路とを有し、前記外部装置と接
   続するための接続ケーブルの接続本数により前記外部装
   置とのインタフェースのデータビット幅を自動的に切換
   えることを可能としたことを特徴とするインタフェース
   制御装置。