JP2733283B2 - シリアル伝送制御装置 - Google Patents
シリアル伝送制御装置Info
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- JP2733283B2 JP2733283B2 JP1052292A JP5229289A JP2733283B2 JP 2733283 B2 JP2733283 B2 JP 2733283B2 JP 1052292 A JP1052292 A JP 1052292A JP 5229289 A JP5229289 A JP 5229289A JP 2733283 B2 JP2733283 B2 JP 2733283B2
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- Japan
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- transmission control
- parity
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- control procedure
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- Detection And Prevention Of Errors In Transmission (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、異なる伝送制御手順を自動的に切換え伝送
制御するシリアル伝送制御装置に関する。
制御するシリアル伝送制御装置に関する。
従来の技術 シリアルデータ伝送において、その伝送制御手順は各
種業界，分野で異なり、複数の伝送制御手順により目的
の制御を実施する場合が多々存在する。この場合、従来
は個々の伝送制御手順を備えた伝送制御装置をそれぞれ
設けるか、または伝送路に伝送制御手順変換装置を設け
るかで目的の制御を実施している。
種業界，分野で異なり、複数の伝送制御手順により目的
の制御を実施する場合が多々存在する。この場合、従来
は個々の伝送制御手順を備えた伝送制御装置をそれぞれ
設けるか、または伝送路に伝送制御手順変換装置を設け
るかで目的の制御を実施している。
発明が解決しようとする課題 しかしながら、前記の様に複数の伝送制御装置を設け
る、または伝送制御手順変換装置を設けることによる設
備規模，制御システムソフトの増大、人為的作業が発生
する場合は、信頼性，迅速性の低下、伝送路に伝送制御
手順変換装置を設ける場合の信頼性，応答性の低下が発
生するという欠点を有していた。
る、または伝送制御手順変換装置を設けることによる設
備規模，制御システムソフトの増大、人為的作業が発生
する場合は、信頼性，迅速性の低下、伝送路に伝送制御
手順変換装置を設ける場合の信頼性，応答性の低下が発
生するという欠点を有していた。
本発明は上記従来の課題を解決するために、ただ１つ
の伝送制御装置を設けるものであり、コストの低減，応
答性の確保，伝送制御手順の自動切換えによる信頼性，
迅速性の確保を実現したシリアル伝送制御装置を提供す
ることを目的とする。
の伝送制御装置を設けるものであり、コストの低減，応
答性の確保，伝送制御手順の自動切換えによる信頼性，
迅速性の確保を実現したシリアル伝送制御装置を提供す
ることを目的とする。
課題を解決するための手段 この目的を達成するために本発明のシリアル伝送制御
装置は、偶数パリティを有し、シリアル伝送された、第
１の伝送制御手順に基づくデータ、もしくは、奇数パリ
ティを有し、シリアル伝送された、第２の伝送制御手順
に基づくデータのいずれかを受信して被制御装置を制御
するシリアル伝送制御装置であって、受信したデータの
パリティを検出するパリティエラー検出回路と、前記パ
リティエラー検出回路の検出結果に基づいて前記第１の
伝送制御手順もしくは前記第２の伝送制御手順のうちの
一方を選択し、この選択した方の伝送制御手順に基づい
て前記データにより前記被制御装置を制御する制御装置
とを備えたものである。
装置は、偶数パリティを有し、シリアル伝送された、第
１の伝送制御手順に基づくデータ、もしくは、奇数パリ
ティを有し、シリアル伝送された、第２の伝送制御手順
に基づくデータのいずれかを受信して被制御装置を制御
するシリアル伝送制御装置であって、受信したデータの
パリティを検出するパリティエラー検出回路と、前記パ
リティエラー検出回路の検出結果に基づいて前記第１の
伝送制御手順もしくは前記第２の伝送制御手順のうちの
一方を選択し、この選択した方の伝送制御手順に基づい
て前記データにより前記被制御装置を制御する制御装置
とを備えたものである。
作用 本発明は上記の構成により、受信データのパリティが
偶数の場合は第１の伝送制御手順に基づいて被制御装置
を制御し、受信データのパリティが奇数の場合は第２の
伝送制御手順に基づいて被制御装置を制御するというよ
うに自動的に制御を行なうことができる。
偶数の場合は第１の伝送制御手順に基づいて被制御装置
を制御し、受信データのパリティが奇数の場合は第２の
伝送制御手順に基づいて被制御装置を制御するというよ
うに自動的に制御を行なうことができる。
実施例 本発明の一実施例を、これを適用した磁気記録再生装
置のシリアル伝送制御装置と共に説明する。
置のシリアル伝送制御装置と共に説明する。
第１図は磁気記録再生装置におけるシリアル伝送制御
装置５の機能ブロックを示す。まず、外部から、第１の
伝送制御手順（Ｉ）もしくは第２の伝送制御手順（II）
に基づくデータが送信されて来る。第１の伝送制御手順
に基づくデータは偶数パリティを有し、第２の伝送制御
手順に基づくデータは奇数パリティを有している。この
ようにして送信されたデータを受信し、その受信データ
は受信回路１に入力され、制御装置３へと転送される。
また受信データは、受信回路１の出力に接続されたパリ
ティエラー検出回路２によりパリティエラーの有無を判
定され、その結果がパリティエラー検出回路２より制御
装置３へ転送される。制御装置３は、パリティエラー検
出回路２より転送されたパリティエラー判定結果のデー
タにより、伝送制御手順に基づいて、受信データによ
り、被制御装置である磁気記録再生装置におけるシステ
ム制御装置６を制御するとともに、送出データの送出制
御を実行する。
装置５の機能ブロックを示す。まず、外部から、第１の
伝送制御手順（Ｉ）もしくは第２の伝送制御手順（II）
に基づくデータが送信されて来る。第１の伝送制御手順
に基づくデータは偶数パリティを有し、第２の伝送制御
手順に基づくデータは奇数パリティを有している。この
ようにして送信されたデータを受信し、その受信データ
は受信回路１に入力され、制御装置３へと転送される。
また受信データは、受信回路１の出力に接続されたパリ
ティエラー検出回路２によりパリティエラーの有無を判
定され、その結果がパリティエラー検出回路２より制御
装置３へ転送される。制御装置３は、パリティエラー検
出回路２より転送されたパリティエラー判定結果のデー
タにより、伝送制御手順に基づいて、受信データによ
り、被制御装置である磁気記録再生装置におけるシステ
ム制御装置６を制御するとともに、送出データの送出制
御を実行する。
第２図に本実施例におけるシリアル伝送制御装置５の
具体的な構成を示す。シリアル伝送制御装置５は、第１
図の受信回路1,送信回路4,パリティエラー検出回路２を
含むシリアルインターフェイスアダプタ（SIO）10と制
御装置３を構成するマイクロプロセッサ（CPU）13,プロ
グラム記憶装置（ROM）14,データ記憶装置（RAM）15と
データ受信用バッファ11,データ送信用バッファ12とよ
り構成される。シリアルインターフェイスアダプタ10
は、データ受信用バッファ11よりのデータの受信，デー
タ送信用バッファ12への送出データの出力を行ないマイ
クロプロセッサ13によりパリティエラー検出モードを設
定され、設定された条件によりパリティエラーの検出を
実行する。例えば、偶数パリティモードに設定され、受
信バッファ11より奇数パリティの受信データを入力した
場合、または、奇数パリティモードに設定され、受信バ
ッファ11より偶数パリティの受信データを入力した場合
にパリティエラー発生の情報をマイクロプロセッサ13か
らの出力要求により出力する。シリアルインターフェイ
スアダプタ10よりマイクロプロセッサ13への受信データ
の出力は、マイクロプロセッサ13に割込み要求を発生さ
せ実行する。
具体的な構成を示す。シリアル伝送制御装置５は、第１
図の受信回路1,送信回路4,パリティエラー検出回路２を
含むシリアルインターフェイスアダプタ（SIO）10と制
御装置３を構成するマイクロプロセッサ（CPU）13,プロ
グラム記憶装置（ROM）14,データ記憶装置（RAM）15と
データ受信用バッファ11,データ送信用バッファ12とよ
り構成される。シリアルインターフェイスアダプタ10
は、データ受信用バッファ11よりのデータの受信，デー
タ送信用バッファ12への送出データの出力を行ないマイ
クロプロセッサ13によりパリティエラー検出モードを設
定され、設定された条件によりパリティエラーの検出を
実行する。例えば、偶数パリティモードに設定され、受
信バッファ11より奇数パリティの受信データを入力した
場合、または、奇数パリティモードに設定され、受信バ
ッファ11より偶数パリティの受信データを入力した場合
にパリティエラー発生の情報をマイクロプロセッサ13か
らの出力要求により出力する。シリアルインターフェイ
スアダプタ10よりマイクロプロセッサ13への受信データ
の出力は、マイクロプロセッサ13に割込み要求を発生さ
せ実行する。
マイクロプロセッサ13は、シリアルインターフェイス
アダプタ10からの割込み要求により受信データの入力及
び、パリティエラーの情報データの入力を実行し、パリ
ティエラーの情報データにより伝送制御手順の選択を実
行する。例えば、マイクロプロセッサ13がシリアルイン
ターフェイスアダプタ10より５回連続してパリティエラ
ー発生の情報データを入力した場合は、現在の伝送制御
手順からもう１つの伝送制御手順に制御手順を変換し、
シリアルインターフェイスアダプタ10に対してパリティ
エラー検出モードを現在が偶数パリティ検出モードなら
ば奇数パリティ検出モードに、現在が奇数パリティ検出
モードならば偶数パリティ検出モードに設定変更を実行
する。
アダプタ10からの割込み要求により受信データの入力及
び、パリティエラーの情報データの入力を実行し、パリ
ティエラーの情報データにより伝送制御手順の選択を実
行する。例えば、マイクロプロセッサ13がシリアルイン
ターフェイスアダプタ10より５回連続してパリティエラ
ー発生の情報データを入力した場合は、現在の伝送制御
手順からもう１つの伝送制御手順に制御手順を変換し、
シリアルインターフェイスアダプタ10に対してパリティ
エラー検出モードを現在が偶数パリティ検出モードなら
ば奇数パリティ検出モードに、現在が奇数パリティ検出
モードならば偶数パリティ検出モードに設定変更を実行
する。
第２図のマイクロプロセッサ13の動作を第３図〜第５
図の流れ図に示す。本実施例ではシリアルデータ転送に
おいて垂直パリティが偶数パリティの伝送制御手順を
Ｉ、垂直パリティが奇数パリティの伝送制御手順をIIと
している。
図の流れ図に示す。本実施例ではシリアルデータ転送に
おいて垂直パリティが偶数パリティの伝送制御手順を
Ｉ、垂直パリティが奇数パリティの伝送制御手順をIIと
している。
第３図に示すようにマイクロプロセッサ13は初期設定
後、ループ状態となり磁気記録再生装置のシステム制御
装置6,シリアルインターフェイスアダプタ10へのデータ
の出力要求がないかの監視を行なう。初期設定では、シ
リアルインターフェイスアダプタ10を偶数パリティ検出
モードに設定し、伝送制御手順はＩのモードに設定す
る。
後、ループ状態となり磁気記録再生装置のシステム制御
装置6,シリアルインターフェイスアダプタ10へのデータ
の出力要求がないかの監視を行なう。初期設定では、シ
リアルインターフェイスアダプタ10を偶数パリティ検出
モードに設定し、伝送制御手順はＩのモードに設定す
る。
第４図は、シリアルインターフェイスアダプタ10が受
信データバッファ11よりデータを受信した場合にマイク
ロプロセッサ13に割込み要求を発生させる。その場合の
処理を示す。マイクロプロセッサ13は、シリアルインタ
ーフェイスアダプタ10より受信データ及び、パリティエ
ラー発生情報データを入力し、パリティエラー発生の有
無を判断する。パリティエラー発生の場合は、パリティ
エラー発生処理（RX−ERR）を実行する。パリティエラ
ーが発生していない場合は、現在の伝送制御手順がI,II
のどちらかであるかの判断を実行し、選択された制御手
順により伝送制御を実行し、処理が終了次第、割込み処
理より復帰する。
信データバッファ11よりデータを受信した場合にマイク
ロプロセッサ13に割込み要求を発生させる。その場合の
処理を示す。マイクロプロセッサ13は、シリアルインタ
ーフェイスアダプタ10より受信データ及び、パリティエ
ラー発生情報データを入力し、パリティエラー発生の有
無を判断する。パリティエラー発生の場合は、パリティ
エラー発生処理（RX−ERR）を実行する。パリティエラ
ーが発生していない場合は、現在の伝送制御手順がI,II
のどちらかであるかの判断を実行し、選択された制御手
順により伝送制御を実行し、処理が終了次第、割込み処
理より復帰する。
第５図は、パリティエラー発生処理（RX−ERR）を示
す。パリティエラーの発生回数をカウントし５回連続で
パリティエラーが発生した場合は、伝送制御手順が変わ
ったと判断し、現在の伝送制御手順がＩの場合は、伝送
制御手順をIIに、またシリアルインターフェイスアダプ
タ10のパリティ検出モードを奇数リティモードに設定
し、現在の伝送制御手順がIIの場合は、伝送制御手順を
Ｉにし、シリアルインターフェイスアダプタ10を偶数パ
リティモードに設定変更を実施する。
す。パリティエラーの発生回数をカウントし５回連続で
パリティエラーが発生した場合は、伝送制御手順が変わ
ったと判断し、現在の伝送制御手順がＩの場合は、伝送
制御手順をIIに、またシリアルインターフェイスアダプ
タ10のパリティ検出モードを奇数リティモードに設定
し、現在の伝送制御手順がIIの場合は、伝送制御手順を
Ｉにし、シリアルインターフェイスアダプタ10を偶数パ
リティモードに設定変更を実施する。
以上の処理により、シリアル伝送データの垂直パリテ
ィが偶数パリティの場合は一方の伝送制御手順で、垂直
パリティが奇数パリティの場合はもう一方の伝送制御手
順で自動的に伝送制御を実施している。
ィが偶数パリティの場合は一方の伝送制御手順で、垂直
パリティが奇数パリティの場合はもう一方の伝送制御手
順で自動的に伝送制御を実施している。
上記の実施例では、誤判断を防ぐ為に伝送制御手順の
切換えの判断基準をパリティエラーの５回連続発生と
し、またパリティエラー発生時の受信データを無効とし
ている。なお、伝送制御手順の切換えの判断基準である
パリティエラー５回連続発生については、データ伝送路
を含むデータ伝送システムの信頼性により求まる連続発
生回数としてもよく、またパリティエラー発生時の受信
データを有効としてもよい。
切換えの判断基準をパリティエラーの５回連続発生と
し、またパリティエラー発生時の受信データを無効とし
ている。なお、伝送制御手順の切換えの判断基準である
パリティエラー５回連続発生については、データ伝送路
を含むデータ伝送システムの信頼性により求まる連続発
生回数としてもよく、またパリティエラー発生時の受信
データを有効としてもよい。
発明の効果 以上のように本発明のシリアル伝送制御装置は、被制
御装置に対する制御の伝送制御手順を自動的に切換える
構成としたことにより、人為的作業が発生せず、データ
伝送の信頼性を確保でき、しかも伝送制御装置が１つで
あるから、ハード及びソフトのコストの低減，データ伝
送の応答性を確保することができるなど工業的価値の大
なるものである。
御装置に対する制御の伝送制御手順を自動的に切換える
構成としたことにより、人為的作業が発生せず、データ
伝送の信頼性を確保でき、しかも伝送制御装置が１つで
あるから、ハード及びソフトのコストの低減，データ伝
送の応答性を確保することができるなど工業的価値の大
なるものである。
第１図は本発明の一実施例におけるシリアル伝送制御装
置の機能ブロック図、第２図はシリアル伝送制御装置の
回路図、第３図，第４図，第５図は本実施例の動作説明
のためのフローチャートである。 １……受信回路、２……パリティエラー検出回路、３…
…制御装置、４……送信回路、５……シリアル伝送制御
装置、６……磁気記録再生装置に於けるシステム制御装
置、10……シリアルインターフェイスアダプタ、11……
受信バッファ、12……送信バッファ、13……マイクロプ
ロセッサ、14……プログラム記憶装置、15……データ記
憶装置。
置の機能ブロック図、第２図はシリアル伝送制御装置の
回路図、第３図，第４図，第５図は本実施例の動作説明
のためのフローチャートである。 １……受信回路、２……パリティエラー検出回路、３…
…制御装置、４……送信回路、５……シリアル伝送制御
装置、６……磁気記録再生装置に於けるシステム制御装
置、10……シリアルインターフェイスアダプタ、11……
受信バッファ、12……送信バッファ、13……マイクロプ
ロセッサ、14……プログラム記憶装置、15……データ記
憶装置。
Claims (1)
- 【請求項１】偶数パリティを有し、シリアル伝送され
た、第１の伝送制御手順に基づくデータ、もしくは、奇
数パリティを有し、シリアル伝送された、第２の伝送制
御手順に基づくデータのいずれかを受信して被制御装置
を制御するシリアル伝送制御装置であって、受信したデ
ータのパリティを検出するパリティエラー検出回路と、
前記パリティエラー検出回路の検出結果に基づいて前記
第１の伝送制御手順もしくは前記第２の伝送制御手順の
うちの一方を選択し、この選択した方の伝送制御手順に
基づいて前記データにより前記被制御装置を制御する制
御装置とを備えたことを特徴とするシリアル伝送制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1052292A JP2733283B2 (ja) | 1989-03-03 | 1989-03-03 | シリアル伝送制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1052292A JP2733283B2 (ja) | 1989-03-03 | 1989-03-03 | シリアル伝送制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02231830A JPH02231830A (ja) | 1990-09-13 |
| JP2733283B2 true JP2733283B2 (ja) | 1998-03-30 |
Family
ID=12910729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1052292A Expired - Fee Related JP2733283B2 (ja) | 1989-03-03 | 1989-03-03 | シリアル伝送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2733283B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6276835A (ja) * | 1985-09-30 | 1987-04-08 | Canon Inc | 伝送制御方式 |
| JPS62281628A (ja) * | 1986-05-30 | 1987-12-07 | Nec Corp | デ−タ通信装置 |
-
1989
- 1989-03-03 JP JP1052292A patent/JP2733283B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6276835A (ja) * | 1985-09-30 | 1987-04-08 | Canon Inc | 伝送制御方式 |
| JPS62281628A (ja) * | 1986-05-30 | 1987-12-07 | Nec Corp | デ−タ通信装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02231830A (ja) | 1990-09-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |