JPH0546535A - データ転送インタフエース装置 - Google Patents
データ転送インタフエース装置Info
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- JPH0546535A JPH0546535A JP22510291A JP22510291A JPH0546535A JP H0546535 A JPH0546535 A JP H0546535A JP 22510291 A JP22510291 A JP 22510291A JP 22510291 A JP22510291 A JP 22510291A JP H0546535 A JPH0546535 A JP H0546535A
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Abstract
(57)【要約】
【目的】 データの転送速度が速く、ＣＰＵの使用効率
も高めるデータ転送インタフェース装置を実現する。 【構成】 送信側より順次転送されたデータを、ＣＰＵ
３６のデータ・ビット幅が許容する最大限のビット幅と
なるまで各ラッチ１３ａ〜１３ｄに順次ラッチする。各
ラッチ１３ａ〜１３ｄがフル・スケールになると、割込
み発生器３５は割込み信号をＣＰＵ３６に送出する。割
込み信号を受けたＣＰＵ３６は各ラッチ１３ａ〜１３ｄ
よりデータを一時に読出す。 【効果】 ＣＰＵへの割込み回数が減少しデータの転送
速度が高まる。併せてＣＰＵを別作業に用いることがで
きる時間が増大する。
も高めるデータ転送インタフェース装置を実現する。 【構成】 送信側より順次転送されたデータを、ＣＰＵ
３６のデータ・ビット幅が許容する最大限のビット幅と
なるまで各ラッチ１３ａ〜１３ｄに順次ラッチする。各
ラッチ１３ａ〜１３ｄがフル・スケールになると、割込
み発生器３５は割込み信号をＣＰＵ３６に送出する。割
込み信号を受けたＣＰＵ３６は各ラッチ１３ａ〜１３ｄ
よりデータを一時に読出す。 【効果】 ＣＰＵへの割込み回数が減少しデータの転送
速度が高まる。併せてＣＰＵを別作業に用いることがで
きる時間が増大する。
Description
【０００１】
【産業上の利用分野】本発明はデータ転送インタフェー
ス装置に関する。具体的には、装置間におけるデータの
転送速度を高めるとともに、受信側の装置において用い
られるＣＰＵ（中央処理装置）の使用効率を向上させ
て、ＣＰＵの有する機能を有効に発揮せしめることがで
きるデータ転送インタフェース装置を提供せんとするも
のである。
ス装置に関する。具体的には、装置間におけるデータの
転送速度を高めるとともに、受信側の装置において用い
られるＣＰＵ（中央処理装置）の使用効率を向上させ
て、ＣＰＵの有する機能を有効に発揮せしめることがで
きるデータ転送インタフェース装置を提供せんとするも
のである。
【０００２】
【従来の技術】１つの装置より他の装置にデータを転送
する場合、図３（ａ）に示すように、送信側の装置２０
に含まれた、ここでは図示していないデータ転送インタ
フェース装置と、受信側の装置３０に含まれたデータ転
送インタフェース装置とは、データ線２９，ストローブ
信号線２７および転送可能通知線３９によって接続され
る。データ線２９は、たとえば８ビット幅のバスであ
り、送信側より受信側にデ−タを転送するために用いら
れる。ストローブ信号線２７は、送信側よりデータ線２
９を介して出力されているデータが有効であることを示
すストローブ信号を、受信側に送出するために用いられ
る。また、転送可能通知線３９は、受信側においてデー
タの転送を受けることが可能な状態にあることを送信側
に通知する信号を送出するために用いられる。このよう
に、送信側および受信側の各装置２０，３０のそれぞれ
に含まれた各データ転送インタフェース装置は、データ
線２９、ストローブ信号線２７および転送可能通知線３
９によって接続され、これにより各装置２０，３０間で
種々の信号が送受信される。
する場合、図３（ａ）に示すように、送信側の装置２０
に含まれた、ここでは図示していないデータ転送インタ
フェース装置と、受信側の装置３０に含まれたデータ転
送インタフェース装置とは、データ線２９，ストローブ
信号線２７および転送可能通知線３９によって接続され
る。データ線２９は、たとえば８ビット幅のバスであ
り、送信側より受信側にデ−タを転送するために用いら
れる。ストローブ信号線２７は、送信側よりデータ線２
９を介して出力されているデータが有効であることを示
すストローブ信号を、受信側に送出するために用いられ
る。また、転送可能通知線３９は、受信側においてデー
タの転送を受けることが可能な状態にあることを送信側
に通知する信号を送出するために用いられる。このよう
に、送信側および受信側の各装置２０，３０のそれぞれ
に含まれた各データ転送インタフェース装置は、データ
線２９、ストローブ信号線２７および転送可能通知線３
９によって接続され、これにより各装置２０，３０間で
種々の信号が送受信される。
【０００３】図３（ｂ）は、送信側の装置２０（図３
（ａ））に含まれるデータ転送インタフェース装置の従
来例の回路構成を示すものである。図３（ｂ）におい
て、装置２０全体を制御するＣＰＵ２３より転送するデ
ータが８ビット構成であるとすると、インタフェース回
路２１を構成するＩ／Ｏ（入出力）ポート２２とＣＰＵ
２３とは、８ビット幅のデータ線２８により接続され、
Ｉ／Ｏポート２２と受信側の装置３０（図３（ａ））と
は８ビット幅のデータ線２９により接続される。Ｉ／Ｏ
ポート２２のビット幅は、各データ線２８，２９のビッ
ト幅に対応して８ビットとなっている。
（ａ））に含まれるデータ転送インタフェース装置の従
来例の回路構成を示すものである。図３（ｂ）におい
て、装置２０全体を制御するＣＰＵ２３より転送するデ
ータが８ビット構成であるとすると、インタフェース回
路２１を構成するＩ／Ｏ（入出力）ポート２２とＣＰＵ
２３とは、８ビット幅のデータ線２８により接続され、
Ｉ／Ｏポート２２と受信側の装置３０（図３（ａ））と
は８ビット幅のデータ線２９により接続される。Ｉ／Ｏ
ポート２２のビット幅は、各データ線２８，２９のビッ
ト幅に対応して８ビットとなっている。
【０００４】そこで、ＣＰＵ２３よりデータの転送を行
うときは、受信側の装置３０より転送可能通知線３９を
介して送出される信号から、受信側においてデータの転
送を受けることが可能な状態にあるか否かをＣＰＵ２３
が判断する。受信側でデータを受けることが可能である
と判断されたならば、ＣＰＵ２３は、転送するデータを
Ｉ／Ｏポート２２を介してデータ線２９に出力するとと
もに、出力されているデータが有効であることを示すス
トローブ信号をストローブ信号線２７に出力する。この
ようにして送信側より転送するデータを、受信側の装置
３０では、そこに含まれたデータ転送インタフェース装
置により読取る。
うときは、受信側の装置３０より転送可能通知線３９を
介して送出される信号から、受信側においてデータの転
送を受けることが可能な状態にあるか否かをＣＰＵ２３
が判断する。受信側でデータを受けることが可能である
と判断されたならば、ＣＰＵ２３は、転送するデータを
Ｉ／Ｏポート２２を介してデータ線２９に出力するとと
もに、出力されているデータが有効であることを示すス
トローブ信号をストローブ信号線２７に出力する。この
ようにして送信側より転送するデータを、受信側の装置
３０では、そこに含まれたデータ転送インタフェース装
置により読取る。
【０００５】図３（ｃ）は、受信側の装置３０に含まれ
るデータ転送インタフェース装置の従来例の回路構成を
示すものである。図３（ｃ）において、インタフェース
回路３１の構成要素であるラッチ３２は、ストローブ信
号線２７を介した送信側からのストローブ信号を受け
て、データ線２９により転送されたデータをラッチして
一時保持する。このとき、ストローブ信号線２７を介し
て送られたストローブ信号はフリップフロップ３４にも
入力される。フリップフロップ３４がストローブ信号を
受けると、出力端子Ｑからの出力の極性は反転し、これ
により受信側において送信側からのデータ転送を受ける
ことができない状態になったことを、転送可能通知線３
９を介して送信側に通知する。
るデータ転送インタフェース装置の従来例の回路構成を
示すものである。図３（ｃ）において、インタフェース
回路３１の構成要素であるラッチ３２は、ストローブ信
号線２７を介した送信側からのストローブ信号を受け
て、データ線２９により転送されたデータをラッチして
一時保持する。このとき、ストローブ信号線２７を介し
て送られたストローブ信号はフリップフロップ３４にも
入力される。フリップフロップ３４がストローブ信号を
受けると、出力端子Ｑからの出力の極性は反転し、これ
により受信側において送信側からのデータ転送を受ける
ことができない状態になったことを、転送可能通知線３
９を介して送信側に通知する。
【０００６】受信側に転送されたデータがラッチ３２に
ラッチされると、割込み発生器３５は、送信側からのス
トローブ信号を受けて、受信側の装置３０全体を制御す
るＣＰＵ３６に対して、プログラムの実行を中断して転
送されたデータを取込ませるための割込み信号を発生す
る。そこで、割込み発生器３５からの割込み信号を受け
たＣＰＵ３６は、ラッチ３２の出力を送出する８ビット
幅のデータ線３７、これに接続されたＩ／Ｏポート３３
およびその出力を送出する８ビット幅のデータ線３８を
介して、ラッチ３２にラッチされたデータを読出す。
ラッチされると、割込み発生器３５は、送信側からのス
トローブ信号を受けて、受信側の装置３０全体を制御す
るＣＰＵ３６に対して、プログラムの実行を中断して転
送されたデータを取込ませるための割込み信号を発生す
る。そこで、割込み発生器３５からの割込み信号を受け
たＣＰＵ３６は、ラッチ３２の出力を送出する８ビット
幅のデータ線３７、これに接続されたＩ／Ｏポート３３
およびその出力を送出する８ビット幅のデータ線３８を
介して、ラッチ３２にラッチされたデータを読出す。
【０００７】ラッチされたデータがＣＰＵ３６により読
出されると、フリップフロップ３４のクリア端子ＣＬＲ
にＣＰＵ３６より制御信号が印加される。そこで、フリ
ップフロップ３４の出力端子Ｑからの出力の極性は反転
し、受信側においてデータを受けることが可能な状態に
なったことを送信側に通知する。これにより、送信側で
はつぎのデータを転送することが可能であると判断し、
以後上記の動作が順次繰返される。
出されると、フリップフロップ３４のクリア端子ＣＬＲ
にＣＰＵ３６より制御信号が印加される。そこで、フリ
ップフロップ３４の出力端子Ｑからの出力の極性は反転
し、受信側においてデータを受けることが可能な状態に
なったことを送信側に通知する。これにより、送信側で
はつぎのデータを転送することが可能であると判断し、
以後上記の動作が順次繰返される。
【０００８】図４は、図３に示したデータ線２９、スト
ローブ信号線２７および転送可能通知線３９のそれぞれ
に出力される信号のタイム・チャートである。図４にお
いて、送信側より１つのデータを示す信号Ｄ１がデータ
線２９に出力されると（図４（ａ））、これに対応して
信号Ｄ１が有効であることを示すストローブ信号Ｓ１が
ストローブ信号線２７に出力される（図４（ｂ））。こ
のストローブ信号Ｓ１を受信側のフリップフロップ３４
（図３（ｃ））が受けると、フリップフロップ３４より
転送可能通知線３９に出力される信号のレベルは“Ｌ”
となり（図４（ｃ））、受信側においてデータ転送を受
けることができない状態になったことを送信側に通知す
る。
ローブ信号線２７および転送可能通知線３９のそれぞれ
に出力される信号のタイム・チャートである。図４にお
いて、送信側より１つのデータを示す信号Ｄ１がデータ
線２９に出力されると（図４（ａ））、これに対応して
信号Ｄ１が有効であることを示すストローブ信号Ｓ１が
ストローブ信号線２７に出力される（図４（ｂ））。こ
のストローブ信号Ｓ１を受信側のフリップフロップ３４
（図３（ｃ））が受けると、フリップフロップ３４より
転送可能通知線３９に出力される信号のレベルは“Ｌ”
となり（図４（ｃ））、受信側においてデータ転送を受
けることができない状態になったことを送信側に通知す
る。
【０００９】そこで、転送可能通知線３９の信号のレベ
ルが“Ｌ”である期間が受信側のＣＰＵ３６（図３
（ｃ））への割込み期間Ｔ１として（図４（ｃ））、こ
の間に受信側のＣＰＵ３６への割込みが発生し、ＣＰＵ
３６によるラッチ３２からのデータの読出しが行われ
る。データの読出しが完了すると、転送可能通知線３９
の信号のレベルは“Ｈ”となり（図４（ｃ））、この
“Ｈ”である期間、受信側おいてデータ転送を受けるこ
とが可能な状態となる。以後同様のタイミングでデータ
線２９，ストローブ信号線２７および転送可能通知線３
９のそれぞれに信号が出力される。
ルが“Ｌ”である期間が受信側のＣＰＵ３６（図３
（ｃ））への割込み期間Ｔ１として（図４（ｃ））、こ
の間に受信側のＣＰＵ３６への割込みが発生し、ＣＰＵ
３６によるラッチ３２からのデータの読出しが行われ
る。データの読出しが完了すると、転送可能通知線３９
の信号のレベルは“Ｈ”となり（図４（ｃ））、この
“Ｈ”である期間、受信側おいてデータ転送を受けるこ
とが可能な状態となる。以後同様のタイミングでデータ
線２９，ストローブ信号線２７および転送可能通知線３
９のそれぞれに信号が出力される。
【００１０】
【発明が解決しようとする課題】図３（ｃ）に示した従
来例における受信側のＣＰＵ３６への割込みは、送信側
よりデータを転送するデータ線２９のビット幅すなわち
８ビット幅のデータを受信すると発生する。この場合、
データ線２９のビット幅よりもＣＰＵ３６のデータ・ビ
ット幅が大きく、それがたとえば３２ビットであったと
しても、送信側よりデータ線２９を介して８ビット構成
の１つのデータを受信するごとに、ＣＰＵ３６への割込
みが発生する。したがって、たとえば４つのデータ、す
なわち合計ビット幅が３２ビットの信号を受信側に転送
するためには、ＣＰＵ３６のデータ・ビット幅が３２ビ
ットであっても４回の割込み処理が必要であった。
来例における受信側のＣＰＵ３６への割込みは、送信側
よりデータを転送するデータ線２９のビット幅すなわち
８ビット幅のデータを受信すると発生する。この場合、
データ線２９のビット幅よりもＣＰＵ３６のデータ・ビ
ット幅が大きく、それがたとえば３２ビットであったと
しても、送信側よりデータ線２９を介して８ビット構成
の１つのデータを受信するごとに、ＣＰＵ３６への割込
みが発生する。したがって、たとえば４つのデータ、す
なわち合計ビット幅が３２ビットの信号を受信側に転送
するためには、ＣＰＵ３６のデータ・ビット幅が３２ビ
ットであっても４回の割込み処理が必要であった。
【００１１】そのために、図３（ｃ）に示した従来例に
よると、ＣＰＵ３６への割込み処理に時間がかかる結
果、データの転送速度が遅くなるうえに、割込み処理中
はＣＰＵ３６を別作業に用いることができず、しかも、
ＣＰＵ３６は本来有するデータ・ビット幅の機能を発揮
することができないために、その機能に見合ったＣＰＵ
３６の効率的な使用が行われ得ないという解決すべき課
題があった。
よると、ＣＰＵ３６への割込み処理に時間がかかる結
果、データの転送速度が遅くなるうえに、割込み処理中
はＣＰＵ３６を別作業に用いることができず、しかも、
ＣＰＵ３６は本来有するデータ・ビット幅の機能を発揮
することができないために、その機能に見合ったＣＰＵ
３６の効率的な使用が行われ得ないという解決すべき課
題があった。
【００１２】
【課題を解決するための手段】上記解決課題に照らし、
本発明はなされたものである。そのために、本発明で
は、受信側におけるデータ転送インタフェース装置とし
て、受信側のＣＰＵのデータ・ビット幅が許容する最大
限のビット数（たとえば、３２ビット）に合計ビット数
がなる複数のデータ（たとえば、４つの８ビット構成の
データ）をラッチするラッチ（たとえば、４個の８ビッ
ト幅のラッチ）を設けて、送信側より転送された各デー
タを順次ラッチして一時保持する。そこで、ラッチがフ
ル・スケールとなる数のデータがラッチされたときにＣ
ＰＵへの割込みを発生せしめて、ラッチに一時保持され
た複数のデータを一時に読出すようにした。
本発明はなされたものである。そのために、本発明で
は、受信側におけるデータ転送インタフェース装置とし
て、受信側のＣＰＵのデータ・ビット幅が許容する最大
限のビット数（たとえば、３２ビット）に合計ビット数
がなる複数のデータ（たとえば、４つの８ビット構成の
データ）をラッチするラッチ（たとえば、４個の８ビッ
ト幅のラッチ）を設けて、送信側より転送された各デー
タを順次ラッチして一時保持する。そこで、ラッチがフ
ル・スケールとなる数のデータがラッチされたときにＣ
ＰＵへの割込みを発生せしめて、ラッチに一時保持され
た複数のデータを一時に読出すようにした。
【００１３】また、ラッチがフル・スケールとならない
まま所定期間経過したときは、その時点でＣＰＵへの割
込みを発生せしめて、ラッチに一時保持されているデー
タを読出すようにもした。
まま所定期間経過したときは、その時点でＣＰＵへの割
込みを発生せしめて、ラッチに一時保持されているデー
タを読出すようにもした。
【００１４】
【作用】このような手段を用いたことにより、受信側の
ＣＰＵへの割込み回数は減少し、割込み処理に要する時
間が短縮されて、装置間におけるデータの転送速度が高
められるようになった。また、ＣＰＵもその有するデー
タ・ビット幅が有効に利用されるとともに、割込み回数
の減少により、その時間分ＣＰＵは別の作業を行えるよ
うになった。
ＣＰＵへの割込み回数は減少し、割込み処理に要する時
間が短縮されて、装置間におけるデータの転送速度が高
められるようになった。また、ＣＰＵもその有するデー
タ・ビット幅が有効に利用されるとともに、割込み回数
の減少により、その時間分ＣＰＵは別の作業を行えるよ
うになった。
【００１５】
【実施例】本発明の一実施例の回路構成を図１に示し説
明する。ここで、図１は受信側のデータ転送インタフェ
ース装置の回路構成を示しており、図３（ｃ）における
構成要素に対応するものについては同じ符号を付した。
明する。ここで、図１は受信側のデータ転送インタフェ
ース装置の回路構成を示しており、図３（ｃ）における
構成要素に対応するものについては同じ符号を付した。
【００１６】図１において、送信側よりインタフェース
回路１１にデータを転送するデータ線２９のビット幅は
８ビットであり、インタフェース回路１１内でデータを
送る各データ線１７ａ〜１７ｄ，１８ａ〜１８ｄおよび
インタフェース回路１１よりＣＰＵ３６にデータを送る
各データ線１９ａ〜１９ｄのビット幅も８ビットであ
る。また、ＣＰＵ３６のデータ・ビット幅は３２ビット
である。データ線２９は、各ラッチ１３ａ〜１３ｄに接
続された各データ線１７ａ〜１７ｄの１つと、データ切
換器１２により切換えられて接続される。送信側よりデ
ータが転送されない状態においては、データ線２９はデ
ータ線１７ａと接続されている。この状態のとき、カウ
ンタ１５はリセットされており、カウント値は０となっ
ている。
回路１１にデータを転送するデータ線２９のビット幅は
８ビットであり、インタフェース回路１１内でデータを
送る各データ線１７ａ〜１７ｄ，１８ａ〜１８ｄおよび
インタフェース回路１１よりＣＰＵ３６にデータを送る
各データ線１９ａ〜１９ｄのビット幅も８ビットであ
る。また、ＣＰＵ３６のデータ・ビット幅は３２ビット
である。データ線２９は、各ラッチ１３ａ〜１３ｄに接
続された各データ線１７ａ〜１７ｄの１つと、データ切
換器１２により切換えられて接続される。送信側よりデ
ータが転送されない状態においては、データ線２９はデ
ータ線１７ａと接続されている。この状態のとき、カウ
ンタ１５はリセットされており、カウント値は０となっ
ている。
【００１７】そこで、送信側からデータ線２９により１
つのデータが転送されると、転送されたデータはデータ
線１７ａを介してラッチ１３ａにラッチされる。このと
き、ストローブ信号線２７により送られた、転送された
データが有効であることを示すストローブ信号がカウン
タ１５に印加されて、カウンタ１５は１加算してカウン
ト値は１となる。データ線２９によりつぎのデータが転
送されると、データ切換器１２はデータ線２９をデータ
線１７ｂとの接続に切換えて、転送されたデータはラッ
チ１３ｂにラッチされ、他方カウンタ１５は１加算して
カウント値は２となる。同様にして、つぎのデータはラ
ッチ１３ｃにラッチされるとともに、カウンタ１５のカ
ウント値は３となり、さらにつぎのデータはラッチ１３
ｄにラッチされ、カウンタ１５のカウント値は４とな
る。
つのデータが転送されると、転送されたデータはデータ
線１７ａを介してラッチ１３ａにラッチされる。このと
き、ストローブ信号線２７により送られた、転送された
データが有効であることを示すストローブ信号がカウン
タ１５に印加されて、カウンタ１５は１加算してカウン
ト値は１となる。データ線２９によりつぎのデータが転
送されると、データ切換器１２はデータ線２９をデータ
線１７ｂとの接続に切換えて、転送されたデータはラッ
チ１３ｂにラッチされ、他方カウンタ１５は１加算して
カウント値は２となる。同様にして、つぎのデータはラ
ッチ１３ｃにラッチされるとともに、カウンタ１５のカ
ウント値は３となり、さらにつぎのデータはラッチ１３
ｄにラッチされ、カウンタ１５のカウント値は４とな
る。
【００１８】このようにして、転送された４つのデータ
が、データ切換器１２により切換えられて４個のラッチ
１３ａ〜１３ｄに順次ラッチされて一時保持され、カウ
ンタ１５のカウント値が４になると、カウンタ１５は信
号を出力し、これをフリップフロップ３４および割込み
発生器３５に印加する。カウンタ１５からの出力を受け
たフリップフロップ３４は、受信側においてデータ転送
を受けることが不可能な状態になったことを送信側に通
知する信号を、出力端子Ｑより転送可能通知線３９に出
力する。割込み発生器３５は、カウンタ１５からの出力
を受けて割込み信号を発生し、これをＣＰＵ３６に送出
する。
が、データ切換器１２により切換えられて４個のラッチ
１３ａ〜１３ｄに順次ラッチされて一時保持され、カウ
ンタ１５のカウント値が４になると、カウンタ１５は信
号を出力し、これをフリップフロップ３４および割込み
発生器３５に印加する。カウンタ１５からの出力を受け
たフリップフロップ３４は、受信側においてデータ転送
を受けることが不可能な状態になったことを送信側に通
知する信号を、出力端子Ｑより転送可能通知線３９に出
力する。割込み発生器３５は、カウンタ１５からの出力
を受けて割込み信号を発生し、これをＣＰＵ３６に送出
する。
【００１９】そこで、割込み発生器３５からの割込み信
号を受けたＣＰＵ３６は、４個のラッチ１３ａ〜１３ｄ
にそれぞれラッチされた４つのデータをＩ／Ｏポート１
４を介して一時に読出す。このとき、ＣＰＵ３６からの
信号により、データ切換え器１２はデータ線２９をデー
タ線１７ａに接続するとともに、カウンタ１５はリセッ
トされたカウント値は０にもどる。ＣＰＵ３６による各
ラッチ１３ａ〜１３ｄからのデータの読出しが完了する
と、フリップフロップ３４は、ＣＰＵ３６からの信号を
受けて、受信側においてデータ転送を受けることが可能
になったことを送信側に通知する信号を、出力端子Ｑよ
り転送可能通知線３９に出力する。
号を受けたＣＰＵ３６は、４個のラッチ１３ａ〜１３ｄ
にそれぞれラッチされた４つのデータをＩ／Ｏポート１
４を介して一時に読出す。このとき、ＣＰＵ３６からの
信号により、データ切換え器１２はデータ線２９をデー
タ線１７ａに接続するとともに、カウンタ１５はリセッ
トされたカウント値は０にもどる。ＣＰＵ３６による各
ラッチ１３ａ〜１３ｄからのデータの読出しが完了する
と、フリップフロップ３４は、ＣＰＵ３６からの信号を
受けて、受信側においてデータ転送を受けることが可能
になったことを送信側に通知する信号を、出力端子Ｑよ
り転送可能通知線３９に出力する。
【００２０】図２は、図１に示したデータ線２９、スト
ローブ信号線２７および転送可能通知線３９のそれぞれ
に出力される信号のタイム・チャートである。図２にお
いて、送信側よりデータ線２９を介して４つのデータＤ
１〜Ｄ４が順次転送されると（図２（ａ））、各データ
Ｄ１〜Ｄ４に対応した４つのストローブ信号Ｓ１〜Ｓ４
がストローブ信号線２７により受信側に順次送られる
（図２（ｂ））。受信側で４つのストローブ信号Ｓ１〜
Ｓ４を受けると、受信側より転送可能通知線３９に出力
される信号のレベルは“Ｌ”となり（図２（ｃ））、受
信側においてデータ転送を受けることが不可能な状態に
なったことが送信側に通知される。そこで、転送可能通
知線３９に出力される信号のレベルが“Ｌ”である期間
がＣＰＵ３６（図１）への割込み期間Ｔａとして（図２
（ｃ））、この間にＣＰＵ３６への割込みが発生し、Ｃ
ＰＵ３６による各ラッチ１３ａ〜１３ｄからのデータの
読出しが行われる。以後同様のタイミングでＣＰＵ３６
への割込みが発生する。
ローブ信号線２７および転送可能通知線３９のそれぞれ
に出力される信号のタイム・チャートである。図２にお
いて、送信側よりデータ線２９を介して４つのデータＤ
１〜Ｄ４が順次転送されると（図２（ａ））、各データ
Ｄ１〜Ｄ４に対応した４つのストローブ信号Ｓ１〜Ｓ４
がストローブ信号線２７により受信側に順次送られる
（図２（ｂ））。受信側で４つのストローブ信号Ｓ１〜
Ｓ４を受けると、受信側より転送可能通知線３９に出力
される信号のレベルは“Ｌ”となり（図２（ｃ））、受
信側においてデータ転送を受けることが不可能な状態に
なったことが送信側に通知される。そこで、転送可能通
知線３９に出力される信号のレベルが“Ｌ”である期間
がＣＰＵ３６（図１）への割込み期間Ｔａとして（図２
（ｃ））、この間にＣＰＵ３６への割込みが発生し、Ｃ
ＰＵ３６による各ラッチ１３ａ〜１３ｄからのデータの
読出しが行われる。以後同様のタイミングでＣＰＵ３６
への割込みが発生する。
【００２１】これに対して、図３（ｃ）に示した従来例
においては、図４に示したように、１つずつのストロー
ブ信号Ｓ１，Ｓ２，…（図４（ｂ））を受信側で受ける
ごとに、転送可能通知線３９に出力される信号のレベル
は“Ｌ”となり（図４（ｃ））、その都度ＣＰＵ３６
（図３（ｃ））への割込みが発生する。
においては、図４に示したように、１つずつのストロー
ブ信号Ｓ１，Ｓ２，…（図４（ｂ））を受信側で受ける
ごとに、転送可能通知線３９に出力される信号のレベル
は“Ｌ”となり（図４（ｃ））、その都度ＣＰＵ３６
（図３（ｃ））への割込みが発生する。
【００２２】したがって、送信側より４つのデータＤ１
〜Ｄ４が順次転送された場合についてみると（図２
（ａ），図４（ａ））、本発明によれば、従来例と比較
してＣＰＵ３６（図１）への割込み回数が１／４にな
り、ＣＰＵ３６が割込み処理に要する時間が１／４とな
る。すなわち、データ転送が著しく高速化され、併せて
ＣＰＵ３６を別作業に用いることができる時間が大幅に
増大する。
〜Ｄ４が順次転送された場合についてみると（図２
（ａ），図４（ａ））、本発明によれば、従来例と比較
してＣＰＵ３６（図１）への割込み回数が１／４にな
り、ＣＰＵ３６が割込み処理に要する時間が１／４とな
る。すなわち、データ転送が著しく高速化され、併せて
ＣＰＵ３６を別作業に用いることができる時間が大幅に
増大する。
【００２３】以上においては、送信側よりデータが順次
転送されて、カウンタ１５（図１）のカウント値が４と
なる場合の回路の動作について説明した。しかし、転送
されるデータの数によっては、カウンタ１５のカウント
値が４とはならないこともあり得る。そこで、その場合
の回路の動作を以下に説明する。
転送されて、カウンタ１５（図１）のカウント値が４と
なる場合の回路の動作について説明した。しかし、転送
されるデータの数によっては、カウンタ１５のカウント
値が４とはならないこともあり得る。そこで、その場合
の回路の動作を以下に説明する。
【００２４】図１において、カウンタ１５のカウント値
が４とはならず、そのために割込み発生器３５より割込
み信号が発生しないまま所定期間経過したときは、ＣＰ
Ｕ３６はつぎのように判断する。すなわち、送信側より
転送されたデータの数は４未満であり、ラッチ１３ｄを
除いた各ラッチ１３ａ〜１３ｃにデータがラッチされて
いるものと判断する。そこで、ＣＰＵ３６はカウンタ１
５のカウント値を読出して、それが１，２または３であ
れば、Ｉ／Ｏポート１４を介してラッチされたデータを
読出す。このように、所定期間経過しても割込み発生器
３５より割込み信号が発生しないときは、ＣＰＵ３６の
判断によってデータを読出すようにする。
が４とはならず、そのために割込み発生器３５より割込
み信号が発生しないまま所定期間経過したときは、ＣＰ
Ｕ３６はつぎのように判断する。すなわち、送信側より
転送されたデータの数は４未満であり、ラッチ１３ｄを
除いた各ラッチ１３ａ〜１３ｃにデータがラッチされて
いるものと判断する。そこで、ＣＰＵ３６はカウンタ１
５のカウント値を読出して、それが１，２または３であ
れば、Ｉ／Ｏポート１４を介してラッチされたデータを
読出す。このように、所定期間経過しても割込み発生器
３５より割込み信号が発生しないときは、ＣＰＵ３６の
判断によってデータを読出すようにする。
【００２５】以上の説明では、送信側より転送するデー
タが８ビット構成であり、受信側のＣＰＵ３６のデータ
・ビット幅が３２ビットである場合を例に挙げて述べ
た。しかし、本発明はこれに限られるものでなく、それ
以外の、たとえば転送するデータが４ビット構成であ
り、ＣＰＵのデータ・ビット幅が１６ビットである場合
や、データが１６ビット構成であり、ＣＰＵが３２ビッ
トのデータ・ビット幅である場合にも本発明は適用され
得るものである。
タが８ビット構成であり、受信側のＣＰＵ３６のデータ
・ビット幅が３２ビットである場合を例に挙げて述べ
た。しかし、本発明はこれに限られるものでなく、それ
以外の、たとえば転送するデータが４ビット構成であ
り、ＣＰＵのデータ・ビット幅が１６ビットである場合
や、データが１６ビット構成であり、ＣＰＵが３２ビッ
トのデータ・ビット幅である場合にも本発明は適用され
得るものである。
【００２６】
【発明の効果】以上の説明から明らかなように、本発明
によるならば、送信側より１つのデータが転送されるご
とに受信側のＣＰＵへの割込みを発生せしめるのではな
く、受信側のＣＰＵのデータ・ビット幅が許容する最大
限のビット数に合計ビット数がなる数のデータが転送さ
れたとき、および最大限のビット数に達する以前に所定
期間経過したときに、ＣＰＵへの割込みを発生せしめる
ようにしたので、ＣＰＵへの割込み回数は減少し、割込
み処理に要する時間を大幅に短縮することが可能とな
り、装置間のデータの転送速度を著しく高めることがで
きる。
によるならば、送信側より１つのデータが転送されるご
とに受信側のＣＰＵへの割込みを発生せしめるのではな
く、受信側のＣＰＵのデータ・ビット幅が許容する最大
限のビット数に合計ビット数がなる数のデータが転送さ
れたとき、および最大限のビット数に達する以前に所定
期間経過したときに、ＣＰＵへの割込みを発生せしめる
ようにしたので、ＣＰＵへの割込み回数は減少し、割込
み処理に要する時間を大幅に短縮することが可能とな
り、装置間のデータの転送速度を著しく高めることがで
きる。
【００２７】しかも、ＣＰＵの有するデータ・ビット幅
を最大限に有効利用できるうえに、割込み回数の減少に
より、ＣＰＵを別作業に用いることができる時間が増大
し、ＣＰＵ自体の効率的な使用も可能となる。したがっ
て、本発明による効果は極めて大きい。
を最大限に有効利用できるうえに、割込み回数の減少に
より、ＣＰＵを別作業に用いることができる時間が増大
し、ＣＰＵ自体の効率的な使用も可能となる。したがっ
て、本発明による効果は極めて大きい。
【図１】本発明の一実施例の回路構成図である。
【図２】図１に示した回路の動作を説明するためのタイ
ム・チャートである。
ム・チャートである。
【図３】従来例の回路構成図である。
【図４】図３に示した受信側のデータ転送インタフェー
ス装置の動作を説明するためのタイム・チャートであ
る。
ス装置の動作を説明するためのタイム・チャートであ
る。
１１ インタフェース回路 １２ データ切換器 １３ａ〜１３ｄ ラッチ １４ Ｉ／Ｏポート １５ カウンタ １７ａ〜１７ｄ，１８ａ〜１８ｄ，１９ａ〜１９ｄ デ
ータ線 ２０ 装置 ２１ インタフェース回路 ２２ Ｉ／Ｏポート ２３ ＣＰＵ ２７ ストローブ信号線 ２８，２９ データ線 ３０ 装置 ３１ インタフェース回路 ３２ ラッチ ３３ Ｉ／Ｏポート ３４ フリップフロップ ３５ 割込み発生器 ３６ ＣＰＵ ３７，３８ データ線 ３９ 転送可能通知線 Ｄ１〜Ｄ１３ データ Ｓ１〜Ｓ１３ ストローブ信号 Ｔａ〜Ｔｃ，Ｔ１〜Ｔ４ 割込み期間
ータ線 ２０ 装置 ２１ インタフェース回路 ２２ Ｉ／Ｏポート ２３ ＣＰＵ ２７ ストローブ信号線 ２８，２９ データ線 ３０ 装置 ３１ インタフェース回路 ３２ ラッチ ３３ Ｉ／Ｏポート ３４ フリップフロップ ３５ 割込み発生器 ３６ ＣＰＵ ３７，３８ データ線 ３９ 転送可能通知線 Ｄ１〜Ｄ１３ データ Ｓ１〜Ｓ１３ ストローブ信号 Ｔａ〜Ｔｃ，Ｔ１〜Ｔ４ 割込み期間
Claims (1)
- 【請求項１】 受信側を制御するための中央処理手段
（３６）と、 送信側より転送されたデータを一時保持するためのデー
タ保持手段（３２）と、 前記送信側より転送されたデータが有効であることを示
す信号（２７）を前記送信側より受けて前記中央処理手
段への割込みを発生するための割込み発生手段（３５）
と、 前記転送されたデータが有効であることを示す信号を受
けて前記受信側において前記送信側からのデータ転送を
受けることが不可能な状態になったことを前記送信側に
通知し、前記データ保持手段に一時保持された前記転送
されたデータの読出しを前記中央処理手段が完了したと
きに、前記受信側において前記送信側からのデータ転送
を受けることが可能な状態になったことを前記送信側に
通知するための転送可能通知手段（３４）と、 を具備したデータ転送インタフェース装置において、 前記データ保持手段が、前記中央処理手段の処理可能な
最大のデータ・ビット幅のデータまで一時保持し（１
２，１３ａ〜１３ｄ）、 前記中央処理手段が、前記データ保持手段に前記最大の
データ・ビット幅のデータが所定期間内に保持されたと
き、および、前記所定期間内に前記最大のデータ・ビッ
ト幅のデータが一時保持されないときに前記データ保持
手段に一時保持されているデータを一時に読出すデータ
転送インタフェース装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22510291A JPH0546535A (ja) | 1991-08-09 | 1991-08-09 | データ転送インタフエース装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22510291A JPH0546535A (ja) | 1991-08-09 | 1991-08-09 | データ転送インタフエース装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0546535A true JPH0546535A (ja) | 1993-02-26 |
Family
ID=16824017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22510291A Pending JPH0546535A (ja) | 1991-08-09 | 1991-08-09 | データ転送インタフエース装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0546535A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5621694A (en) * | 1994-12-28 | 1997-04-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated device with an improved performance |
| US6272583B1 (en) | 1997-12-26 | 2001-08-07 | Mitsubishi Denki Kabushiki Kaisha | Microprocessor having built-in DRAM and internal data transfer paths wider and faster than independent external transfer paths |
| US8100212B2 (en) | 2008-03-24 | 2012-01-24 | Kubota Corporation | Tractor |
| JP2014241534A (ja) * | 2013-06-12 | 2014-12-25 | 富士ゼロックス株式会社 | コマンド送受信システム、コマンド送信装置、およびコマンド受信装置 |
-
1991
- 1991-08-09 JP JP22510291A patent/JPH0546535A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5621694A (en) * | 1994-12-28 | 1997-04-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated device with an improved performance |
| US6272583B1 (en) | 1997-12-26 | 2001-08-07 | Mitsubishi Denki Kabushiki Kaisha | Microprocessor having built-in DRAM and internal data transfer paths wider and faster than independent external transfer paths |
| US8100212B2 (en) | 2008-03-24 | 2012-01-24 | Kubota Corporation | Tractor |
| JP2014241534A (ja) * | 2013-06-12 | 2014-12-25 | 富士ゼロックス株式会社 | コマンド送受信システム、コマンド送信装置、およびコマンド受信装置 |
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